KR100439836B1 - 다이나믹이득메모리셀을가진dram셀어레이 - Google Patents
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Abstract
DRAM 셀 어레이의 모든 다이나믹 이득 메모리 셀은 선택 트랜지스터로서 평면 MOS 트랜지스터와 메모리 트랜지스터로서 수직 MOS 트랜지스터를 포함하며, 상기 MOS트랜지스터들은 공통 소오스/드레인 영역(25)을 통해 서로 접속된다. 메모리 트랜지스터는 트렌치(23)의 적어도 한 에지를 따라 배치되는 도핑된 실리콘 게이트 전극(26)을 가진다. 트렌치에는 메모리 트랜지스터의 게이트 전극(26)과 함께 다이오드를 형성되고, 접촉부(215)를 통해 공통 소오스/드레인 영역(25)에 접속되는 역도핑된 실리콘층(28)이 제공된다.
Description
일 메모리 세대로부터 다음 메모리 세대로 진행할 때마다 칩당 메모리 밀도가 증가하기 때문에, 다이나믹 반도체 메모리 셀 면적은 계속해서 감소했다. 따라서, 4Mbit 메모리 세대부터는 3차원 구조가 요구되었다. 64Mbit 메모리 세대부터는, 대략 일정한 용량이 감소된 셀 표면 영역에서 구현되도록 메모리 용량이 거의 감소되지 않았다. 이것은 상당한 기술적인 노력 및 비용을 필요로 한다.
기억 커패시터에 의해서가 아니라 공급 전압원에 의해 신호전하가 공급되는 메모리 셀에 있어서, 신호 전하 레벨은 저장 용량의 크기에 의해 결정되지 않는다. 이들 메모리 셀에서는 기억 커패시터에 보다 작은 전하만을 저장하게 할 수 있다; 메모리 셀이 판독될 때, 이들 전하는 공급 전압원 및 비트라인 사이에 도전접속부가 형성되도록 스위치 소자를 활성화시킨다. 이 같은 메모리 셀은 자체증폭 메모리 셀 또는 이득 메모리셀로 공지되어 있다.
상기 메모리 셀중 하나는 VLSI 심포지엄, 디지털 기술 논문집(1993) 21페이지에 있는, "초고밀도 DRAM용 주변 게이트 트랜지스터(SGT) 이득 셀"로 명명된 M. Terauchi, A. Nitayama, F. Horiguchi 및 F. Masuoka의 논문집에 제안되었다. 그것은 실리콘 칼럼과 MOS 트랜지스터 하부에 배치된 접합 전계 효과 트랜지스터를 둘러싸는 MOS 트랜지스터를 포함한다. 트랜지스터는 기록 트랜지스터로서 동작하는 반면에, 접합 FET는 판독 트랜지스터로서 동작한다. 정보를 판독 및 기록하기 위해, 2개의 개별 워드라인이 상기 메모리 셀에서 요구되며, 2개의 워드라인은 각각의 메모리 셀에 제공된다.
IEEE Trans. Electron Dev., Vol. 41, p. 926, 1994, "1V이하 공급 DRAM을 위한 반정적 상보 이득셀 기술"이라 제하의 S. Shukuri, T. Kure, T. Kobayashi,Y. Gotoh 및 T. Nishida에 의한 논문에는 평면 MOS 트랜지스터 및 트렌치에 배치되어 상기 MOS 트랜지스터와 상호보완적인 박막 트랜지스터를 포함하는 이득 메모리 셀이 제안되었다. 평면 MOS 트랜지스터는 정보를 기록하기 위해 사용하며, 박막 트랜지스터는 정보를 판독하기 위해 사용한다. 박막 트랜지스터는 정보가 기록될 때 전하에 의해 동작되는 플로팅 게이트를 포함한다. 양쪽 MOS 트랜지스터의 게이트 전극은 하나의 워드라인에 접속된다. 이들은 상이한 극성으로 트리거되어, 상기 양쪽 MOS 트랜지스터의 게이트 전극은 워드라인 전압의 발생 및 스위칭이 회로소자에 대한 비용을 수반하게 된다.
다이나믹 MOS 트랜지스터 이득 메모리 셀은 유럽특허 제 0 537 203호에 개시되어 있다. 상기 다이나믹 MOS 트랜지스터 이득 메모리 셀은 선택 트랜지스터 및 메모리 트랜지스터를 포함한다. 이 메모리 셀의 전하는 메모리 트랜지스터의 게이트/소오스 커패시터에 저장된다. 두 개의 트랜지스터는 직렬로 접속되며 공통 드레인/소오스 영역을 가진다. 이 공통 드레인/소오스 영역은 다이오드 구조를 통해 메모리 트랜지스터의 게이트 전극에 접속된다. 판독시, 메모리 트랜지스터는 메모리 내에 저장된 정보에 따라 턴온되어, 공급전압으로부터 비트라인으로의 전류 경로를 차단한다. 이같은 셀 형태에서, 선택 트랜지스터 및 메모리 트랜지스터는 신호를 판독하기 위해 특정 라인이 필요하지 않도록 직렬로 접속된다. 선택 트랜지스터 및 메모리 트랜지스터는 평면형 MOS 트랜지스터 또는 트렌치내에 배치된 수직형 MOS 트랜지스터중 하나로서 구현될 수 있다. 일 실시예에 있어서, 선택 트랜지스터는 평면형 MOS 트랜지스터로서 구현되며, 메모리 트랜지스터는 트렌치의 측벽에 배치된 수직형 MOS 트랜지스터로서 구현된다. 두 개의 트랜지스터는 공통 드레인/소오스 영역을 통해 서로 접속된다. 메모리 트랜지스터의 게이트 전극은 n+-도핑되며, p-도핑 층 및 스트랩, 즉 도전 접속부를 통해 n-도핑된 공통 드레인/소오스 영역에 접속된다. 게이트 전극 및 공통 드레인/소오스 영역은 정보를 메모리에 저장하는 n+-p 다이오드를 형성한다. 메모리 트랜지스터의 게이트 전극 및 공통 드레인/소오스 영역 사이의 콘택은 공통 드레인/소오스 영역의 평면 표면상에 형성된다. n+-p 다이오드 구조는 작은 면적의 다이오드 콘택을 가지며, 이 콘택 영역은 평면형 트랜지스터의 구조적인 크기가 감소함에 따라 더 감소한다.
본 발명의 목적은 개선된 전기적 특성을 갖는 다이나믹 이득 메모리 셀을 갖춘 DRAM 셀 어레이를 제공하는데 있다.
본 발명에 따른 상기 목적은 청구범위 제 1항에 따른 DRAM 셀 어레이에 의해 달성된다. 본 발명의 다른 특징은 나머지 종속항에 의해 한정된다.
본 발명에 따른 DRAM 셀 어레이의 각 메모리 셀은 평면형 MOS 트랜지스터로 구현된 선택 트랜지스터와 수직형 MOS 트랜지스터로 구현된 메모리 트랜지스터를 포함한다. 선택 트랜지스터 및 메모리 트랜지스터는 공통 소오스/드레인 영역을 통해 서로 접속된다. 메모리 트랜지스터의 소오의/드레인 영역은 공급 전압원에 접속된다. 선택 트랜지스터의 소오스/드레인 영역은 비트라인에 접속된다. 공급전압 라인에 접속된 메모리 트랜지스터의 소오스/드레인 영역은 드레인 영역으로 동작하며, 비트라인에 접속된 선택 트랜지스터의 소오스/드레인 영역은 소오스 영역으로동작한다. 선택 트랜지스터의 게이트 전극은 워드라인에 접속된다. 메모리 트랜지스터는 트렌치의 적어도 하나의 측벽을 따라 배치된 도핑된 실리콘을 갖춘 게이트 전극을 가진다. 트렌치내에 배치된 실리콘 구조는, 메모리 트랜지스터의 게이트 전극과 비교해서 반대의 도전 형태로 도핑되고, 메모리 트랜지스터의 게이트 전극을 갖는 다이오드를 형성한다. 도핑된 실리콘 구조는 콘택을 경유하여 공통 소오스/드레인 영역에 접속된다. 메모리 트랜지스터의 게이트 전극 및 도핑된 실리콘 구조에 의해 형성된 다이오드에서 다이오드 콘택은 메모리 트랜지스터의 게이트 전극 표면 너머로 연장된다. 따라서, 공통 소오스/드레인 영역의 평면 표면과는 독립적이다.
본 발명의 범주내에 트렌치의 측벽에 환상으로 정렬되어 있는 스페이서로서 메모리 트랜지스터 및 실리콘 구조의 양 게이트 전극을 구현하는 것이 포함된다. 따라서, 다이오드 콘택은 트렌치의 전체 측벽 표면 너머로 연장된다. 이와같은 것은 정보를 기억하는 용량을 증가시킨다. 이것은 결점을 개선시키며 기억된 정보에 대한 유지 시간을 증가시킨다.
본 발명의 다른 실시예에 있어서, 평행하게 연장되는 다수의 수직 트렌치가 기판에 제공된다. 메모리 셀은 메모리 트랜지스터가 인접 메모리 셀의 한 행을 따라 수직 트렌치의 맞은편 측벽에 인접하는 매트릭스로 배열된다. 인접 메모리 셀의 한 행을 각각 따르는 2개의 선택 트랜지스터는 공통 소오스/드레인 영역을 통해 서로 접속되며, 상기 공통 소오스/드레인 영역은 공통 비트라인에 접속된다. 수직 트렌치와 반대로, 절연 트렌치는 수직 트렌치를 따라 인접 메모리 셀이 서로 절연되도록 제공된다. 절연 트렌치는 메모리 셀의 인접 행 사이로 각각 연장된다. 이같은DRAM 셀 어레이에서, 증가된 패킹 밀도는 2개의 트랜지스터가 수직 트렌치의 맞은편 측벽에 각각 인접하며, 인접 메모리 셀이 하나의 공통 비트라인에 접속되게 제공됨으로서 달성된다. 본 실시예에 있어서, 다이오드 콘택의 표면 영역은 수직 트렌치의 깊이를 통해 조절된다.
메모리 트랜지스터의 게이트 전극 및 도핑된 실리콘 구조 사이에 유전체층을 제공하는 것은 본 발명의 범위내에 포함된다; 상기 유전체층은 게이트 전극 및 실리콘 구조 사이의 도펀트 확산을 방지한다. 예로서, 유전체 층은 SiO2로 형성될 수 있다. 또한 유전체층은 질화산화물로 형성될 수 있으며, 이 경우 기억 특성의 점에서 유리한 다이오드의 대칭 특성 곡선을 발생시킨다.
증가된 패킹 밀도에 관해서, 금속 실리사이드 구조로서 실리콘 구조 및 공통 소스/드레인 영역 사이의 콘택을 구현하는 것이 바람직하며, 금속 실리사이드 구조는 선택 트랜지스터의 게이트 전극에 대해 자체-조절될 수 있다.
이하 도면을 참조하여 본 발명의 실시예를 설명한다.
예를 들어 n-도핑된 단결정성 실리콘의 기판(11)은 p-도핑 영역(12)을 포함한다(제 1도 참조). n-도핑된 기판(11)의 도펀트 농도는 예를 들어 1016cm-3이다. p-도핑 영역(12)은 예를 들어 5×1017cm-3의 도펀트 농도를 가지는 p-도핑 웰 또는 1018cm-3의 도펀트 농도를 가지는 p-도핑 에피텍셜 층으로서 구현된다. 예를 들면, p-도핑 영역(12)은 0.5㎛의 깊이를 가진다.
기판(11)과 p-도핑 영역(12)에서, 기판(11)속으로 p-도핑 영역(12)의 표면으로부터 연장되는 홀-형상의 트렌치(13)가 제공된다. 예를 들면, 트렌치(13)는 1㎛의 깊이를 가지며, 0.2㎛의 직경을 가지는 표면과 평행하다. 트렌치(13)의 표면은 제 1 게이트 유전체(14), 예를 들어 7nm 두께의 열 산화막을 가진다. p-도핑 영역(12)의 표면에서, 환형 n-도핑 영역(15)은 환형으로 상기 트렌치(13)를 둘러싼다. 트렌치(13)의 측벽을 따라, 제 1 게이트 전극(16)이 환형으로 트렌치(13)를 둘러싼다. 예를 들면, 제 1 게이트 전극(16)은 스페이서 형태의 n+-도핑 폴리실리콘으로 구현된다. 상기 제 1 게이트 전극 (16)은 예를 들어 1020cm-3의 도펀트 농도를 가진다.
제 1 게이트 전극의 표면은 유전체층(17)으로 덮혀진다. 유전체층(17)은 1 내지 2nm의 두께를 가지며, 예를 들어 열 산화막으로 형성된다. 상기 유전체층(17)의 표면에 배열된 실리콘 구조(18)는, 예를 들어 스페이서 형태의 p-도핑 폴리실리콘으로부터 형성된다. 실리콘 구조(18)는 본질적으로 n-도핑 영역(15)의 표면과 동일한 평면에 있다. p-도핑 실리콘 구조(18)는 5×1016cm-3내지 5×1018cm-3의 도펀트 농도를 가진다. 마찬가지로 도핑 폴리실리콘 구조(18)는 트렌치를 환형으로 둘러싼다. 제 1 게이트 전극(16)과 도핑된 실리콘 구조(18)는 제 1 게이트 전극(16)과 도핑된 실리콘 구조(18) 사이의 도펀트 교환이 이들 배치된 유전체층(17)에 의해 방지되는 다이오드를 형성한다. 절연 구조(19)가 도핑된 실리콘 구조(18) 내부의 트렌치(13)에 제공된다; 도핑된 실리콘 구조(18)의 표면의 트렌치(13)의 가장자리에서는 절연구조(19)에 의해 커버되지 않도록, n-도핑 영역(15)의 표면 아래의 레벨에서 종결된다. 예를 들면, 절연 구조(19)는 BPSG이다. 제 2 게이트 유전체(110), 제 2 게이트 전극(111) 및 또다른 n-도핑 영역(112)이 트렌치(13) 측면에 제공된다. 예를 들면, 제 2 게이트 전극(111)은 n+-도핑 폴리실리콘으로 형성된다. 제 2 게이트 전극(111)은 절연 층(113), 이를테면 SiO2로 덮혀진다. 제 2 게이트 전극(111)의 측벽은 절연 스페이서(114)에 의해 덮혀진다. 절연 스페이서(114)는 SiO2로 형성된다.
n-도핑 영역(15)의 일부는 트렌치(13)와 제 2 게이트 전극(111) 사이에 배치되며, p-도핑 영역(12), 제 2 게이트 유전체(110), 제 2 게이트 전극(111) 및 또다른 n-도핑 영역(112)과 함께 선택 트랜지스터를 형성한다. n-도핑 영역(15), 제 1 게이트 유전체층(14), 제 1 게이트 전극(16), p-도핑 영역(12) 및 기판(11)은 메모리 트랜지스터를 형성한다. 트렌치(13)와 제 2 게이트 전극(111) 사이에 배치된 p-도핑 영역의 일부는 메모리 트랜지스터와 선택 트랜지스터가 직렬로 접속되도록 공통 소스/드레인 영역을 형성한다. 제 1 게이트 전극(16)과 도핑된 실리콘 기판(18)이 다이오드를 형성한다. 도핑된 실리콘 구조(18)는 예를 들어 텅스텐의 콘택(115)을 통해 공통 소스/드레인 영역에 전기적으로 접속된다. 예를 들면, 콘택(115)은 제 2 게이트 전극(111)과 절연층(113)을 덮는 제 1 층간 산화층(116)의 텅스텐이 채워진 콘택 홀로서 구현된다. 제 2 층간 산화층(117)이 상기 구조를 덮는다. 메모리 트랜지스터와 선택 트랜지스터는 메모리 셀을 형성한다.
다수의 동일한 메모리 셀은 DRAM 셀 어레이의 매트릭스로 배열된다. 제 1도에 도시된 메모리 셀은 밀러-대칭형 메모리 셀에 인접하며, 또다른 n-도핑 영역(112)은 이들 메모리 셀에 속한다. DRAM 셀 어레이에서, 또다른 n-도핑 영역(112)은 비트 라인에, 제 2 게이트 전극(111)은 워드라인에, 그리고 기판(11)은 공급전압 라인에 접속된다. 하나의 공통의 또다른 n-도핑 영역(112)을 가지는 2개의 인접 메모리 셀은 절연 구조(118)에 의해 인접하는 메모리 셀과 절연된다. 예를 들면, 절연 구조(118)는 LOCOS 절연 또는 얕은 트렌치 절연으로서 구현된다. 이는 n-도핑 영역(15)에 인접하며, 2개의 밀러-대칭형 메모리 셀을 환형으로 둘러싼다(제 2도의 평면도 참조).
메모리 셀을 제조하기 위해, p-도핑 웰이 n-도핑 기판(11)에 p-도핑 영역(12)을 형성하기 위한 주입에 의해 형성되거나, p-도핑 층이 에피택셜 증착에 의해 기판에 제공됨으로써 형성된다. 트렌치(13)는 마스크 에칭에 의해 형성된다. 제 1 게이트 전극(14)은 열 산화에 의해 트렌치(13)의 표면에 형성된다.
제 1 폴리실리콘층의 인 확산 및 이방성 백 에칭을 수행하는 인-시튜(in-situ) 도핑 증착 또는 비도핑 증착에 의해 n+-도핑된 제 1폴리실리콘 층을 형성함으로써, 스페이서 형태의 제 1 게이트 전극(16)이 트렌치(13)의 측벽에 형성된다. 공정에서, 제1 폴리실리콘층은 평면형 영역으로부터 완전히 제거된다. 제 1 게이트 전극(16)은 트렌치(13)의 높이와 동일 평면이 되지 않는다. 트렌치(13)의 측벽은 예를 들어 50nm의 제 2 게이트 전극(16) 너머로 자유로이 노출된다.
제 1 게이트 전극(16)의 열 산화에 의해, 유전체층(17)이 형성된다. 다음, p-도핑 폴리실리콘층이 인-시튜 도핑 증착 또는 비도핑 증착 및 7 내지 25도의 경사 각도로 붕소의 경사진 주입을 수행함으로써 형성된다. 제 2 도핑 폴리실리콘층이 주입에 의해 도핑되는 경우, 트렌치 마스크는 주입 동안에 상기 표면을 차폐하기 위해 여전히 존재해야 한다. 예를 들어 급속 열 어닐링(RTA : rapid thermal annealing)을 사용하여 상기 도펀트 원자가 활성화된 후, 이방성 백에칭에 의해 제 2 폴리실리콘 층은 평면형 영역으로부터 제거되며, 도핑된 실리콘 구조(18)가 스페이서로서 형성된다.
보론포스포러스글라스(BPSG : boron phosphorus glass) 층을 증착하고 보론포스포러스글라스 층이 흐르게 함으로써, 절연 구조(19)가 트렌치(13)에 형성된다.
열 산화에 의해, 다음 제 2 게이트 유전체층(110)이 선택 트랜지스터를 위해 형성된다. 제 3 폴리실리콘층의 증착과 포토리소그래픽 공정 단계의 보조로 상기 제 3 폴리실리콘층을 구조화함으로써, 제 2 게이트 전극(111)이 형성된다. 절연층(113)은 SiO2의 증착과 SiO2층의 구조화에 의해 형성된다. SiO2와 제 3 폴리실리콘층의 구조화가 동시에 수행될 수 있다.
SiO2층의 증착과 SiO2층의 이방성 백에칭에 의해, 절연 스페이서(114)가 제 2 게이트 전극(111)과 절연층(113)의 측벽에 형성된다. n-도핑 영역(15)과 또다른 n-도핑 영역(112)은 마스크 주입에 의해 형성된다.
제 1 층간 산화층(116)이 예를 들어 600nm 내지 800nm의 두께로 증착 된다.제 1 층간 산화층(116)이 유동되게된 후, 콘택 홀이 개방되고 제 1 층간 산화층(116)에 콘택(115)을 형성하도록 텅스텐으로 채워진다. 절연 스페이서(114)의 표면이 실리콘 질화인 경우, 또는 절연 스페이서(114)가 완전히 실리콘 질화물을 포함하는 경우, 다음 콘택 홀의 개구부는 제 2 게이트 전극(111)에 자체-조절된 형태로 될 수 있다. 다음, 제 2 층간 산화층(117)이 400nm 내지 800nm의 두께로 증착되어 유동화시킴으로써 평탄화된다.
제조 방법은 비트 라인 콘택을 위한 콘택 홀 에칭 및 표준 금속화 공정에 의해 종료된다(도시안됨).
예를 들어 n-도핑된 단결정성 실리콘의 기판(21)은 p-도핑 영역(22)을 포함한다(제 3도 참조). 예를 들어, n-도핑 기판(21)은 1016cm-3의 도펀트 농도를 가진다. p-도핑 영역(22)은 예를들어, 5×1017cm-3내지 5×1018cm-3의 도펀트 농도를 가진다. p-도핑 영역(22)은 예를들어 0.5㎛의 깊이를 가진다.
기판(21)은 실질적으로 평형하게 연장되며 1㎛의 깊이를 갖고, p-도핑 영역(22)을 스트립형 영역으로 나누는 수직 트렌치(23)를 포함한다. 수직 트렌치(23)는 셀 영역의 한 블록 너머로 연장되며, 예를들어 80㎛의 길이와 0.3㎛의 폭을 갖는다. 수직 트렌치(23)의 표면은 SiO2와 같은 제 1 게이트 유전체(24)로 덮혀진다. 예를 들면 n+-도핑 폴리실리콘의 제 1 게이트 전극(26)은 수직 트렌치(23)의 한쪽 측벽에 배치된다. 제 1 게이트 전극(26)은 수직 트렌치(23)의바닥으로부터 수직 트렌치(23)의 상부 측벽 아래의 한정된 거리까지 연장된다. 제 1 게이트 전극(26)의 표면은 예를 들어 1 내지 2 nm 두께의 열 산화물 또는 질화 산화물의 유전체 층(27)에 의해 덮혀진다. p-도핑된 실리콘 구조(28)는 수직 트렌치(23)의 바닥으로부터 p-도핑 영역(22)을 갖는 기판(21)의 표면으로 연장되는 유전체층(27)의 표면에 배치된다.
제 1 게이트 전극(26)의 측면으로 n-도핑 영역(25) 및 제 1 게이트 전극으로부터 측면으로 오프셋된 n+-도핑 영역(212)은 p-도핑 영역(22)의 표면에 배치된다. n-도핑 영역(25)는 수직 트렌치(23)의 측벽에 인접한다. n-도핑 영역(25) 및 n+-도핑 영역(212) 사이에서, p-도핑 영역(22)의 표면에는 제 2 게이트 유전체층(210) 및 제 2 게이트 전극(211)이 제공된다. 제 2 게이트 전극(211)은 SiO2또는 Si3N4의 절연층으로 덮혀진다. 제 2 게이트 전극(211) 및 절연층(213)의 측벽은 SiO2또는 Si3N4의 절연 스페이스(214)에 의해 덮혀진다.
수직 트렌치(23)에는 예를들어 BPSG의 절연 구조(29)가 제공된다. 절연 구조(29)는 상부 영역에서 p-도핑 실리콘 구조(28) 표면이 절연 구조(29)에 의해 덮혀지지 않고 남아 있도록 수직 트렌치(23)를 완전히 채우지 않는다. 절연 구조(29)에 의해 덮혀지지 않는 n-도핑 영역(25)의 표면 및 p-도핑된 실리콘 구조(28)의 표면상에는 티타늄 실리사이드와 같은 금속 실리콘으로 구현된 콘택(215)이 제공된다.
n-도핑 영역(25), 제 2 게이트 유전체층(210), 제 2 게이트 전극(211), n+-도핑 영역(212)은 선택 트랜지스터를 형성한다. n-도핑 영역(26), 제 1 유전체(24), 제 1 게이트 전극(26), 기판(21)은 메모리 트랜지스터를 형성한다. n-도핑 영역(25)은 선택 트랜지스터 및 메모리 트랜지스터에 대해 공통 소스/드레인 영역을 형성하고, 그것에 의해 상기 트랜지스터들은 직렬로 접속된다. 제 1 게이트 전극(26) 및 도핑된 실리콘 구조(28)는 다이오드를 형성한다. 도핑된 실리콘 구조(28)는 콘택(25)을 통해 공통 소스/드레인 영역(25)에 접속된다. n+-도핑 영역(212)은 비트 라인에 접속되고, 제 2 게이트 전극(211)은 워드 라인에 접속된다. 공급전압 라인과 기판(21)의 접속은 후면으로부터 또는 셀 영역의 측면으로 매립된 콘택을 통해 이루어진다.
DRAM 셀 어레이에서, 메모리 셀은 매트릭스로 정렬된다. 한 행을 따라, 인접한 메모리 셀은 밀러 대칭으로 배열된다. 한 행을 따라 배열된 메모리 셀의 선택 트랜지스터는 트랜지스터의 반대 측벽 및 동일한 수직 트렌치(23) 상에 배치된다. 한 행을 따라 인접한 메모리 셀의 선택 트랜지스터의 n+-도핑 영역(212)은 서로 인접하며 공통 n+-도핑 영역(212)으로 구현된다. 따라서, 공통 n+-도핑 영역(212)은 공통 비트 라인에 접속된다.
인접한 행은 절연 트렌치(218)(제 4도의 평면도 참조)에 의해 서로 절연된다. 절연 트렌치(218)는 n-도핑 영역(25), n+-도핑 영역(212), 제 1 게이트전극(26) 및 한 열을 따라 인접한 메모리 셀의 도핑된 실리콘 구조(28)를 신뢰성 있게 분리시키도록 구현된다. 절연 트렌치(218)는 예를 들어 수직 트렌치(23)와 교차하게 연장되는 트렌치로서 구현되며, 수직 트렌치(23)의 깊이와 적어도 동일한 깊이를 갖고 절연 재료로 채워진다. 선택적으로, 절연 트렌치(218)는 예를 들어 수직 트렌치(23)와 교차하게 연장되며, 수직 트렌치(23)의 깊이보다 더 깊으나, p-영역(22)으로만 연장되고, 절연 재료로 채워진 트렌치로서 구현된다. 이러한 경우, 제 1 게이트 전극(26)과 도핑된 실리콘 구조(28)는 절연 트렌치(218)와 상응하는 방식으로 구조화되어, 제 1 게이트 전극(26)과 도핑된 실리콘 구조(28)는 인접한 메모리 트랜지스터의 한 열을 따라 신뢰성있게 분리된다.
DRAM 셀 어레이는 비트라인이(도시되지 않음) 배열되는 층간 산화층(216)에 덮혀져, 층간 산화층(216)에서의 비트라인 콘택을 통해 n+도핑 영역(212)와 연결된다.
제 3도 및 제 4도와 관련하여 설명된 메모리 셀 어레이를 만들기 위하여, p-도핑 영역은 p-도핑 웰로서의 주입에 의해 또는 p-도핑 층의 에피택셜 증착에 의해 n-도핑 기판(21)에서 만들어진다. 다음, 트렌치 마스크는 포토리소그라피 공정 단계의 도움으로 만들어진다. 수직 트렌치(23)는 1㎛의 깊이로 에칭된다. 열 산화에 의해, 제 1 게이트 유전체(24)가 수직 트렌치(23)의 표면에 형성된다.
다음, 제 1 도핑 폴리실리콘층이 만들어지고, 상기 층으로부터 n+-도핑 폴리실리콘의 스페이스형 제 1 게이트 전극이 백에칭에 의해 형성된다. 제 1 도핑 폴리실리콘 층은 인시튜 도핑에 의해 증착되거나 또는 인을 확산시킴으로서 증착된다. 백에칭은 제 1 게이트 전극(26)이 p-도핑 영역(22)의 평면 표면 사이에서 종료될 때까지 계속된다.
다음, 1 내지 2nm의 두께로 열 산화에 의해 유전체층(27)이 만들어진다. 다음, 제 2 도핑 폴리실리콘층이 만들어진다. 이것은 인시튜 도핑 증착 또는 7 내지 25의 경사각을 갖는 붕소의 주입에 따른 비도핑 증착중 하나로 이루어진다. 주입시에, 트렌치 마스크는 평면 표면을 차폐하기 위하여 여전히 존재해야 한다. 도펀트는 RTA(급속 열 어닐링)에 의해 활성화된다. 도핑 실리콘 구조(28)는 이방성 백에칭에 의해 제 2 도핑 폴리실리콘층으로부터 스페이스로서 만들어진다.
다음, 절연 트렌치(218)가 형성된다. 그 단부에서, 포토리소그라피 공정 단계의 도움으로 수직 트렌치(23)와 교차하는 트렌치로 한정하는 마스크가 만들어진다. 이러한 마스크의 도움으로, 이러한 단계에 이르는 도핑된 폴리실리콘 구조(28)는 수직 트렌치(23)의 한 측벽을 따라 인접한 선택 트랜지스터에 대해 연속적인 스페이스로서 구현되고, 유전체층(27)의 표면은 노출될때 까지 드라이 에칭 단계에서 구조화된다. 다음, 동일한 마스크의 도움으로, 유전체층(27)은 건식 또는 습식 화학 공정 중 하나로 에칭된다. 최종적으로 제 1 게이트 전극(26)은 동일 마스크를 사용하여 건식 에칭 공정으로 제조된다. 선택 트랜지스터를 절연시키기 위해, 트렌치는 p-도핑 영역으로 연장되며 서로 인접한 선택 트랜지스터의 n-도핑 영역(25) 및 n+-도핑 영역(212)을 분리시키는 수직 트렌치(23)와 교차되게 에칭되고 증착된SiO2로 채워진다.
선택적으로, 절연 트렌치(218)를 형성하기 위하여, 수직 트렌치(23)와 교차되게 연장되는 트립형 트렌치가 에칭되고 적어도 세로 트렌치(23) 만큼로 깊다. 이러한 트렌치는 유동을 위하여 만들어진 보론포스포러스실리케이트글라스 층의 증착에 의해 채워지고, 백에칭된다. 이러한 공정에서, 절연 구조(29)는 수직 트렌치(23)의 맞은편 측벽에 배치된 도핑된 실리콘 구조(28) 사이에 형성된다.
제 2 게이트 유전체층(210)이 열산화에 의해 평면형 선택 트랜지스터를 위해 만들어진다.
제 3 폴리실리콘층이 증착되고 제 2 게이트 전극(211)을 형성하기 위하여 포토리소그라피 공정에 의해 건식 에칭 단계에서 구조화된다. 제 2 게이트 전극(211)의 표면에 절연층(213)이 제공된다. 측벽에서, 절연 스페이스(214)는 SIO2층의 증착 및 이방성 백-에칭에 의해 형성된다. 콘택(215)을 형성하기 위하여, 금속 실리사이드의 구조는 도핑된 실리콘 구조(28) 및 n-도핑 영역(25)의 노출된 표면에서 금속층의 증착과 다음의 실리사이드 반응에 의해 선택적으로 만들어진다. 실리사이드는 절연 스페이스(214)의 표면, 절연층(213), 절연 구조(29)에서 상기 공정으로 형성된다. 실리사이드 반응후에, 반응되지 않는 금속은 금속 실리사이드 아래 부분에서 선택적으로 제거된다. 다음, 보론포스포러스실리케이트 글라스의 층간 산화층(216)이 1000 nm의 두께로 증착된다. 이러한 실시예에서는, 오직 하나의 층간 산화층이 요구된다. 도핑된 실리콘 구조와 n-도핑 영역 사이에 콘택을 형성하기 위한 콘택홀 에칭이 생략된다.
DRAM 셀 에레이의 제조는 비트 라인 콘택에 대한 콘택홀 에칭, 콘택 홀 충진 및 표준 금속화에 의해 완성된다.
제 1도는 게이트 전극이 스페이서로서 구현되며 트렌치의 측벽을 환형으로 정렬시키는 메모리 트랜지스터를 가진 다이나믹 이득 메모리 셀의 단면도.
제 2도는 제 1도에 도시된 이득 메모리 셀의 A-A에 따른 단면도.
제 3도는 수직 트렌치의 측벽을 따라 배치되는 메모리 트랜지스터를 가진 다이나믹 이득 메모리 셀의 단면도.
제 4도는 제 3도의 이득 메모리 셀의 평면도.
＊도면의 주요 부분에 대한 부호의 설명＊
11 : n-도핑 기판 12 : p-도핑 영역
13,23 : 트렌치 17,27 : 유전체층
18 : 실리콘층 21,212 : 소오스/드레인 영역
25 : 공통 소오스/드레인 영역 26,211 : 게이트 전극
215 : 콘택 218 : 절연 트렌치
Claims (6)
- 다수의 다이나믹 이득 메모리 셀이 기판내에 집적되며,각각의 메모리 셀은 평면형 MOS 트랜지스터로서 형성되는 선택 트랜지스터와 수직 MOS 트랜지스터로서 형성되는 메모리 트랜지스터를 포함하며,상기 선택 트랜지스터 및 상기 메모리 트랜지스터는 공통 소오스/드레인 영역(15,25)을 통해 서로 접속되며,상기 메모리 트랜지스터의 소오스/드레인 영역(11,21)은 공급전압 라인에 접속되며,상기 선택 트랜지스터의 소오스/드레인 영역(112, 212)은 비트라인에 접속되며,상기 선택 트랜지스터의 게이트 전극(111, 211)은 워드라인에 접속되며,상기 메모리 트랜지스터는 트렌치(13, 23)의 적어도 하나의 측벽을 따라 배치되고 제1 도전형으로 도핑된 실리콘으로 이루어진 게이트 전극(16, 26)을 가지는 DRAM 셀 어레이로서,제 1 도전형과 반대되는 제 2 도전형으로 도핑된 실리콘 구조(18, 28)는 트렌치(23)의 측벽에 배치되며, 상기 메모리 트랜지스터의 게이트 전극(16, 26)과 함께 다이오드를 형성하며 콘택(115, 215)을 통해 공통 소오스/드레인 영역(15, 25)에 접속되는 것을 특징으로 하는 DRAM 셀 어레이.
- 제 1항에 있어서,상기 메모리 트랜지스터의 게이트 전극(16, 26) 및 상기 실리콘 구조(18, 28)사이에 유전체층(17, 27)이 배치되는 것을 특징으로 DRAM 셀 어레이.
- 제 1항 또는 제 2항에 있어서,상기 메모리 트랜지스터의 게이트 전극(16, 26) 및 실리콘 구조(18, 28)가 트렌치(13)의 측벽을 따라 정렬되는 스페이서로서 각각 형성되는 것을 특징으로 하는 DRAM 셀 어레이.
- 제 1항 또는 제 2항에 있어서,평행하게 연장되는 다수의 수직 트렌치(23)가 기판(21)에 제공되며,상기 메모리 셀은, 인접 메모리 셀의 메모리 트랜지스터가 수직 트렌치(23)의 맞은편 측벽에 인접하고, 인접 메모리 셀의 선택 트랜지스터가 공통 비트라인에 접속되는 공통 소오스/드레인 영역(212)을 통해 서로 접속되도록 매트릭스로 배열되며,절연 트렌치(218)가 수직 트렌치(23)와 교차되게 제공되어 수직 트렌치(23)를 따라 인접한 메모리 셀을 서로 절연시키는 것을 특징으로 하는 DRAM 셀 어레이.
- 제 1항 또는 제 2항에 있어서,상기 실리콘 구조(18)와 선택 트랜지스터 및 메모리 트랜지스터의 공통 소오스/드레인 영역(15) 사이의 상기 콘택(115)은 고융점 금속으로 채워진 콘택홀에 의해 구현되는 것을 특징으로 하는 DRAM 셀 어레이.
- 제 1항 또는 제 2항에 있어서,상기 실리콘 구조(28)와 선택 트랜지스터 및 메모리 트랜지스터의 상기 공통 소오스/드레인 영역(25) 사이의 콘택(215)은 금속 실리사이드 구조로 구현되는 것을 특징으로 하는 DRAM 셀 어레이.
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