JP3421230B2 - 半導体記憶装置およびその製造方法 - Google Patents

半導体記憶装置およびその製造方法

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JP3421230B2
JP3421230B2 JP30155997A JP30155997A JP3421230B2 JP 3421230 B2 JP3421230 B2 JP 3421230B2 JP 30155997 A JP30155997 A JP 30155997A JP 30155997 A JP30155997 A JP 30155997A JP 3421230 B2 JP3421230 B2 JP 3421230B2
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    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置およ
びその製造方法に関し、詳しくは、微細で記憶保持時間
が長く、ダイナミック・ランダム・アクセス・メモリ
（Dynamic Random Access Memory；以下、ＤＲＡＭと記
す）に特に好適な半導体記憶装置およびこのような半導
体記憶装置を容易に形成できる半導体記憶装置の製造方
法に関する。
【０００２】
【従来の技術】従来、ＤＲＡＭ()は３年で４倍という集
積度の向上を実現してきた。現在、集積密度が１６メガ
ビットおよび６４メガビットのＤＲＡＭの量産が行われ
ており、さらに集積密度がギガビットのＤＲＡＭの量産
が計画されている。このような高集積化は、素子の平面
寸法や深さ方向の寸法を微細化することによって達成さ
れた。しかし、微細化にともなう蓄積容量の減少に起因
する信号対雑音（ＳＮ）比の低下や、α線の入射による
信号反転等の障害が顕在化し、信頼性の維持が大きな課
題となっている。
【０００３】そのため、蓄積容量を増加できるメモリセ
ルが強く要望され、このようなセルとして、例えば特公
昭６１−５５５２８号には、図２に示す構造が記載され
ている。この構造のセルは、蓄積容量部の一部をスイッ
チ用トランジスタや素子間分離酸化膜の上に積み上げた
構造有する積層容量型セル（ＳＴＣセル：Stacked capa
citor cell）とよばれるセルであって、従来の平面型キ
ャパシタセルに代るものとして期待されている。図２に
おいて、符号２．１は半導体基板、２．２は素子分離絶
縁膜、２．３はスイッチ用トランジスタのチャネル部
分、２．４はビット線２．８と接続する拡散層、２．５
は蓄積容量の下部電極と接続する拡散層、２．６はゲー
ト絶縁膜、２．７はスイッチ用トランジスタのゲート電
極になるワード線、２．８は多結晶シリコン膜、２．９
はビット線、２．１０は酸化シリコン膜、２．１１は蓄
積容量の下部電極、２．１２は蓄積容量の誘電体膜、
２．１３はプレート電極（上部電極）、２．１４は酸化
シリコン膜、２．１５は配線用メタルを、それぞれ表わ
す。
【０００４】図２に示した上記従来のＳＴＣセルは、蓄
積容量の下部電極２．１１をワード線２．７の上方にま
で延在させることが出来るため、基板の表面のみを蓄積
容量部として利用する平面型セルに比べて、はるかに大
きな蓄積容量が実現できるという特長がある。
【０００５】また、図２に示したＳＴＣセルは、次のよ
うな工程を経て作製される。まず、単結晶半導体基板
２．１上に、それぞれの素子を電気的に分離するための
比較的厚い（膜厚は１００〜１０００ｎｍ程度）酸化シ
リコン膜２．２を、周知の熱酸化法を用いて成長させ
る。次に、スイッチ用トランジスタのゲート絶縁膜２．
６（膜厚５〜５０ｎｍ）を周知の熱酸化法を用いて成長
させる。不純物がドープされた多結晶シリコン膜を形成
し、周知のホトリソグラフィ法とドライエッチング法を
用いて所定の形状に加工してワード線２．７を形成す
る。このワード線２．７をマスクとして、基板２．１と
は導電型の異なる不純物を周知のイオン打込み法で導入
し、さらに所定の熱処理を行ってドープされた上記不純
物を活性化させ、不純物拡散層２．４、２．５を形成す
る。
【０００６】次に、上記不純物拡散層２．５に接触する
ように、同じ導電型の多結晶シリコン膜２．１１を周知
のＣＶＤ（Chemical Vaper Deposition）法を用いて形
成し、不要部分をエッチングによって除去して、電荷蓄
積キャパシタの下部電極２．１１を形成する。図２から
明らかなように、上記多結晶シリコン膜２．１１はワー
ド線２．７や素子間分離絶縁膜２．２の上にも延在して
形成されるため、蓄積容量の下部電極２．１１の面積は
極めて大きくなり、その結果、大きな蓄積容量を確保す
ることができる。
【０００７】
【発明が解決しようとする課題】しかし、上記従来のＳ
ＴＣセルには下記のような問題があり、解決が必要であ
る。すなわち、デバイスの動作速度とメモリセル配置の
面密度の両者を向上させるという要求に対しては、平面
寸法の微細化が行われており、ワード線２．７の幅は、
１０メガビット級のメモリデバイスでは０．１〜０．２
μｍ程度である。
【０００８】しかし、高速化を実現するために、上記構
造において平面寸法を微細化すると、いわゆるパンチス
ルー現象が発生して、良好なデバイス特性を得ることが
困難になる。そのため、平面寸法とともに接合深さを浅
くすることが通常行われており、接合深さは０．１μｍ
程度になっている。このような浅い接合深さを実現する
ため、イオン打込み後に行われる不純物活性化のための
熱処理を、低温かつ短時間にすることが行われている。
【０００９】しかし、このような低温かつ短時間の熱処
理を行うと、基板２．１への不純物拡散の際に電気的欠
陥、いわゆるディープトラップ（深い捕獲準位）が発生
するという問題が新たに生ずるようになった。その結
果、導電型が互いに異なる半導体間のｐｎ接合における
リーク電流が増加して、所定の記憶保持時間を保持する
ことが困難になった。その結果、ＳＴＣ構造によって電
荷蓄積容量の面積を増大させても、蓄積容量の下部電極
２．１１と電気的に接続された拡散層２．５からのリー
ク電流の増加によって蓄積電荷の放電が促進されてしま
うため、浅い接合を形成するのが困難で、素子構造の微
細化には限界があった。
【００１０】本発明の目的は、従来技術の有する上記問
題を解決し、リーク電流が極めて小さくて、記憶保持時
間が充分長い微細な半導体記憶装置およびこのような半
導体記憶装置を容易に形成できる半導体記憶装置の製造
方法を提供することである。
【００１１】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体記憶装置は、半導体基板に形成された
複数の活性領域と、当該活性領域に形成されたＭＯＳト
ランジスタと、隣接する上記活性領域の間に形成された
上記活性領域を互いに電気的に分離するための分離絶縁
膜と、上記活性領域の表面領域内に形成された上記半導
体基板とは逆の導電型を有する上記ＭＯＳトランジスタ
の一対の拡散層の一方と電気的に接続され、上記活性領
域および分離絶縁膜の上方に延在する電荷蓄積キャパシ
タの下部電極と、当該下部電極上に積層して形成された
上記電荷蓄積キャパシタの誘電体膜および上部電極と、
上記分離絶縁膜内の縁部に絶縁膜を介して上記半導体基
板と対向して配置された導電性膜を有し、上記下部電極
の下端部は上記導電性膜の上端部と電気的に接続されて
いることを特徴とする。
【００１２】すなわち、リーク電流を増大させる上記デ
ィープトラップは、半導体基板表面からの不純物導入
と、微細構造を得るために行われる低温、短時間の熱処
理工程によって誘発される。このディープトラップは、
空乏層の中に発生した場合に大きなリーク電流が発生す
るので、ディープトラップが誘発されても、ディープト
ラップの発生位置が空乏層の外であれば、リーク電流の
増大は起こらない。
【００１３】しかし、本発明の半導体記憶装置では、図
１に示したように、素子間分離のための埋込み酸化膜
１．２の端部に、導電性膜１．１１’が埋め込まれ、電
荷蓄積容量の下部電極１．１１と電気的に接続されてい
る。導電性膜１．１１’は導電性膜１．１１’は電荷蓄
積容量の下部電極１．１１の下端部として作用し、電荷
蓄積容量の下部電極１．１１の下端部が埋込み酸化膜
１．２に埋め込まれたと同じ構造になっている。
【００１４】埋め込まれた上記導電性膜１．１１’は、
薄い酸化シリコン膜を介して半導体基板１．１と互いに
対向しているため、埋め込まれた導電性膜１．１１’が
ゲート電極として作用し、上記薄い酸化シリコン膜と半
導体基板１．１の界面に反転層が形成される。この反転
層が形成されることによって、電気的ｐｎ接合界面が冶
金学的ｐｎ接合位置とは異なる位置に形成される。すな
わち、電気的ｐｎ接合の位置（すなわち、空乏層の位
置）を冶金学的ｐｎ接合の位置と独立して制御すること
ができる。したがって、上記下部電極１．１１へ印加さ
れる電圧によって、上記ディープトラップがその中に入
らないように空乏層の位置を制御すれば、上記ディープ
トラップによるリーク電流の発生は効果的に防止され
る。
【００１５】本発明による効果を、計算機シミュレーシ
ョンによって確認した結果を図１４に示した。本発明に
対応する半導体基板ｐｎ接合の逆バイアス電流ー電圧特
性を図１４曲線Ａに、従来構造に対応するｐｎ接合の逆
バイアス電流ー電圧特性を図１４曲線Ｂに、それぞれ示
してある。曲線Ｂから明らかなように、従来構造では、
ある電圧値を境にして逆バイアスリーク電流が急激に上
昇している。すなわち、ＳＴＣセル構造の採用によって
蓄積電荷容量を増大させたにもかかわらず、逆バイアス
リーク電流が増大したことによって、電荷蓄積容量部に
貯えられた電荷が短い時間で放電してしまうことを示し
ている。これに対し、本発明による構造では、曲線Ａに
示したように、逆バイアスリーク電流は常に低い値に抑
制されており、放電時間が従来構造にくらべて、一桁以
上長くできることがわかる。
【００１６】埋め込まれた導電性膜１．１１’によって
空乏層の位置を制御するには、上記薄い絶縁膜の膜厚が
所定の範囲内であることが好ましく、膜厚３ｎｍ以上５
０ｎｍ以下の酸化シリコン膜を用いれば、実用上好まし
い結果が得られる。
【００１７】また、上記分離絶縁膜は、隣接する上記活
性領域の間の上記半導体基板に形成された溝内に形成さ
れていることが好ましく、この場合には上記導電性膜の
形成は容易である。
【００１８】上記ＭＯＳトランジスタのドレイン上に導
電膜を介してビット線を形成し、上記下部電極は上記Ｍ
ＯＳトランジスタのソース上から上記ドレイン上に形成
された絶縁膜上に延在させて形成することによって、上
記ＳＴＣセルを形成することができる。
【００１９】また、上記下部電極の所定部分には凹部が
形成され、上記誘電体膜を上記下部電極の上面および上
記凹部の内面に沿って連続して形成することによって、
キャパシタの電極面積は大きくなり、蓄積される電荷量
を著しく増大させることができる。
【００２０】上記下部電極と電気的に接続された導電性
膜は、多結晶シリコン、タングステンシリサイドおよび
モリブデンシリサイドからなる群から適宜選択された材
料の膜を使用することができる。
【００２１】このような本発明の半導体記憶装置は、半
導体基板の所定領域に溝を形成する工程と、絶縁膜を全
面に形成する工程と、上記絶縁膜のうち、上記溝の側面
上に形成された部分上に導電性膜を選択的に形成する工
程と、上記溝内を第２の絶縁膜によって充填して分離領
域を形成する工程と、当該分離領域以外の上記半導体基
板の所望領域の表面にＭＯＳトランジスタを形成する工
程と、当該ＭＯＳトランジスタの有する上記半導体基板
とは逆の導電型を有する一対の拡散層の一方および上記
導電性膜と電気的に接続され、上記ＭＯＳトランジスタ
および分離領域の上方へ延在する電荷蓄積キャパシタの
下部電極を形成する工程と、当該下部電極上に上記電荷
蓄積キャパシタの誘電体膜および上部電極を、積層して
形成する工程を含むことを特徴とする半導体記憶装置の
製造方法によって容易に製造することができる。
【００２２】上記絶縁膜を全面に形成する工程を、上記
半導体基板の露出された表面を熱酸化することによって
行えば、極めて膜質がすぐれた酸化シリコン膜が得られ
る。
【００２３】また、上記導電性膜を選択的に形成する工
程は、上記導電性膜を全面に形成した後、異方性エッチ
ングを行えば、上記導電性膜を溝の側面上の絶縁膜上の
みに選択的に残すことができる。
【００２４】上記導電性膜としては、各種材料の膜を使
用できるが、は化学気相成長法によって形成された多結
晶シリコン膜が、実用上最も便利である。
【００２５】
【発明の実施の形態】図１に示したように、上記分離絶
縁膜１．２の上にはワード線１．７を配置することがで
き、各ワード線１．７は、窒化シリコン膜１．２１によ
って覆い保護することができる。ＭＯＳトランジスタの
ドレイン１．４に接続する多結晶シリコン１．８からな
る引出電極を介して、例えば多結晶シリコン膜とタング
ステンシリサイドなどど各種シリサイド膜の積層膜から
なるビット線１．９が形成される。
【００２６】ビット線１．９を酸化シリコン膜１．１０
によって覆った後、表面を平坦化し、周知の反応性イオ
ンエッチングを行なって、ソース１．５および導電性膜
１．１１’の上部が露出される開口部を形成し、さらに
多結晶シリコン膜を形成して、蓄積キャパシタの下部電
極１．１１を形成する。この多結晶シリコン膜はｎ型の
不純物が多量にドープされて極めて低抵抗であることは
いうまでもない。
【００２７】素子間分離膜としては、埋め込み酸化膜
１．２のみではなく、周知のＬＯＣＯＳによる素子間分
離であってもよいが、溝を絶縁膜によって埋め込んだ構
造が、実用上形成が容易である。
【００２８】なお、本発明は、上記のように、薄い絶縁
膜を介して半導体基板と互いに対向して分離絶縁膜内に
配置された導電性膜を用いて、半導体基板内の空乏層の
位置を制御するものである。したがって、上記ＳＴＣ構
造に限定されるものではなく、薄い絶縁膜を介して半導
体基板と対向して配置された導電性膜を、電荷蓄積キャ
パシタの下部電極に電気的に接続できるならば、電荷蓄
積キャパシタ自体の構造には無関係に各種半導体記憶装
置に適用できる。
【００２９】
【実施例】
〈実施例１〉本発明の第１の実施例を図面を用いて説明
する。まず、図３に示したように、周知のホトリソグラ
フィ技術と反応性イオンエッチングを用いて、半導体基
板１．１の所定部分に溝を形成した。
【００３０】次に、図４に示したように、周知の熱酸化
法を用いて、ゲート絶縁膜となる薄い酸化シリコン膜
１．６を全面に形成した。
【００３１】周知のＣＶＤ法を用いて低抵抗の多結晶シ
リコン膜１．１１’を全面に形成した後、周知の異方性
ドライエッチングを行って、図５に示したように、上記
多結晶シリコン膜１．１１’を上記溝の側面上のみに残
し、他の部分は除去した。
【００３２】周知のＣＶＤ法による形成および平坦化手
段を用いて、上記溝内を酸化シリコン膜１．２によって
充填して、図６に示した構造を形成した。
【００３３】続いて、周知のＣＶＤ法を用いて、多結晶
シリコン膜１．７および窒化シリコン膜を積層して形成
した後、周知のホトエッチングを行って不要部分を除去
して、図７図に示したように、ゲート電極１．７を形成
した。
【００３４】上記窒化シリコン膜１．２１およびゲート
電極１．７をマスクに用いて、半導体基板１．１に高濃
度のリンをイオン注入し、さらに所定の熱処理を行い、
図８に示したように、ＭＯＳＦＥＴのソース、ドレイン
１．４、１．５を形成した。
【００３５】図９に示したように、上記ゲート電極１．
７を保護するための窒化シリコン膜１．２１を周知のＣ
ＶＤ法を用いて形成した後、周知のＣＶＤ法を用いて厚
さ５００ｎｍの酸化シリコン膜を１．１０を全面に形成
し、さらに、形成された酸化シリコン膜１．１０の所定
部分をエッチングして除去し、除去された部分を多結晶
シリコン膜１．８によって充填した。さらに、多結晶シ
リコン膜およびタングステンシリサイド膜からなる積層
膜を周知の方法を用いて形成し、不要部分をエッチング
して除去し、図１０に示したようにビット線１．９を形
成した。
【００３６】上記ビット線１．９を保護するための酸化
シリコン膜１．１０を全面に形成した後、所定部分をエ
をエッチングによって除去して上記ソース１．５および
導電性膜１．１１’の表面を露出させ、図１１に示した
構造を形成した。
【００３７】次に、リンがドープされた膜厚６００ｎｍ
の多結晶シリコン膜を全面に形成した後、図１２に示し
たように、所定部分をエッチングによって除去して溝を
形成し、表面積を大きくして蓄積電荷容量部の下部電極
１．１１を形成した。
【００３８】図１３に示したように、膜厚１０ｎｍのタ
ンタルオキサイド膜を形成して、蓄積電荷容量の誘電体
膜１．１２を形成し、さらに、タングステンシリサイド
膜を形成して、蓄積電荷容量の上部電極１．１３とし
た。なお、誘電体膜１．１２として、本実施例ではタン
タルオキサイド膜を用いたが、シリコンナイトライド膜
を用いてもよい。
【００３９】本実施例において形成された半導体記憶装
置は、ｐｎ接合におけるリーク電流が小さく、従って、
データ保持時間が充分長い記憶装置として良好な特性が
得られた。
【００４０】
【発明の効果】上記説明から明らかなように、本発明に
よれば、ｐｎ接合の電気的な位置を、冶金学的な位置と
は異なる位置に制御できるので、ディープトラップが空
乏層内に入るのを防止できる。そのため、数１０メガ〜
ギガビット級のＤＲＡＭで必要とされる記憶保持時間を
確保できる低リークメモリセルが実現された。
【図面の簡単な説明】
【図１】本発明のメモリセルを示す断面図。
【図２】従来のメモリセルを示す断面図。
【図３】本発明のメモリセルの製造方法を説明するため
の工程図。
【図４】本発明のメモリセルの製造方法を説明するため
の工程図。
【図５】本発明のメモリセルの製造方法を説明するため
の工程図。
【図６】本発明のメモリセルの製造方法を説明するため
の工程図。
【図７】本発明のメモリセルの製造方法を説明するため
の工程図。
【図８】本発明のメモリセルの製造方法を説明するため
の工程図。
【図９】本発明のメモリセルの製造方法を説明するため
の工程図。
【図１０】本発明のメモリセルの製造方法を説明するた
めの工程図。
【図１１】本発明のメモリセルの製造方法を説明するた
めの工程図。
【図１２】本発明のメモリセルの製造方法を説明するた
めの工程図。
【図１３】本発明のメモリセルの製造方法を説明するた
めの工程図。
【図１４】本発明の効果を説明するための図。
【符号の説明】
１．１…半導体基板、１．２…分離絶縁膜、１．３…活
性領域、１．４…高濃度不純物拡散領域、１．５…高濃
度不純物拡散領域、１．６…ゲート酸化膜、１．７…ゲ
ート電極、１．８…多結晶シリコン膜、１．９…ビット
線、１．１０…酸化シリコン膜、１．１１…下部電極、
１．１２…誘電体層、１．１３…上部電極、１．１４…
酸化シリコン膜、１．１５…配線用メタル、２．１…半
導体基板、２．２…分離絶縁膜、２．２１…窒化シリコ
ン膜、２．３…活性領域、２．４…高濃度不純物拡散領
域、２．５…高濃度不純物拡散領域、２．６…ゲート酸
化膜、２．７…ゲート電極、２．８…多結晶シリコン
膜、２．９…ビット線、２．１０…酸化シリコン膜、
２．１１…下部電極、２．１２…誘電体層、２．１３…
上部電極、２．１４…酸化シリコン膜、１．１５…配線
用メタル。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 手嶋 達也 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所 中央研究所内 (56)参考文献 特開 平８−64779（ＪＰ，Ａ) 特開 平６−318679（ＪＰ，Ａ) 特開 平４−23436（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108

Claims (11)

    (57)【特許請求の範囲】
  1. 【請求項１】半導体基板に形成された複数の活性領域
    と、当該活性領域に形成されたＭＯＳトランジスタと、
    隣接する上記活性領域の間に形成された上記活性領域を
    互いに電気的に分離するための分離絶縁膜と、上記活性
    領域の表面領域内に形成された上記半導体基板とは逆の
    導電型を有する上記ＭＯＳトランジスタの一対の拡散層
    の一方と電気的に接続され、上記活性領域および分離絶
    縁膜の上方に延在する電荷蓄積キャパシタの下部電極
    と、当該下部電極上に積層して形成された上記電荷蓄積
    キャパシタの誘電体膜および上部電極とからなる半導体
    記憶装置において、上記分離絶縁膜を形成する絶縁膜の
    内部における上記分離絶縁膜の縁部には上記分離絶縁膜
    の一部分である絶縁膜を介して上記半導体基板と対向し
    て配置された導電性膜を有しており、上記分離絶縁膜の
    内部に形成された上記導電性膜の上端部は上記電荷蓄積
    キャパシタの下部電極の下端部と電気的に接続されてい
    ることを特徴とする半導体記憶装置。
  2. 【請求項２】上記絶縁膜の膜厚は３ｎｍ以上５０ｎｍ以
    下であることを特徴とする請求項１に記載の半導体記憶
    装置。
  3. 【請求項３】上記分離絶縁膜は、隣接する上記活性領域
    の間の上記半導体基板に形成された溝内に形成されてい
    ることを特徴とする請求項１若しくは２に記載の半導体
    記憶装置。
  4. 【請求項４】上記分離絶縁膜は、隣接する上記活性領域
    の間の上記半導体基板の表面を酸化して形成された膜で
    あることを特徴とする請求項１若しくは２に記載の半導
    体記憶装置。
  5. 【請求項５】上記ＭＯＳトランジスタのドレイン上には
    導電性プラグを介してビット線が形成されており、上記
    下部電極は上記ＭＯＳトランジスタのソース上から上記
    ドレイン上に形成された絶縁膜上に延在していることを
    特徴とする請求項１から４のいずれか一に記載の半導体
    記憶装置。
  6. 【請求項６】上記下部電極の所定部分には凹部が形成さ
    れ、上記誘電体膜は上記下部電極の上面および上記凹部
    の内面に沿って連続して形成されていることを特徴とす
    る請求項１から５のいずれか一に記載の半導体記憶装
    置。
  7. 【請求項７】上記導電性膜は、多結晶シリコン、タング
    ステンシリサイドおよびモリブデンシリサイドからなる
    群から選択された材料からなることを特徴とする請求項
    １から６のいずれか一に記載の半導体記憶装置。
  8. 【請求項８】半導体基板の所定領域に溝を形成する工程
    と、第１の絶縁膜を上記溝内部および溝の外部の全面に
    形成する工程と、上記第１の絶縁膜のうち、上記溝の側
    面上に形成された部分上に導電性膜を選択的に形成する
    工程と、上記溝内を第２の絶縁膜によって充填して分離
    領域を形成する工程と、当該分離領域以外の上記半導体
    基板の所望領域の表面にＭＯＳトランジスタを形成する
    工程と、当該ＭＯＳトランジスタの有する上記半導体基
    板とは逆の導電型を有する一対の拡散層の一方および上
    記導電性膜と電気的に接続され、上記ＭＯＳトランジス
    タおよび分離領域の上方へ延在する電荷蓄積キャパシタ
    の下部電極を形成する工程と、当該下部電極上に上記電
    荷蓄積キャパシタの誘電体膜および上部電極を、積層し
    て形成する工程を含むことを特徴とする半導体記憶装置
    の製造方法。
  9. 【請求項９】上記絶縁膜を全面に形成する工程は、上記
    半導体基板の露出された表面を熱酸化することによって
    行われることを特徴とする請求項８に記載の半導体記憶
    装置の製造方法。
  10. 【請求項１０】上記導電性膜を選択的に形成する工程
    は、上記導電性膜を全面に形成した後、異方性エッチン
    グを行うことによって行われることを特徴とする請求項
    ８若しくは９に記載の半導体記憶装置の製造方法。
  11. 【請求項１１】上記導電性膜は化学気相成長法によって
    形成された多結晶シリコン膜であることを特徴とする請
    求項８から１０のいずれか一に記載の半導体記憶装置の
    製造方法。
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