JP4931267B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP4931267B2 JP4931267B2 JP01723298A JP1723298A JP4931267B2 JP 4931267 B2 JP4931267 B2 JP 4931267B2 JP 01723298 A JP01723298 A JP 01723298A JP 1723298 A JP1723298 A JP 1723298A JP 4931267 B2 JP4931267 B2 JP 4931267B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- concentration
- insulating film
- impurity region
- type impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭと称する）に関するものである。
【０００２】
【従来の技術】
近年、半導体装置は、コンピュータなどの情報機器の目ざましい普及によって、その需要が急速に拡大している。さらに、機能的には大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化、高速応答性および高信頼性に関する技術開発が進められている。
【０００３】
半導体装置の中で、記憶情報のランダムな入出力が可能なものとして、ＤＲＡＭがある。一般に、ＤＲＡＭは、多数の記憶情報蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とで構成されている。
【０００４】
図３７には、従来のスタックタイプのメモリセルを有するＤＲＡＭが示されている。図３７を参照して、ｐ型半導体基板１の主表面にはｐ型不純物領域３か形成される。このｐ型不純物領域３上にはフィールド絶縁膜２とｐ型不純物領域４ａ，４ｂとがそれぞれ形成される。ｐ型不純物領域４ａ，４ｂは、トランジスタのしきい値電圧を制御するための不純物領域である。
【０００５】
ｐ型不純物領域４ａの表面には、低濃度ｎ型不純物領域５が間隔をあけて形成される。また、ｐ型不純物領域４ｂの表面には、低濃度ｎ型不純物領域５と、高濃度ｎ型不純物領域７とが間隔をあけて形成される。
【０００６】
メモリセル部における半導体基板１の主表面上にはゲート絶縁膜８ｂを介してゲート電極１２が形成され、周辺回路部における半導体基板１の主表面上にゲート絶縁膜９を介してゲート電極１２が形成される。ゲート絶縁膜８，９は、等しい厚みを有する。ゲート電極１２は、ポリシリコン膜１０とＷＳｉ膜１１とで構成される。
【０００７】
ゲート電極１２上には、ＴＥＯＳ（Tetra Etyle Ortho Silicate）が形成され、ゲート電極１２の側壁上にはサイドウォール絶縁膜１４が形成される。ゲート電極１２を覆うようにメモリセル部内から周辺回路部内に延在するように層間絶縁膜１５が形成される。層間絶縁膜１５にはコンタクトホール１５ａ，１５ｂがそれぞれ形成される。
【０００８】
コンタクトホール１５ａ内から層間絶縁膜１５上に延在してビット線１６ａが形成され、コンタクトホール１５ｂ内から層間絶縁膜１５上に延在して配線層１６ｂが形成される。ビット線１６ａと配線層１６ｂとを覆うように層間絶縁膜１７が形成される。その層間絶縁膜１７と層間絶縁膜１５とを貫通して低濃度ｎ型不純物領域５に達するようにコンタクトホール１７ａが形成される。
【０００９】
コンタクトホール１７ａ内から層間絶縁膜１７上に延在するようにストレージノード１８が形成される。ストレージノード１８の表面を覆うようにキャパシタ絶縁膜１９が形成され、このキャパシタ絶縁膜１９上にセルプレート２０が形成される。このセルプレート２０と、キャパシタ絶縁膜１９と、ストレージノード１８とでキャパシタ２１が構成される。
【００１０】
上記のキャパシタ２１と層間絶縁膜１７とを覆うように層間絶縁膜２２が形成される。周辺回路部において、層間絶縁膜２２と層間絶縁膜１７とを貫通するコンタクトホール２３ａと、ゲート電極１２に達するコンタクトホール２３ｂと、高濃度ｎ型不純物領域７に達するコンタクトホール２３ｃとが形成される。コンタクトホール２３ａ内から層間絶縁膜２２上に延在するように金属配線２４ｂが形成され、コンタクトホール２３ｂ内から層間絶縁膜２２上に延在するように金属配線２４ｃが形成され、コンタクトホール２３ｃ内から層間絶縁膜２２上に延在するように金属配線２４ｄが形成される。メモリセル部内においては、層間絶縁膜２２上に金属配線２４ａが形成される。
【００１１】
【発明が解決しようとする課題】
近年、素子の微細化が益々進展しつつあり、上記のゲート絶縁膜８ｂ，９の厚みも薄くなってきている。それに伴い、特にメモリセル部内のトランジスタのしきい値電圧制御用のｐ型不純物領域４ａの濃度が高くなってきている。それにより、ｐｎ接合でのリーク電流（以下単に「接合リーク電流」と称する）が増加するという問題が顕在化しつつある。
【００１２】
また、図３７に示されるようなトレンチタイプの分離構造では、領域Ａや領域Ｂのようなフィールド絶縁膜２の周縁部の近傍でストレスが集中しやすくなる。この場合に、メモリセル部内のトランジスタのソース／ドレインが低濃度ｎ型不純物領域５のみにより構成されているので、接合リーク電流を十分に抑制できない。さらに、サイドウォール絶縁膜１４のエッチング時のエッチングダメージも領域Ａに発生しやすく、これも接合リーク電流発生の原因となる。このような接合リーク電流により、ストレージノード１８に蓄積されたデータが消失することが懸念される。
【００１３】
さらに、しきい値電圧制御用のｐ型不純物領域４ａの濃度が上述のように高くなることにより、低濃度ｎ型不純物領域５のシート抵抗が高くなるという問題も生じる。
【００１４】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、接合リーク電流を低減することにある。
【００１５】
【課題を解決するための手段】
この発明に係る半導体装置は、主表面を有する半導体基板に形成されたメモリセル領域と、周辺回路領域とを有し、当該メモリセル領域はダイナミックランダムアクセスメモリのメモリセルを有する半導体装置であって、メモリセル領域において、上記主表面上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１のゲート電極を挟んで半導体基板内に形成され、第１導電型を有する一対の第１のソースまたはドレイン領域と、一対の第１のソースまたはドレイン領域間に位置し、第１導電型と異なる第２導電型を有する第１の不純物領域とを含む第１のトランジスタと、周辺回路領域において、主表面上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２のゲート電極を挟んで半導体基板内に形成され、一対の第１のソースまたはドレイン領域と同じ導電型を有する一対の第２のソースまたはドレイン領域と、一対の第２のソースまたはドレイン領域間に位置し、第１の不純物領域と同じ導電型を有する第２の不純物領域とを含む第２のトランジスタとを備え、第１のゲート絶縁膜の厚さは、第２のゲート絶縁膜の厚さより大きく、第１の不純物領域の濃度は、第２の不純物領域の濃度より小さい。第１のソースまたはドレイン領域の少なくとも一方を第１の低濃度領域と第１の高濃度領域とで構成し、第２のソースまたはドレイン領域の少なくとも一方を、第２の低濃度領域と、上記の第１の高濃度領域よりも高濃度の第２の高濃度領域とで構成してもよい。
【００１６】
上記のように第１のトランジスタのゲート絶縁膜を第２のトランジスタのゲート絶縁膜よりも厚くすることにより、第１のトランジスタのしきい値電圧制御用の不純物領域の濃度を低くすることができる。それにより、接合リーク電流を低減することが可能となる。また、第１のトランジスタのソースまたはドレイン領域の少なくとも一方が第１の高濃度領域を有することにより、たとえばフィールド絶縁膜がソースまたはドレイン領域と隣接して形成された場合でも従来より接合リーク電流を低減することが可能となる。さらに、上記の第１の高濃度領域を形成することにより、ソースまたはドレイン領域のシート抵抗をも低減できる。他方、第２のトランジスタは、第１の高濃度領域よりもさらに高濃度の第２の高濃度領域を有しているので、ソースまたはドレイン領域のシート抵抗を十分に低減することができる。
【００１７】
上記の第２のトランジスタのソースまたはドレイン領域の少なくとも一方は、第２の低濃度領域よりも高濃度で第２の高濃度領域よりも低濃度の中濃度領域を有してもよい。
【００１８】
上記のように中濃度領域を設けることにより、該中濃度領域により第２の高濃度領域を取囲むことが可能となる。それにより、第２の高濃度領域が導電型の異なる不純物領域と直接接することを回避でき、電界集中の発生を抑制できる。このことも、接合リーク電流低減に寄与し得る。
【００２１】
上記の第２の高濃度領域の拡散深さ（ピーク濃度の深さ）は、中濃度領域の拡散深さより小さくなることが好ましい。
【００２２】
それにより、第２の高濃度領域を中濃度領域によって取囲むこことができる。それにより、上述のように接合リーク電流を低減できる。
【００２３】
また、第１の高濃度領域と接するようにフィールド絶縁膜を形成してもよい。このとき、高濃度領域とフィールド絶縁膜とに達するコンタクトホールを有する層間絶縁膜が第１と第２のトランジスタを覆うように形成され、コンタクトホール直下に位置するフィールド絶縁膜には凹部が形成される。この凹部内と高濃度領域上とにストレージノードが形成される。
【００２４】
上記のように高濃度領域と接するようにフィールド絶縁膜が形成されることにより、フィールド絶縁膜の周縁部近傍における接合リーク電流を低減することが可能となる。そればかりでなく、コンタクトホール直下に位置するフィールド絶縁膜に凹部を形成することにより、ストレスが集中しやすい部分におけるフィールド絶縁膜を除去することが可能となる。このことも、接合リーク電流低減に寄与し得る。さらに、上記の凹部を設けることにより、ストレージノードと高濃度領域との接触面積を増大させることが可能となる。それにより、コンタクト抵抗を改善することも可能となる。
【００２５】
上記第２の不純物領域は、第１の不純物領域のピーク濃度位置の深さである第１の深さよりも大きい第２の深さの位置にピーク濃度を有してもよい。
【００２６】
第１のトランジスタのゲート絶縁膜の厚みを第２のトランジスタのゲート絶縁膜の厚みよりも大きくすることにより、第１の不純物領域の濃度を低くすることが可能となる。それに加え、上記のように第１の不純物領域のピーク濃度を第２の不純物領域のピーク濃度よりも浅い位置に形成することにより、さらに第１の不純物領域の濃度を低くすることが可能となる。それにより、より効果的に接合リーク電流を低減することが可能となる。
【００２７】
上記の第１の不純物領域下には、第１の不純物領域よりも低濃度の第３の不純物領域が形成されてもよい。また、第１のソースまたはドレイン領域の少なくとも一方は第３の不純物領域に達することが好ましい。第２のソースまたはドレイン領域の拡散深さは第２の深さよりも小さい。
【００２８】
上記のように第１のソースまたはドレイン領域の少なくとも一方が第１の不純物領域よりも深い位置にまで達することにより、第１の不純物領域とソースまたはドレイン領域との接合面積を低減できる。それにより、さらに接合リーク電流を低減することが可能となる。
【００３１】
第１の高濃度領域を有する第１のソースまたはドレイン領域の一方は、たとえばストレージノードと電気的に接続され、第１の高濃度領域と接するようにフィールド絶縁膜が形成されてもよい。
【００３２】
第１の高濃度領域を深く形成することにより、フィールド絶縁膜の周縁部を第１の高濃度領域によって覆うことができる。それにより、フィールド絶縁膜の底部近傍における接合リーク電流をも低減することが可能となる。
【００３３】
上記半導体装置は、層間絶縁膜と、プラグ電極と、ビット線と、第１と第２の金属シリサイドとを備えるものであってもよい。層間絶縁膜は、第１と第２のトランジスタを覆い、第１のソースまたはドレイン領域の一方に達するコンタクトホールを有する。プラグ電極は、コンタクトホール内に形成される。第１の金属シリサイドは、第２のソースまたはドレイン領域の表面に形成される。ビット線は、第２の金属シリサイドを介してプラグ電極上に形成される。
【００３４】
金属シリサイド形成のための金属膜は通常スパッタリング法により形成されるので、コンタクトホール底部において厚い金属シリサイドを形成するのは困難である。それに対し、上記のようにプラグ電極上に第２の金属シリサイドを形成することにより、第２の金属シリサイドを厚く形成できる。他方、第２のトランジスタの第２のソースまたはドレイン領域の表面にも、周知の方法で厚い金属シリサイド膜を形成することは可能である。このように厚い金属シリサイドを形成することにより、耐熱性を改善することができる。それにより、金属シリサイドがたとえば８００℃程度以上の熱処理により劣化することに起因する接合リーク電流特性の劣化やコンタクト抵抗増大といった事態を回避できる。
【００４３】
【発明の実施の形態】
以下、図１〜図３６を用いて、この発明の実施の形態について説明する。
【００４４】
（実施の形態１）
まず、図１〜図１３を用いて、この発明の実施の形態１とその変形例とについて説明する。図１は、この発明の実施の形態１におけるＤＲＡＭを示す断面図である。
【００４５】
図１を参照して、ｐ型半導体基板１の主表面にはトレンチが形成され、そのトレンチ内にフィールド絶縁膜２が形成されている。フィールド絶縁膜２下には、分離能力を高めるためのｐ型不純物領域３が形成される。ｐ型不純物領域３上には、トランジスタのしきい値電圧を制御するためのｐ型不純物領域４ａ，４ｂが形成される。メモリセル部内に位置するｐ型不純物領域４ａの不純物濃度は１０17ａｔｏｍｓ／ｃｍ3 程度であり、周辺回路部内に位置するｐ型不純物領域４ｂの不純物濃度は１０18ａｔｏｍｓ／ｃｍ3 程度である。
【００４６】
ｐ型不純物領域４ａの表面には低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６とで構成されるソース／ドレインが形成される。低濃度ｎ型不純物領域５の濃度は、１０16〜１０19ａｔｏｍｓ／ｃｍ3 程度であり、中濃度ｎ型不純物領域６の濃度は、１０17〜１０20ａｔｏｍｓ／ｃｍ3 程度である。より好ましくは、中濃度ｎ型不純物領域６の濃度は、低濃度ｎ型不純物領域５の濃度の３〜１０倍程度である。
【００４７】
一方、周辺回路部におけるｐ型不純物領域４ｂの表面には、３つの異なる不純物濃度の領域により構成されるソース／ドレインが形成される。具体的には、ソース／ドレインは、低濃度ｎ型不純物領域５と、中濃度ｎ型不純物領域６と、高濃度ｎ型不純物領域７とを備える。高濃度ｎ型不純物領域７の濃度は、１０20〜１０21ａｔｏｍｓ／ｃｍ3 程度である。
【００４８】
上記のソース／ドレインに挟まれるｐ型半導体基板１の主表面上に、メモリセル部内においてはゲート絶縁膜８を介してゲート電極１２が形成され、周辺回路部においてはゲート絶縁膜９を介してゲート電極１２が形成される。ゲート絶縁膜８の厚みは、たとえば１０ｎｍ程度であり、ゲート絶縁膜９の厚みは、たとえば５ｎｍ程度である。このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となる。それは、ゲート絶縁膜８の厚みを厚くすることによりＭＯＳトランジスタのしきい値電圧を高めることができるからである。上記のようにｐ型不純物領域４ａの濃度を低くすることにより、接合リーク電流を低減することが可能となる。
【００４９】
また、ｐ型不純物領域４ａの濃度を低くすることにより、中濃度ｎ型不純物領域６を形成したとしても接合リークを低減できる。この中濃度ｎ型不純物領域６を形成することにより、中濃度ｎ型不純物領域６とフィールド絶縁膜２との接触部近傍におけるリーク電流を低減することが可能となる。そればかりでなく、メモリセル部内におけるソース／ドレインのシート抵抗をも低減できる。それにより、メモリセル部内において高性能かつ高信頼性のＭＯＳトランジスタが形成される。
【００５０】
周辺回路部においては、ＭＯＳトランジスタのソース／ドレインが高濃度ｎ型不純物領域７を有しているので、しきい値電圧制御用のｐ型不純物領域４ｂの濃度が高濃度であっても、ソース／ドレインのシート抵抗を低減できる。そのため、ＭＯＳトランジスタのパフォーマンスの劣化を抑制できる。さらに、図１に示されるように、高濃度ｎ型不純物領域７の拡散深さが、中濃度ｎ型不純物領域６の拡散深さよりも小さくなっている。それにより、高濃度ｎ型不純物領域７を取囲むように中濃度ｎ型不純物領域６を形成できる。その結果、電界集中を抑制でき、周辺回路部における接合リーク電流をも低減できる。
【００５１】
上記のゲート電極１２上には、ＴＥＯＳ酸化膜１３が形成され、ゲート電極１２の側壁上にはサイドウォール絶縁膜１４が形成される。そして、ゲート電極１２を覆うように層間絶縁膜１５が形成される。層間絶縁膜１５にはコンタクトホール１５ａ，１５ｂが設けられ、コンタクトホール１５ａ内にはビット線１６ａが延在し、コンタクトホール１５ｂ内には配線層１６ｂが延在する。ビット線１６ａと配線層１６ｂは、たとえばＷＳｉとポリシリコンとの積層構造により構成される。
【００５２】
ビット線１６ａと配線層１６ｂとを覆うように層間絶縁膜１７が形成される。層間絶縁膜１７と層間絶縁膜１５とを貫通して中濃度ｎ型不純物領域６に達するようにコンタクトホール１７ａが形成される。コンタクトホール１７ａ内から層間絶縁膜１７上に延在するようにストレージノード１８が形成される。ストレージノード１８を覆うようにキャパシタ絶縁膜１９が形成され、キャパシタ絶縁膜１９上にセルプレート２０が形成される。このセルプレート２０とキャパシタ絶縁膜１９とストレージノード１８によってキャパシタ２１が構成される。
【００５３】
キャパシタ２１を覆うように層間絶縁膜１７上に層間絶縁膜２２が形成される。メモリセル部内に位置する層間絶縁膜２２上には金属配線２４ａが形成される。周辺回路部においては、層間絶縁膜２２と層間絶縁膜１７とを貫通するコンタクトホール２３ａと、ゲート電極１２に達するコンタクトホール２３ｂと、高濃度ｎ型不純物領域７に達するコンタクトホール２３ｃとが形成される。コンタクトホール２３ａ〜２３ｃ内から層間絶縁膜２２上に延在するように金属配線２４ｂ〜２４ｄが形成される。
【００５４】
次に、図２〜図８を用いて、図１に示されるＤＲＡＭの製造方法について説明する。図２〜図８は、図１に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第７工程を示す断面図である。
【００５５】
図２を参照して、ｐ型半導体基板１の主表面にトレンチを形成し、その中にシリコン酸化膜等の絶縁膜を埋込むことによりフィールド絶縁膜２を形成する。その後、イオン注入法等を用いてｐ型不純物領域３，４ａ，４ｂをそれぞれ形成する。その後、熱酸化法等を用いて、全面にシリコン酸化膜２５を形成する。シリコン酸化膜２５の厚みは、７〜８ｎｍ程度である。
【００５６】
次に、図３に示されるように、シリコン酸化膜２５を選択的にエッチングすることにより、周辺回路部に形成されたシリコン酸化膜２５を除去する。その後、再び熱酸化法等を用いて、５ｎｍ程度の厚みのシリコン酸化膜を形成する。それにより、図４に示されるように、メモリセル部においては１０ｎｍ程度の厚みのゲート絶縁膜８を形成し、周辺回路部においては５ｎｍ程度の厚みのゲート絶縁膜９を形成する。
【００５７】
次に、図５を参照して、ポリシリコン膜１０とＷＳｉ膜１１とＴＥＯＳ酸化膜１３とを順次堆積し、それらをパターニングする。それにより、ゲート電極１２が形成される。その後、たとえばリンイオンをドーズ量５×１０12〜５×１０13ａｔｏｍｓ／ｃｍ2 、５〜５０ｋｅＶの条件で半導体基板１中に注入する。それにより、メモリセル部内と周辺回路部内とに低濃度ｎ型不純物領域５を形成する。
【００５８】
次に、図６を参照して、ゲート電極１２の側壁上にサイドウォール絶縁膜１４を形成した後、たとえばリンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、１０〜１００ｋｅＶの条件で半導体基板１中に注入する。それにより、中濃度ｎ型不純物領域６を、メモリセル部内と周辺回路部内とにそれぞれ形成する。それにより、従来例のように低濃度ｎ型不純物領域５のみでは不十分であったフィールド絶縁膜２の周縁部近傍の領域Ａにおける、ストレスやサイドウォール絶縁膜１４のエッチングの際のダメージに起因するリーク電流を低減することが可能となる。
【００５９】
次に、図７を参照して、周辺回路部にのみ１対の高濃度ｎ型不純物領域７を形成する。このとき、高濃度ｎ型不純物領域７の拡散深さが、中濃度ｎ型不純物領域６の拡散深さよりも小さくなるようにｎ型不純物のドーズ量あるいは注入エネルギを制御する。それにより、図７に示されるように、中濃度ｎ型不純物領域６によって取囲まれる高濃度ｎ型不純物領域７を形成できる。
【００６０】
次に、図８を参照して、半導体基板１の主表面上全面に層間絶縁膜１５を形成し、それにコンタクトホール１５ａ，１５ｂをそれぞれ形成する。その後、ビット線１６ａと配線層１６ｂとを形成する。
【００６１】
次に、ビット線１６ａおよび配線層１６ｂを覆うように層間絶縁膜１７を形成し、メモリセル部内にコンタクトホール１７ａを形成する。そして、ストレージノード１８とキャパシタ絶縁膜１９とセルプレート２０とを順次形成した後、層間絶縁膜２２を形成する。次に、周辺回路部においてコンタクトホール２３ａ〜２３ｃを形成し、金属配線２４ａ〜２４ｄを形成する。以上の工程を経て図１に示されるＤＲＡＭが形成されることとなる。
【００６２】
次に、図９〜図１３を用いて、上記の実施の形態１の変形例について説明する。まず図９と図１０を用いて、ゲート絶縁膜８，９の製造方法の変形例について説明する。上記の実施の形態１では、シリコン酸化膜を二度形成することにより厚みの異なるゲート絶縁膜８，９を形成した。しかし、図９に示されるように、シリコン酸化膜２５をパターニングした後、シリコン窒化酸化膜３３を形成してもよい。このシリコン窒化酸化膜３３は、窒素を含むガスで成膜することにより形成できる。
【００６３】
その後は上記の実施の形態１の場合と同様の工程を経て図１０に示されるように、ゲート絶縁膜８ａを有するＭＯＳトランジスタと、ゲート絶縁膜９ａを有するＭＯＳトランジスタがメモリセル部内と周辺回路部内とにそれぞれ形成される。上記のようにシリコン窒化酸化膜をゲート絶縁膜として採用することにより、信頼性の高いゲート絶縁膜８ａ，９ａが得られる。
【００６４】
次に、図１１を用いて、他の変形例について説明する。図１１に示されるように、本変形例では、しきい値電圧制御用のｐ型不純物領域４ａ１の拡散深さを、周辺回路部におけるｐ型不純物領域４ｂの拡散深さよりも浅くしている。それにより、ｐ型不純物領域４ａ１のピーク濃度をさらに低くすることが可能となる。その結果、接合リーク電流をさらに低減することが可能となる。また、ｐ型不純物領域４ａ１の濃度を低減できることにより、低濃度ｎ型不純物領域５のシート抵抗も低減できる。
【００６５】
さらに、ｐ型不純物領域４ａ１の拡散深さを、中濃度ｎ型不純物領域６の拡散深さよりも小さくすることにより、中濃度ｎ型不純物領域６は、ｐ型不純物領域４ａ１下に位置するさらなる低濃度のｐ型不純物領域内に延在することとなる。それにより、さらに接合リーク電流を低減できる。
【００６６】
なお、しきい値電圧制御用不純物は、ゲート絶縁膜８，９を形成した後や、ゲート電極１２を形成した後に注入してもよい。また、周辺回路部においてゲート絶縁膜の厚みを変えてもよい。周辺回路部においてゲート絶縁膜の厚みを変えることにより、同一チャネル注入量で異なるしきい値電圧のＭＯＳトランジスタを形成することができる。
【００６７】
また、上述の実施の形態１では、周辺回路部にｎチャネルＭＯＳトランジスタを形成する場合について説明を行なったが、周辺回路部におけるｐチャネルＭＯＳトランジスタは次のようにして形成できる。
【００６８】
図１２を参照して、ｎウェル領域２６の表面にｎ型不純物領域２７，２８をそれぞれ形成する。ｎ型不純物領域２８の表面に、上述の実施の形態１の場合と同様の方法で低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６とを形成する。
【００６９】
次に、図１３を参照して、ｐ型の不純物を半導体基板１中に注入することにより、ソース／ドレインとなる１対の高濃度ｐ型不純物領域２９を形成する。
【００７０】
上記のようにしてｐチャネルＭＯＳトランジスタを形成することにより、低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６との形成の際にｐチャネルＭＯＳトランジスタ形成領域を覆うマスクを形成する必要がなくなる。それにより、製造プロセスを簡略化できる。また、図１３に示されるように、高濃度ｐ型不純物領域２９の拡散深さを中濃度ｎ型不純物領域６の拡散深さよりも小さくすることにより、パンチスルー耐性を改善することができる。
【００７１】
（実施の形態２）
次に、図１４〜図１８を用いて、この発明の実施の形態２とその変形例とについて説明する。図１４は、この発明の実施の形態２におけるＤＲＡＭを示す断面図である。
【００７２】
図１４を参照して、本実施の形態２では、メモリセル部内におけるＭＯＳトランジスタのソース／ドレインの一方が低濃度ｎ型不純物領域５のみにより構成され、ソース／ドレインの他方が低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６ａとで構成されている。また、周辺回路部におけるＭＯＳトランジスタのソース／ドレインが、低濃度ｎ型不純物領域５と高濃度ｎ型不純物領域７とで構成されている。それ以外の構造に関しては図１に示される場合と同様である。
【００７３】
図１４に示されるように、ビット線１６ａと接続される側のソース／ドレインを低濃度ｎ型不純物領域５のみにより構成しているので、実施の形態１の場合と比べて接合容量を低減することができるばかりでなく、パンチスルー耐性をも改善できる。さらに、実施の形態１の場合と同様に、領域Ａ近傍におけるリーク電流を低減することも可能となる。
【００７４】
次に、図１５〜図１７を用いて、図１４に示されるＤＲＡＭの製造方法について説明する。図１５〜図１７は、図１４に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す断面図である。
【００７５】
図１５を参照して、実施の形態１と同様の工程を経て低濃度ｎ型不純物領域５までを形成する。その後、サイドウォール絶縁膜１４を形成し、周辺回路部にのみ高濃度ｎ型不純物領域７を形成する。このとき、周辺回路部の高濃度ｎ型不純物領域７は、ヒ素とリンとの両方を注入することにより形成されてもよい。それにより、サイドウォール絶縁膜１４下のソース／ドレインのシート抵抗を低減できる。
【００７６】
次に、図１６に示されるように、実施の形態１の場合と同様の方法でビット線１６ａと配線層１６ｂまでを形成する。そして、ビット線１６ａを覆うように層間絶縁膜１７を形成し、図１７に示すように、コンタクトホール１７ａを形成する。このコンタクトホール１７ａを通して、リンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、３０〜２００ｋｅＶの条件で注入する。それにより、中濃度ｎ型不純物領域６ａを形成する。その後は実施の形態１の場合と同様の工程を経て図１４に示されるＤＲＡＭが形成されることとなる。
【００７７】
次に、図１８を用いて、本実施の形態２の変形例について説明する。図１８は、本変形例におけるＤＲＡＭを示す断面図である。
【００７８】
図１８を参照して、本変形例では、ｐ型不純物領域４ａ１が、ｐ型不純物領域４ｂよりも浅い位置に形成されている。このとき、ビット線１６ａと接続されるソース／ドレインが低濃度ｎ型不純物領域５のみにより構成されているので、図１１に示される場合よりもさらに接合リーク電流を低減することができる。
【００７９】
（実施の形態３）
次に、図１９と図２０とを用いて、この発明の実施の形態３について説明する。図１９は、この発明の実施の形態３におけるＤＲＡＭを示す断面図である。
【００８０】
図１９を参照して、本実施の形態３では、実施の形態２における中濃度ｎ型不純物領域６ａの下にまで延在するように高濃度ｎ型不純物領域７ａが形成されている。この高濃度ｎ型不純物領域７ａの濃度は、１０18〜１０20ａｔｏｍｓ／ｃｍ3 程度であり、中濃度ｎ型不純物領域６ａの濃度よりも高くなるように設定される。また、高濃度ｎ型不純物領域７ａは、フィールド絶縁膜２の底部にまで達するように形成される。
【００８１】
上記のような高濃度ｎ型不純物領域７ａを設けることにより、図１９における領域Ｂ近傍におけるリーク電流をも低減することが可能となる。それにより、上述の実施の形態２の場合よりもさらにリーク電流を低減することが可能となる。
【００８２】
次に、図２０を用いて、図１９に示されるＤＲＡＭの製造方法について説明する。図２０は、図１９に示されるＤＲＡＭの製造工程中の特徴的な工程を示す断面図である。
【００８３】
図２０を参照して、上述の実施の形態２の場合と同様の工程を経て中濃度ｎ型不純物領域６ａまでを形成する。その後、コンタクトホール１７ａを通してリンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、３０〜２００ｋｅＶの条件で注入する。それにより、中濃度ｎ型不純物領域６ａ下に延在する高濃度ｎ型不純物領域７ａが形成される。それ以降は実施の形態１の場合と同様の工程を経て図１９に示されるＤＲＡＭが形成される。
【００８４】
（実施の形態４）
次に、図２１〜図２４を用いて、この発明の実施の形態４について説明する。図２１は、この発明の実施の形態４におけるＤＲＡＭを示す断面図である。
【００８５】
図２１を参照して、本実施の形態４では、ゲート電極１２を覆うように薄いシリコン酸化膜３１が形成され、その上にシリコン窒化膜３０が形成されている。そして、ビット線１６ａ１が、Ｗ／ＴｉＮ／Ｔｉ等のメタルにより構成されている。また、ビット線１６ａ１と中濃度ｎ型不純物領域６との間にはチタンシリサイド膜３２が形成されている。
【００８６】
周辺回路部では、ビット線１６ａ１と同様の材質からなる配線層１６ｂ１，１６ｃがそれぞれ形成される。そして、配線層１６ｂ１と高濃度ｎ型不純物領域７との間にもチタンシリサイド膜３２が形成される。また、金属配線２４ｃは、配線層１６ｃを介してゲート電極１２と接続される。それ以下の構造に関しては、図１に示される場合と同様である。
【００８７】
本実施の形態４では、図２１に示されるように、ゲート電極１２を覆うようにシリコン窒化膜３０が形成されている。このシリコン窒化膜３０は、ビット線１６ａ１と中濃度ｎ型不純物領域６との接続のためのコンタクトホール１５ａ１を自己整合的に形成するためのものである。このようなシリコン窒化膜３０を設けることにより、さらなる微細化に対応できる。
【００８８】
また、ビット線１６ａ１あるいは配線層１６ｂ１とソース／ドレインとのコンタクト部にチタンシリサイド膜３２を形成することにより、コンタクト抵抗を安定化することができる。このとき、チタンシリサイド膜３２を、中濃度ｎ型不純物領域６の表面あるいは高濃度ｎ型不純物領域７の表面上に形成することにより、低濃度不純物領域の表面にチタンシリサイド膜３２を形成する場合と比べてリーク電流を低減することが可能となる。
【００８９】
次に、図２２〜図２４を用いて、図２１に示されるＤＲＡＭの製造方法について説明する。図２２〜図２４は、図２１に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す断面図である。
【００９０】
図２２を参照して、実施の形態１と同様の工程を経てゲート絶縁膜８，９までを形成する。そして、ポリシリコン膜、ＷＳｉ膜、シリコン酸化膜およびシリコン窒化膜を順次堆積し、これらをパターニングする。その後、実施の形態１の場合と同様の方法で低濃度ｎ型不純物領域５を形成する。次に、ゲート電極１２の側壁上にシリコン酸化膜３１を形成し、その上にシリコン窒化膜を形成する。それにより、図２２に示されるシリコン窒化膜３０が形成される。そして、このシリコン窒化膜３０をマスクとして用いて、実施の形態１の場合と同様の方法で中濃度ｎ型不純物領域６と高濃度ｎ型不純物領域７とを形成する。その後、層間絶縁膜１５を形成し、メモリセル部内にのみコンタクトホール１５ａ１を形成する。
【００９１】
次に、図２３を参照して、周辺回路部にコンタクトホール１５ｂ，１５ｃをそれぞれ形成する。このように、メモリセル部におけるコンタクトホール１５ａ１と周辺回路部におけるコンタクトホール１５ｂ，１５ｃを別工程で形成することにより、自己整合的に形成されるコンタクトホール１５ａ１と、コンタクトホール１５ｃの寸法と形状をよりよく制御できる。
【００９２】
次に、図２４を参照して、チタン膜と、ＴｉＮ膜と、Ｗ膜とを順次形成し、熱処理を施す。それにより、半導体基板１と接する部分にチタンシリサイド膜３２が形成される。その後、上記の積層構造をパターニングする。それにより、ビット線１６ａ１と、配線層１６ｂ１，１６ｃとが形成される。それ以降は実施の形態１の場合と同様の工程を経て図２１に示されるＤＲＡＭが形成されることとなる。なお、ビット線１６ａ１直下に位置する中濃度ｎ型不純物領域６の代わりに、中濃度ｎ型不純物領域６ａを形成してもよい。
【００９３】
（実施の形態５）
図２５〜図３３を用いて、この発明の実施の形態５とその変形例とについて説明する。図２５は、この発明の実施の形態５におけるＤＲＡＭを示す断面図である。
【００９４】
図２５を参照して、本実施の形態５では、コンタクトホール１５ａ内にポリシリコンプラグ３６が形成され、このポリシリコンプラグ３６上にチタンシリサイド膜３７を介してビット線１６ａ２が形成されている。ビット線１６ａ２は、ビット線１６ａ１と同様の材質からなる。
【００９５】
他方、周辺回路部では、高濃度ｎ型不純物領域７の表面にチタンシリサイド膜３５が形成されている。そして、金属配線２４ｃが直接ゲート電極１２と接続されている。それ以外の構造に関しては図２１に示される場合と同様である。
【００９６】
上記のようにポリシリコンプラグ３６上にチタンシリサイド膜３７を形成することにより、図２１に示されるチタンシリサイド膜３２の場合よりも厚いチタンシリサイド膜を形成できる。それは、通常チタンシリサイド膜３２を形成するためのチタン膜がスパッタリング法により形成されるため、コンタクトホール１５ａ１底部において厚く形成するのが困難だからである。また、周辺回路部においても、同様の理由でチタンシリサイド膜３５の厚みを実施の形態４の場合よりも厚く形成できる。上記のようにチタンシリサイド膜３５，３７を厚く形成することにより、後の工程で８００℃程度以上の熱処理を行なった場合にチタンシリサイド膜が凝集して接合リーク電流が増大することやコンタクト抵抗が増大することを効果的に抑制することが可能となる。
【００９７】
なお、図２５において、ポリシリコンプラグ３６直下の中濃度ｎ型不純物領域６を省略してもよい。また、実施の形態４および本実施の形態５ではチタンシリサイド膜を用いたが、コバルトシリサイドのような他の金属シリサイド膜を用いてもよい。
【００９８】
次に、図２６〜図３０を用いて、図２５に示されるＤＲＡＭの製造方法について説明する。図２６〜図３０は、図２５に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第５工程を示す断面図である。
【００９９】
図２６を参照して、実施の形態４の場合と同様の工程を経て高濃度ｎ型不純物領域７までを形成する。このとき、メモリセル部内における中濃度ｎ型不純物領域６の表面を覆うようにシリコン酸化膜３１を残余させておく。それにより、シリコン窒化膜３０のエッチングの際のダメージが半導体基板１に加わるのを阻止できる。
【０１００】
次に、図２７に示されるように、スパッタリング法等を用いて、全面にチタン膜３４を形成する。このとき、メモリセル部内においては中濃度ｎ型不純物領域６を覆うようにシリコン酸化膜３１が形成されているので、メモリセル部内における中濃度ｎ型不純物領域６とチタン膜３４とは接触しない。他方、周辺回路部においては、高濃度ｎ型不純物領域７とチタン膜３４とは接触する。この状態ではチタン膜３４にランプアニール処理が施される。
【０１０１】
次に、図２８を参照して、上記のランプアニール処理により、周辺回路部における高濃度ｎ型不純物領域７の表面に自己整合的にチタンシリサイド膜３５が形成される。
【０１０２】
次に、図２９を参照して、層間絶縁膜１５を形成した後メモリセル部内にコンタクトホール１５ａを形成する。このコンタクトホール１５ａ内にポリシリコンプラグ３６を形成する。その後、周辺回路部にコンタクトホール１５ｂを形成する。
【０１０３】
次に、ポリシリコンプラグ３６の表面にチタンシリサイド膜３７を形成し、その上に実施の形態４の場合と同様の方法でビット線１６ａ２と配線層１６ｂ１とを形成する。それ以降は実施の形態１と同様の工程を経て図２５に示されるＤＲＡＭが形成される。
【０１０４】
次に、図３１〜図３３を用いて、上記の実施の形態５の変形例について説明する。図３１〜図３３は、本変形例における特徴的な工程を示す断面図である。まず図３１を参照して、本変形例では、メモリセル部内のゲート電極１２間に位置する半導体基板１の表面上にシリコン窒化膜３０を残余させている。この状態で、中濃度ｎ型不純物領域６が形成されることとなる。それにより、周辺回路部では、メモリセル部内におけるものよりも拡散深さの大きい中濃度ｎ型不純物領域６ｂが形成される。このように深い位置に中濃度ｎ型不純物領域６ｂを設けることにより、後の工程で形成される高濃度ｎ型不純物領域７が中濃度ｎ型不純物領域６ｂを突き抜けるのを効果的に抑制できる。また、図２６に示される場合と同様に、メモリセル部内における半導体基板の表面にエッチングダメージが入るのを効果的に抑制できる。
【０１０５】
次に、図３２を参照して、高濃度ｎ型不純物領域７を周辺回路部に形成した後、全面にチタン膜３４を形成する。この状態でチタン膜３４にランプアニール処理を施す。それにより、チタンシリサイド膜３５が形成される。
【０１０６】
なお、図３３に示すように、全面にチタン膜３４を形成した後、メモリセル部におけるチタン膜３４を選択的に除去した後上記ランプアニール処理を施してもよい。この場合にも、高濃度ｎ型不純物領域７の表面上に選択的にチタンシリサイド膜３５を形成できる。
【０１０７】
（実施の形態６）
次に、図３４〜図３６を用いて、この発明の実施の形態６について説明する。図３４は、この発明の実施の形態６におけるＤＲＡＭのメモリセル部の平面図である。図３５は、本実施の形態６におけるＤＲＡＭを示す断面図である。
【０１０８】
なお、図３５のメモリセル部の断面図は、図３４のＡ−Ａ′線に沿う断面を示している。
【０１０９】
本実施の形態６では、ストレージノード１８と中濃度ｎ型不純物領域６ａとを接続するためのコンタクトホール１７ａ１が、その両側に位置するシリコン窒化膜３０に達するように形成されている。そして、ＣＦ4 ＋Ｏ2 ガス等を用いてゲート電極１２の側壁上のシリコン窒化膜３０がエッチングされる。それに伴い、中濃度ｎ型不純物領域６ａに連なる低濃度ｎ型不純物領域５の幅Ｗを小さくできる。それにより、ソース／ドレインのシート抵抗を低減でき、トランジスタ特性劣化が抑制される。
【０１１０】
一方、コンタクトホール１７ａ１は、図３４と図３５に示すように、フィールド絶縁膜２にまで達するように形成されるが、中濃度ｎ型不純物領域６ａが形成されるので、前述の領域Ａにおけるストレスやコンタクトホール１７ａ１形成の際のエッチングダメージによるフィールド絶縁膜２の周縁部近傍におけるリーク電流を低減することが可能となる。なお、コンタクトホール１７ａ１の形成の際に半導体基板１の主表面にエッチングダメージが加わったとしても、たとえばＣＦ4 ＋Ｏ2 ガスにより半導体基板１の主表面を薄く削ることによりエッチングダメージを低減することは可能である。
【０１１１】
次に、図３６を用いて、本実施の形態６の変形例について説明する。図３６は、実施の形態６の変形例におけるＤＲＡＭを示す断面図である。
【０１１２】
図３６を参照して、本変形例では、コンタクトホール１７ａ１の形成の際にフィールド絶縁膜２の一部をエッチングしている。それにより、フィールド絶縁膜２に凹部３８を形成している。このようにフィールド絶縁膜２の周縁部の一部を除去することにより、フィールド絶縁膜２の形成により生じるストレスに起因するリーク電流を低減することが可能となる。そればかりでなく、ストレージノードと中濃度ｎ型不純物領域６ａとの接触面積を増大させることができるので、コンタクト抵抗をも改善できる。
【０１１３】
以上のようにこの発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１４】
【発明の効果】
以上説明したように、この発明によれば、接合リーク電流を低減できる。それにより、信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１におけるＤＲＡＭを示す断面図である。
【図２】 図１に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図３】 図１に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図４】 図１に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図５】 図１に示されるＤＲＡＭの製造工程の特徴的な第４工程を示す断面図である。
【図６】 図１に示されるＤＲＡＭの製造工程の特徴的な第５工程を示す断面図である。
【図７】 図１に示されるＤＲＡＭの製造工程の特徴的な第６工程を示す断面図である。
【図８】 図１に示されるＤＲＡＭの製造工程の特徴的な第７工程を示す断面図である。
【図９】 実施の形態１の変形例における特徴的な第１工程を示す断面図である。
【図１０】 実施の形態１の変形例における特徴的な第２工程を示す断面図である。
【図１１】 実施の形態１の他の変形例を示す断面図である。
【図１２】 周辺回路部にｐチャネルＭＯＳトランジスタを形成する場合の第１工程を示す断面図である。
【図１３】 周辺回路部にｐチャネルＭＯＳトランジスタを形成する場合の第２工程を示す断面図である。
【図１４】 この発明の実施の形態２におけるＤＲＡＭを示す断面図である。
【図１５】 図１４に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図１６】 図１４に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図１７】 図１４に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図１８】 実施の形態２の変形例におけるＤＲＡＭを示す断面図である。
【図１９】 この発明の実施の形態３におけるＤＲＡＭを示す断面図である。
【図２０】 実施の形態３におけるＤＲＡＭの特徴的な製造工程を示す断面図である。
【図２１】 この発明の実施の形態４におけるＤＲＡＭを示す断面図である。
【図２２】 図２１に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図２３】 図２１に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図２４】 図２１に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図２５】 この発明の実施の形態５におけるＤＲＡＭを示す断面図である。
【図２６】 図２５に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図２７】 図２５に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図２８】 図２５に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図２９】 図２５に示されるＤＲＡＭの製造工程の特徴的な第４工程を示す断面図である。
【図３０】 図２５に示されるＤＲＡＭの製造工程の特徴的な第５工程を示す断面図である。
【図３１】 チタンシリサイド膜の形成方法の変形例における第１工程を示す断面図である。
【図３２】 チタンシリサイド膜の形成方法の変形例における第２工程を示す断面図である。
【図３３】 チタンシリサイド膜の形成方法の他の変形例を示す断面図である。
【図３４】 この発明の実施の形態６におけるＤＲＡＭのメモリセル部の平面図である。
【図３５】 この発明の実施の形態６におけるＤＲＡＭを示す断面図である。
【図３６】 図３５に示されるＤＲＡＭの変形例を示す断面図である。
【図３７】 従来のＤＲＡＭの一例を示す断面図である。
【符号の説明】
１ ｐ型半導体基板、２ フィールド絶縁膜、３，４ａ，４ａ１，４ｂ ｐ型不純物領域、６，６ａ，６ｂ 中濃度ｎ型不純物領域、５ 低濃度ｎ型不純物領域、７，７ａ 高濃度ｎ型不純物領域、８，９，８ａ，８ｂ，９ａ ゲート絶縁膜、１０ ポリシリコン膜、１１ ＷＳｉ膜、１２ ゲート電極、１３ ＴＥＯＳ酸化膜、１４ サイドウォール絶縁膜、１５，１７，２２ 層間絶縁膜、１５ａ，１５ｂ，１５ｃ，１５ａ１，１７ａ，２３ａ，２３ｂ，２３ｂ１，２３ｃコンタクトホール、１６ａ，１６ａ１，１６ａ２ ビット線、１６ｂ，１６ｂ１，１６ｃ 配線層、１８ ストレージノード、１９ キャパシタ絶縁膜、２０セルプレート、２１ キャパシタ、２４ａ〜２４ｄ 金属配線、３０ シリコン窒化膜、３２，３５，３７ チタンシリサイド膜、３３ シリコン窒化酸化膜、３４ チタン膜、３６ ポリシリコンプラグ、３８ 凹部、３９ 素子形成領域。
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、ダイナミックランダムアクセスメモリ（以下ＤＲＡＭと称する）に関するものである。
【０００２】
【従来の技術】
近年、半導体装置は、コンピュータなどの情報機器の目ざましい普及によって、その需要が急速に拡大している。さらに、機能的には大規模な記憶容量を有し、かつ高速動作が可能なものが要求されている。これに伴って、半導体装置の高集積化、高速応答性および高信頼性に関する技術開発が進められている。
【０００３】
半導体装置の中で、記憶情報のランダムな入出力が可能なものとして、ＤＲＡＭがある。一般に、ＤＲＡＭは、多数の記憶情報蓄積する記憶領域であるメモリセルアレイと、外部との入出力に必要な周辺回路とで構成されている。
【０００４】
図３７には、従来のスタックタイプのメモリセルを有するＤＲＡＭが示されている。図３７を参照して、ｐ型半導体基板１の主表面にはｐ型不純物領域３か形成される。このｐ型不純物領域３上にはフィールド絶縁膜２とｐ型不純物領域４ａ，４ｂとがそれぞれ形成される。ｐ型不純物領域４ａ，４ｂは、トランジスタのしきい値電圧を制御するための不純物領域である。
【０００５】
ｐ型不純物領域４ａの表面には、低濃度ｎ型不純物領域５が間隔をあけて形成される。また、ｐ型不純物領域４ｂの表面には、低濃度ｎ型不純物領域５と、高濃度ｎ型不純物領域７とが間隔をあけて形成される。
【０００６】
メモリセル部における半導体基板１の主表面上にはゲート絶縁膜８ｂを介してゲート電極１２が形成され、周辺回路部における半導体基板１の主表面上にゲート絶縁膜９を介してゲート電極１２が形成される。ゲート絶縁膜８，９は、等しい厚みを有する。ゲート電極１２は、ポリシリコン膜１０とＷＳｉ膜１１とで構成される。
【０００７】
ゲート電極１２上には、ＴＥＯＳ（Tetra Etyle Ortho Silicate）が形成され、ゲート電極１２の側壁上にはサイドウォール絶縁膜１４が形成される。ゲート電極１２を覆うようにメモリセル部内から周辺回路部内に延在するように層間絶縁膜１５が形成される。層間絶縁膜１５にはコンタクトホール１５ａ，１５ｂがそれぞれ形成される。
【０００８】
コンタクトホール１５ａ内から層間絶縁膜１５上に延在してビット線１６ａが形成され、コンタクトホール１５ｂ内から層間絶縁膜１５上に延在して配線層１６ｂが形成される。ビット線１６ａと配線層１６ｂとを覆うように層間絶縁膜１７が形成される。その層間絶縁膜１７と層間絶縁膜１５とを貫通して低濃度ｎ型不純物領域５に達するようにコンタクトホール１７ａが形成される。
【０００９】
コンタクトホール１７ａ内から層間絶縁膜１７上に延在するようにストレージノード１８が形成される。ストレージノード１８の表面を覆うようにキャパシタ絶縁膜１９が形成され、このキャパシタ絶縁膜１９上にセルプレート２０が形成される。このセルプレート２０と、キャパシタ絶縁膜１９と、ストレージノード１８とでキャパシタ２１が構成される。
【００１０】
上記のキャパシタ２１と層間絶縁膜１７とを覆うように層間絶縁膜２２が形成される。周辺回路部において、層間絶縁膜２２と層間絶縁膜１７とを貫通するコンタクトホール２３ａと、ゲート電極１２に達するコンタクトホール２３ｂと、高濃度ｎ型不純物領域７に達するコンタクトホール２３ｃとが形成される。コンタクトホール２３ａ内から層間絶縁膜２２上に延在するように金属配線２４ｂが形成され、コンタクトホール２３ｂ内から層間絶縁膜２２上に延在するように金属配線２４ｃが形成され、コンタクトホール２３ｃ内から層間絶縁膜２２上に延在するように金属配線２４ｄが形成される。メモリセル部内においては、層間絶縁膜２２上に金属配線２４ａが形成される。
【００１１】
【発明が解決しようとする課題】
近年、素子の微細化が益々進展しつつあり、上記のゲート絶縁膜８ｂ，９の厚みも薄くなってきている。それに伴い、特にメモリセル部内のトランジスタのしきい値電圧制御用のｐ型不純物領域４ａの濃度が高くなってきている。それにより、ｐｎ接合でのリーク電流（以下単に「接合リーク電流」と称する）が増加するという問題が顕在化しつつある。
【００１２】
また、図３７に示されるようなトレンチタイプの分離構造では、領域Ａや領域Ｂのようなフィールド絶縁膜２の周縁部の近傍でストレスが集中しやすくなる。この場合に、メモリセル部内のトランジスタのソース／ドレインが低濃度ｎ型不純物領域５のみにより構成されているので、接合リーク電流を十分に抑制できない。さらに、サイドウォール絶縁膜１４のエッチング時のエッチングダメージも領域Ａに発生しやすく、これも接合リーク電流発生の原因となる。このような接合リーク電流により、ストレージノード１８に蓄積されたデータが消失することが懸念される。
【００１３】
さらに、しきい値電圧制御用のｐ型不純物領域４ａの濃度が上述のように高くなることにより、低濃度ｎ型不純物領域５のシート抵抗が高くなるという問題も生じる。
【００１４】
この発明は、上記のような課題を解決するためになされたものである。この発明の目的は、接合リーク電流を低減することにある。
【００１５】
【課題を解決するための手段】
この発明に係る半導体装置は、主表面を有する半導体基板に形成されたメモリセル領域と、周辺回路領域とを有し、当該メモリセル領域はダイナミックランダムアクセスメモリのメモリセルを有する半導体装置であって、メモリセル領域において、上記主表面上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、第１のゲート電極を挟んで半導体基板内に形成され、第１導電型を有する一対の第１のソースまたはドレイン領域と、一対の第１のソースまたはドレイン領域間に位置し、第１導電型と異なる第２導電型を有する第１の不純物領域とを含む第１のトランジスタと、周辺回路領域において、主表面上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、第２のゲート電極を挟んで半導体基板内に形成され、一対の第１のソースまたはドレイン領域と同じ導電型を有する一対の第２のソースまたはドレイン領域と、一対の第２のソースまたはドレイン領域間に位置し、第１の不純物領域と同じ導電型を有する第２の不純物領域とを含む第２のトランジスタとを備え、第１のゲート絶縁膜の厚さは、第２のゲート絶縁膜の厚さより大きく、第１の不純物領域の濃度は、第２の不純物領域の濃度より小さい。第１のソースまたはドレイン領域の少なくとも一方を第１の低濃度領域と第１の高濃度領域とで構成し、第２のソースまたはドレイン領域の少なくとも一方を、第２の低濃度領域と、上記の第１の高濃度領域よりも高濃度の第２の高濃度領域とで構成してもよい。
【００１６】
上記のように第１のトランジスタのゲート絶縁膜を第２のトランジスタのゲート絶縁膜よりも厚くすることにより、第１のトランジスタのしきい値電圧制御用の不純物領域の濃度を低くすることができる。それにより、接合リーク電流を低減することが可能となる。また、第１のトランジスタのソースまたはドレイン領域の少なくとも一方が第１の高濃度領域を有することにより、たとえばフィールド絶縁膜がソースまたはドレイン領域と隣接して形成された場合でも従来より接合リーク電流を低減することが可能となる。さらに、上記の第１の高濃度領域を形成することにより、ソースまたはドレイン領域のシート抵抗をも低減できる。他方、第２のトランジスタは、第１の高濃度領域よりもさらに高濃度の第２の高濃度領域を有しているので、ソースまたはドレイン領域のシート抵抗を十分に低減することができる。
【００１７】
上記の第２のトランジスタのソースまたはドレイン領域の少なくとも一方は、第２の低濃度領域よりも高濃度で第２の高濃度領域よりも低濃度の中濃度領域を有してもよい。
【００１８】
上記のように中濃度領域を設けることにより、該中濃度領域により第２の高濃度領域を取囲むことが可能となる。それにより、第２の高濃度領域が導電型の異なる不純物領域と直接接することを回避でき、電界集中の発生を抑制できる。このことも、接合リーク電流低減に寄与し得る。
【００２１】
上記の第２の高濃度領域の拡散深さ（ピーク濃度の深さ）は、中濃度領域の拡散深さより小さくなることが好ましい。
【００２２】
それにより、第２の高濃度領域を中濃度領域によって取囲むこことができる。それにより、上述のように接合リーク電流を低減できる。
【００２３】
また、第１の高濃度領域と接するようにフィールド絶縁膜を形成してもよい。このとき、高濃度領域とフィールド絶縁膜とに達するコンタクトホールを有する層間絶縁膜が第１と第２のトランジスタを覆うように形成され、コンタクトホール直下に位置するフィールド絶縁膜には凹部が形成される。この凹部内と高濃度領域上とにストレージノードが形成される。
【００２４】
上記のように高濃度領域と接するようにフィールド絶縁膜が形成されることにより、フィールド絶縁膜の周縁部近傍における接合リーク電流を低減することが可能となる。そればかりでなく、コンタクトホール直下に位置するフィールド絶縁膜に凹部を形成することにより、ストレスが集中しやすい部分におけるフィールド絶縁膜を除去することが可能となる。このことも、接合リーク電流低減に寄与し得る。さらに、上記の凹部を設けることにより、ストレージノードと高濃度領域との接触面積を増大させることが可能となる。それにより、コンタクト抵抗を改善することも可能となる。
【００２５】
上記第２の不純物領域は、第１の不純物領域のピーク濃度位置の深さである第１の深さよりも大きい第２の深さの位置にピーク濃度を有してもよい。
【００２６】
第１のトランジスタのゲート絶縁膜の厚みを第２のトランジスタのゲート絶縁膜の厚みよりも大きくすることにより、第１の不純物領域の濃度を低くすることが可能となる。それに加え、上記のように第１の不純物領域のピーク濃度を第２の不純物領域のピーク濃度よりも浅い位置に形成することにより、さらに第１の不純物領域の濃度を低くすることが可能となる。それにより、より効果的に接合リーク電流を低減することが可能となる。
【００２７】
上記の第１の不純物領域下には、第１の不純物領域よりも低濃度の第３の不純物領域が形成されてもよい。また、第１のソースまたはドレイン領域の少なくとも一方は第３の不純物領域に達することが好ましい。第２のソースまたはドレイン領域の拡散深さは第２の深さよりも小さい。
【００２８】
上記のように第１のソースまたはドレイン領域の少なくとも一方が第１の不純物領域よりも深い位置にまで達することにより、第１の不純物領域とソースまたはドレイン領域との接合面積を低減できる。それにより、さらに接合リーク電流を低減することが可能となる。
【００３１】
第１の高濃度領域を有する第１のソースまたはドレイン領域の一方は、たとえばストレージノードと電気的に接続され、第１の高濃度領域と接するようにフィールド絶縁膜が形成されてもよい。
【００３２】
第１の高濃度領域を深く形成することにより、フィールド絶縁膜の周縁部を第１の高濃度領域によって覆うことができる。それにより、フィールド絶縁膜の底部近傍における接合リーク電流をも低減することが可能となる。
【００３３】
上記半導体装置は、層間絶縁膜と、プラグ電極と、ビット線と、第１と第２の金属シリサイドとを備えるものであってもよい。層間絶縁膜は、第１と第２のトランジスタを覆い、第１のソースまたはドレイン領域の一方に達するコンタクトホールを有する。プラグ電極は、コンタクトホール内に形成される。第１の金属シリサイドは、第２のソースまたはドレイン領域の表面に形成される。ビット線は、第２の金属シリサイドを介してプラグ電極上に形成される。
【００３４】
金属シリサイド形成のための金属膜は通常スパッタリング法により形成されるので、コンタクトホール底部において厚い金属シリサイドを形成するのは困難である。それに対し、上記のようにプラグ電極上に第２の金属シリサイドを形成することにより、第２の金属シリサイドを厚く形成できる。他方、第２のトランジスタの第２のソースまたはドレイン領域の表面にも、周知の方法で厚い金属シリサイド膜を形成することは可能である。このように厚い金属シリサイドを形成することにより、耐熱性を改善することができる。それにより、金属シリサイドがたとえば８００℃程度以上の熱処理により劣化することに起因する接合リーク電流特性の劣化やコンタクト抵抗増大といった事態を回避できる。
【００４３】
【発明の実施の形態】
以下、図１〜図３６を用いて、この発明の実施の形態について説明する。
【００４４】
（実施の形態１）
まず、図１〜図１３を用いて、この発明の実施の形態１とその変形例とについて説明する。図１は、この発明の実施の形態１におけるＤＲＡＭを示す断面図である。
【００４５】
図１を参照して、ｐ型半導体基板１の主表面にはトレンチが形成され、そのトレンチ内にフィールド絶縁膜２が形成されている。フィールド絶縁膜２下には、分離能力を高めるためのｐ型不純物領域３が形成される。ｐ型不純物領域３上には、トランジスタのしきい値電圧を制御するためのｐ型不純物領域４ａ，４ｂが形成される。メモリセル部内に位置するｐ型不純物領域４ａの不純物濃度は１０17ａｔｏｍｓ／ｃｍ3 程度であり、周辺回路部内に位置するｐ型不純物領域４ｂの不純物濃度は１０18ａｔｏｍｓ／ｃｍ3 程度である。
【００４６】
ｐ型不純物領域４ａの表面には低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６とで構成されるソース／ドレインが形成される。低濃度ｎ型不純物領域５の濃度は、１０16〜１０19ａｔｏｍｓ／ｃｍ3 程度であり、中濃度ｎ型不純物領域６の濃度は、１０17〜１０20ａｔｏｍｓ／ｃｍ3 程度である。より好ましくは、中濃度ｎ型不純物領域６の濃度は、低濃度ｎ型不純物領域５の濃度の３〜１０倍程度である。
【００４７】
一方、周辺回路部におけるｐ型不純物領域４ｂの表面には、３つの異なる不純物濃度の領域により構成されるソース／ドレインが形成される。具体的には、ソース／ドレインは、低濃度ｎ型不純物領域５と、中濃度ｎ型不純物領域６と、高濃度ｎ型不純物領域７とを備える。高濃度ｎ型不純物領域７の濃度は、１０20〜１０21ａｔｏｍｓ／ｃｍ3 程度である。
【００４８】
上記のソース／ドレインに挟まれるｐ型半導体基板１の主表面上に、メモリセル部内においてはゲート絶縁膜８を介してゲート電極１２が形成され、周辺回路部においてはゲート絶縁膜９を介してゲート電極１２が形成される。ゲート絶縁膜８の厚みは、たとえば１０ｎｍ程度であり、ゲート絶縁膜９の厚みは、たとえば５ｎｍ程度である。このようにメモリセル部内におけるゲート絶縁膜８の厚みを周辺回路部内におけるゲート絶縁膜９の厚みよりも大きく設定することにより、メモリセル部内におけるｐ型不純物領域４ａの濃度を低くすることが可能となる。それは、ゲート絶縁膜８の厚みを厚くすることによりＭＯＳトランジスタのしきい値電圧を高めることができるからである。上記のようにｐ型不純物領域４ａの濃度を低くすることにより、接合リーク電流を低減することが可能となる。
【００４９】
また、ｐ型不純物領域４ａの濃度を低くすることにより、中濃度ｎ型不純物領域６を形成したとしても接合リークを低減できる。この中濃度ｎ型不純物領域６を形成することにより、中濃度ｎ型不純物領域６とフィールド絶縁膜２との接触部近傍におけるリーク電流を低減することが可能となる。そればかりでなく、メモリセル部内におけるソース／ドレインのシート抵抗をも低減できる。それにより、メモリセル部内において高性能かつ高信頼性のＭＯＳトランジスタが形成される。
【００５０】
周辺回路部においては、ＭＯＳトランジスタのソース／ドレインが高濃度ｎ型不純物領域７を有しているので、しきい値電圧制御用のｐ型不純物領域４ｂの濃度が高濃度であっても、ソース／ドレインのシート抵抗を低減できる。そのため、ＭＯＳトランジスタのパフォーマンスの劣化を抑制できる。さらに、図１に示されるように、高濃度ｎ型不純物領域７の拡散深さが、中濃度ｎ型不純物領域６の拡散深さよりも小さくなっている。それにより、高濃度ｎ型不純物領域７を取囲むように中濃度ｎ型不純物領域６を形成できる。その結果、電界集中を抑制でき、周辺回路部における接合リーク電流をも低減できる。
【００５１】
上記のゲート電極１２上には、ＴＥＯＳ酸化膜１３が形成され、ゲート電極１２の側壁上にはサイドウォール絶縁膜１４が形成される。そして、ゲート電極１２を覆うように層間絶縁膜１５が形成される。層間絶縁膜１５にはコンタクトホール１５ａ，１５ｂが設けられ、コンタクトホール１５ａ内にはビット線１６ａが延在し、コンタクトホール１５ｂ内には配線層１６ｂが延在する。ビット線１６ａと配線層１６ｂは、たとえばＷＳｉとポリシリコンとの積層構造により構成される。
【００５２】
ビット線１６ａと配線層１６ｂとを覆うように層間絶縁膜１７が形成される。層間絶縁膜１７と層間絶縁膜１５とを貫通して中濃度ｎ型不純物領域６に達するようにコンタクトホール１７ａが形成される。コンタクトホール１７ａ内から層間絶縁膜１７上に延在するようにストレージノード１８が形成される。ストレージノード１８を覆うようにキャパシタ絶縁膜１９が形成され、キャパシタ絶縁膜１９上にセルプレート２０が形成される。このセルプレート２０とキャパシタ絶縁膜１９とストレージノード１８によってキャパシタ２１が構成される。
【００５３】
キャパシタ２１を覆うように層間絶縁膜１７上に層間絶縁膜２２が形成される。メモリセル部内に位置する層間絶縁膜２２上には金属配線２４ａが形成される。周辺回路部においては、層間絶縁膜２２と層間絶縁膜１７とを貫通するコンタクトホール２３ａと、ゲート電極１２に達するコンタクトホール２３ｂと、高濃度ｎ型不純物領域７に達するコンタクトホール２３ｃとが形成される。コンタクトホール２３ａ〜２３ｃ内から層間絶縁膜２２上に延在するように金属配線２４ｂ〜２４ｄが形成される。
【００５４】
次に、図２〜図８を用いて、図１に示されるＤＲＡＭの製造方法について説明する。図２〜図８は、図１に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第７工程を示す断面図である。
【００５５】
図２を参照して、ｐ型半導体基板１の主表面にトレンチを形成し、その中にシリコン酸化膜等の絶縁膜を埋込むことによりフィールド絶縁膜２を形成する。その後、イオン注入法等を用いてｐ型不純物領域３，４ａ，４ｂをそれぞれ形成する。その後、熱酸化法等を用いて、全面にシリコン酸化膜２５を形成する。シリコン酸化膜２５の厚みは、７〜８ｎｍ程度である。
【００５６】
次に、図３に示されるように、シリコン酸化膜２５を選択的にエッチングすることにより、周辺回路部に形成されたシリコン酸化膜２５を除去する。その後、再び熱酸化法等を用いて、５ｎｍ程度の厚みのシリコン酸化膜を形成する。それにより、図４に示されるように、メモリセル部においては１０ｎｍ程度の厚みのゲート絶縁膜８を形成し、周辺回路部においては５ｎｍ程度の厚みのゲート絶縁膜９を形成する。
【００５７】
次に、図５を参照して、ポリシリコン膜１０とＷＳｉ膜１１とＴＥＯＳ酸化膜１３とを順次堆積し、それらをパターニングする。それにより、ゲート電極１２が形成される。その後、たとえばリンイオンをドーズ量５×１０12〜５×１０13ａｔｏｍｓ／ｃｍ2 、５〜５０ｋｅＶの条件で半導体基板１中に注入する。それにより、メモリセル部内と周辺回路部内とに低濃度ｎ型不純物領域５を形成する。
【００５８】
次に、図６を参照して、ゲート電極１２の側壁上にサイドウォール絶縁膜１４を形成した後、たとえばリンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、１０〜１００ｋｅＶの条件で半導体基板１中に注入する。それにより、中濃度ｎ型不純物領域６を、メモリセル部内と周辺回路部内とにそれぞれ形成する。それにより、従来例のように低濃度ｎ型不純物領域５のみでは不十分であったフィールド絶縁膜２の周縁部近傍の領域Ａにおける、ストレスやサイドウォール絶縁膜１４のエッチングの際のダメージに起因するリーク電流を低減することが可能となる。
【００５９】
次に、図７を参照して、周辺回路部にのみ１対の高濃度ｎ型不純物領域７を形成する。このとき、高濃度ｎ型不純物領域７の拡散深さが、中濃度ｎ型不純物領域６の拡散深さよりも小さくなるようにｎ型不純物のドーズ量あるいは注入エネルギを制御する。それにより、図７に示されるように、中濃度ｎ型不純物領域６によって取囲まれる高濃度ｎ型不純物領域７を形成できる。
【００６０】
次に、図８を参照して、半導体基板１の主表面上全面に層間絶縁膜１５を形成し、それにコンタクトホール１５ａ，１５ｂをそれぞれ形成する。その後、ビット線１６ａと配線層１６ｂとを形成する。
【００６１】
次に、ビット線１６ａおよび配線層１６ｂを覆うように層間絶縁膜１７を形成し、メモリセル部内にコンタクトホール１７ａを形成する。そして、ストレージノード１８とキャパシタ絶縁膜１９とセルプレート２０とを順次形成した後、層間絶縁膜２２を形成する。次に、周辺回路部においてコンタクトホール２３ａ〜２３ｃを形成し、金属配線２４ａ〜２４ｄを形成する。以上の工程を経て図１に示されるＤＲＡＭが形成されることとなる。
【００６２】
次に、図９〜図１３を用いて、上記の実施の形態１の変形例について説明する。まず図９と図１０を用いて、ゲート絶縁膜８，９の製造方法の変形例について説明する。上記の実施の形態１では、シリコン酸化膜を二度形成することにより厚みの異なるゲート絶縁膜８，９を形成した。しかし、図９に示されるように、シリコン酸化膜２５をパターニングした後、シリコン窒化酸化膜３３を形成してもよい。このシリコン窒化酸化膜３３は、窒素を含むガスで成膜することにより形成できる。
【００６３】
その後は上記の実施の形態１の場合と同様の工程を経て図１０に示されるように、ゲート絶縁膜８ａを有するＭＯＳトランジスタと、ゲート絶縁膜９ａを有するＭＯＳトランジスタがメモリセル部内と周辺回路部内とにそれぞれ形成される。上記のようにシリコン窒化酸化膜をゲート絶縁膜として採用することにより、信頼性の高いゲート絶縁膜８ａ，９ａが得られる。
【００６４】
次に、図１１を用いて、他の変形例について説明する。図１１に示されるように、本変形例では、しきい値電圧制御用のｐ型不純物領域４ａ１の拡散深さを、周辺回路部におけるｐ型不純物領域４ｂの拡散深さよりも浅くしている。それにより、ｐ型不純物領域４ａ１のピーク濃度をさらに低くすることが可能となる。その結果、接合リーク電流をさらに低減することが可能となる。また、ｐ型不純物領域４ａ１の濃度を低減できることにより、低濃度ｎ型不純物領域５のシート抵抗も低減できる。
【００６５】
さらに、ｐ型不純物領域４ａ１の拡散深さを、中濃度ｎ型不純物領域６の拡散深さよりも小さくすることにより、中濃度ｎ型不純物領域６は、ｐ型不純物領域４ａ１下に位置するさらなる低濃度のｐ型不純物領域内に延在することとなる。それにより、さらに接合リーク電流を低減できる。
【００６６】
なお、しきい値電圧制御用不純物は、ゲート絶縁膜８，９を形成した後や、ゲート電極１２を形成した後に注入してもよい。また、周辺回路部においてゲート絶縁膜の厚みを変えてもよい。周辺回路部においてゲート絶縁膜の厚みを変えることにより、同一チャネル注入量で異なるしきい値電圧のＭＯＳトランジスタを形成することができる。
【００６７】
また、上述の実施の形態１では、周辺回路部にｎチャネルＭＯＳトランジスタを形成する場合について説明を行なったが、周辺回路部におけるｐチャネルＭＯＳトランジスタは次のようにして形成できる。
【００６８】
図１２を参照して、ｎウェル領域２６の表面にｎ型不純物領域２７，２８をそれぞれ形成する。ｎ型不純物領域２８の表面に、上述の実施の形態１の場合と同様の方法で低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６とを形成する。
【００６９】
次に、図１３を参照して、ｐ型の不純物を半導体基板１中に注入することにより、ソース／ドレインとなる１対の高濃度ｐ型不純物領域２９を形成する。
【００７０】
上記のようにしてｐチャネルＭＯＳトランジスタを形成することにより、低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６との形成の際にｐチャネルＭＯＳトランジスタ形成領域を覆うマスクを形成する必要がなくなる。それにより、製造プロセスを簡略化できる。また、図１３に示されるように、高濃度ｐ型不純物領域２９の拡散深さを中濃度ｎ型不純物領域６の拡散深さよりも小さくすることにより、パンチスルー耐性を改善することができる。
【００７１】
（実施の形態２）
次に、図１４〜図１８を用いて、この発明の実施の形態２とその変形例とについて説明する。図１４は、この発明の実施の形態２におけるＤＲＡＭを示す断面図である。
【００７２】
図１４を参照して、本実施の形態２では、メモリセル部内におけるＭＯＳトランジスタのソース／ドレインの一方が低濃度ｎ型不純物領域５のみにより構成され、ソース／ドレインの他方が低濃度ｎ型不純物領域５と中濃度ｎ型不純物領域６ａとで構成されている。また、周辺回路部におけるＭＯＳトランジスタのソース／ドレインが、低濃度ｎ型不純物領域５と高濃度ｎ型不純物領域７とで構成されている。それ以外の構造に関しては図１に示される場合と同様である。
【００７３】
図１４に示されるように、ビット線１６ａと接続される側のソース／ドレインを低濃度ｎ型不純物領域５のみにより構成しているので、実施の形態１の場合と比べて接合容量を低減することができるばかりでなく、パンチスルー耐性をも改善できる。さらに、実施の形態１の場合と同様に、領域Ａ近傍におけるリーク電流を低減することも可能となる。
【００７４】
次に、図１５〜図１７を用いて、図１４に示されるＤＲＡＭの製造方法について説明する。図１５〜図１７は、図１４に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す断面図である。
【００７５】
図１５を参照して、実施の形態１と同様の工程を経て低濃度ｎ型不純物領域５までを形成する。その後、サイドウォール絶縁膜１４を形成し、周辺回路部にのみ高濃度ｎ型不純物領域７を形成する。このとき、周辺回路部の高濃度ｎ型不純物領域７は、ヒ素とリンとの両方を注入することにより形成されてもよい。それにより、サイドウォール絶縁膜１４下のソース／ドレインのシート抵抗を低減できる。
【００７６】
次に、図１６に示されるように、実施の形態１の場合と同様の方法でビット線１６ａと配線層１６ｂまでを形成する。そして、ビット線１６ａを覆うように層間絶縁膜１７を形成し、図１７に示すように、コンタクトホール１７ａを形成する。このコンタクトホール１７ａを通して、リンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、３０〜２００ｋｅＶの条件で注入する。それにより、中濃度ｎ型不純物領域６ａを形成する。その後は実施の形態１の場合と同様の工程を経て図１４に示されるＤＲＡＭが形成されることとなる。
【００７７】
次に、図１８を用いて、本実施の形態２の変形例について説明する。図１８は、本変形例におけるＤＲＡＭを示す断面図である。
【００７８】
図１８を参照して、本変形例では、ｐ型不純物領域４ａ１が、ｐ型不純物領域４ｂよりも浅い位置に形成されている。このとき、ビット線１６ａと接続されるソース／ドレインが低濃度ｎ型不純物領域５のみにより構成されているので、図１１に示される場合よりもさらに接合リーク電流を低減することができる。
【００７９】
（実施の形態３）
次に、図１９と図２０とを用いて、この発明の実施の形態３について説明する。図１９は、この発明の実施の形態３におけるＤＲＡＭを示す断面図である。
【００８０】
図１９を参照して、本実施の形態３では、実施の形態２における中濃度ｎ型不純物領域６ａの下にまで延在するように高濃度ｎ型不純物領域７ａが形成されている。この高濃度ｎ型不純物領域７ａの濃度は、１０18〜１０20ａｔｏｍｓ／ｃｍ3 程度であり、中濃度ｎ型不純物領域６ａの濃度よりも高くなるように設定される。また、高濃度ｎ型不純物領域７ａは、フィールド絶縁膜２の底部にまで達するように形成される。
【００８１】
上記のような高濃度ｎ型不純物領域７ａを設けることにより、図１９における領域Ｂ近傍におけるリーク電流をも低減することが可能となる。それにより、上述の実施の形態２の場合よりもさらにリーク電流を低減することが可能となる。
【００８２】
次に、図２０を用いて、図１９に示されるＤＲＡＭの製造方法について説明する。図２０は、図１９に示されるＤＲＡＭの製造工程中の特徴的な工程を示す断面図である。
【００８３】
図２０を参照して、上述の実施の形態２の場合と同様の工程を経て中濃度ｎ型不純物領域６ａまでを形成する。その後、コンタクトホール１７ａを通してリンイオンをドーズ量３×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2 、３０〜２００ｋｅＶの条件で注入する。それにより、中濃度ｎ型不純物領域６ａ下に延在する高濃度ｎ型不純物領域７ａが形成される。それ以降は実施の形態１の場合と同様の工程を経て図１９に示されるＤＲＡＭが形成される。
【００８４】
（実施の形態４）
次に、図２１〜図２４を用いて、この発明の実施の形態４について説明する。図２１は、この発明の実施の形態４におけるＤＲＡＭを示す断面図である。
【００８５】
図２１を参照して、本実施の形態４では、ゲート電極１２を覆うように薄いシリコン酸化膜３１が形成され、その上にシリコン窒化膜３０が形成されている。そして、ビット線１６ａ１が、Ｗ／ＴｉＮ／Ｔｉ等のメタルにより構成されている。また、ビット線１６ａ１と中濃度ｎ型不純物領域６との間にはチタンシリサイド膜３２が形成されている。
【００８６】
周辺回路部では、ビット線１６ａ１と同様の材質からなる配線層１６ｂ１，１６ｃがそれぞれ形成される。そして、配線層１６ｂ１と高濃度ｎ型不純物領域７との間にもチタンシリサイド膜３２が形成される。また、金属配線２４ｃは、配線層１６ｃを介してゲート電極１２と接続される。それ以下の構造に関しては、図１に示される場合と同様である。
【００８７】
本実施の形態４では、図２１に示されるように、ゲート電極１２を覆うようにシリコン窒化膜３０が形成されている。このシリコン窒化膜３０は、ビット線１６ａ１と中濃度ｎ型不純物領域６との接続のためのコンタクトホール１５ａ１を自己整合的に形成するためのものである。このようなシリコン窒化膜３０を設けることにより、さらなる微細化に対応できる。
【００８８】
また、ビット線１６ａ１あるいは配線層１６ｂ１とソース／ドレインとのコンタクト部にチタンシリサイド膜３２を形成することにより、コンタクト抵抗を安定化することができる。このとき、チタンシリサイド膜３２を、中濃度ｎ型不純物領域６の表面あるいは高濃度ｎ型不純物領域７の表面上に形成することにより、低濃度不純物領域の表面にチタンシリサイド膜３２を形成する場合と比べてリーク電流を低減することが可能となる。
【００８９】
次に、図２２〜図２４を用いて、図２１に示されるＤＲＡＭの製造方法について説明する。図２２〜図２４は、図２１に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第３工程を示す断面図である。
【００９０】
図２２を参照して、実施の形態１と同様の工程を経てゲート絶縁膜８，９までを形成する。そして、ポリシリコン膜、ＷＳｉ膜、シリコン酸化膜およびシリコン窒化膜を順次堆積し、これらをパターニングする。その後、実施の形態１の場合と同様の方法で低濃度ｎ型不純物領域５を形成する。次に、ゲート電極１２の側壁上にシリコン酸化膜３１を形成し、その上にシリコン窒化膜を形成する。それにより、図２２に示されるシリコン窒化膜３０が形成される。そして、このシリコン窒化膜３０をマスクとして用いて、実施の形態１の場合と同様の方法で中濃度ｎ型不純物領域６と高濃度ｎ型不純物領域７とを形成する。その後、層間絶縁膜１５を形成し、メモリセル部内にのみコンタクトホール１５ａ１を形成する。
【００９１】
次に、図２３を参照して、周辺回路部にコンタクトホール１５ｂ，１５ｃをそれぞれ形成する。このように、メモリセル部におけるコンタクトホール１５ａ１と周辺回路部におけるコンタクトホール１５ｂ，１５ｃを別工程で形成することにより、自己整合的に形成されるコンタクトホール１５ａ１と、コンタクトホール１５ｃの寸法と形状をよりよく制御できる。
【００９２】
次に、図２４を参照して、チタン膜と、ＴｉＮ膜と、Ｗ膜とを順次形成し、熱処理を施す。それにより、半導体基板１と接する部分にチタンシリサイド膜３２が形成される。その後、上記の積層構造をパターニングする。それにより、ビット線１６ａ１と、配線層１６ｂ１，１６ｃとが形成される。それ以降は実施の形態１の場合と同様の工程を経て図２１に示されるＤＲＡＭが形成されることとなる。なお、ビット線１６ａ１直下に位置する中濃度ｎ型不純物領域６の代わりに、中濃度ｎ型不純物領域６ａを形成してもよい。
【００９３】
（実施の形態５）
図２５〜図３３を用いて、この発明の実施の形態５とその変形例とについて説明する。図２５は、この発明の実施の形態５におけるＤＲＡＭを示す断面図である。
【００９４】
図２５を参照して、本実施の形態５では、コンタクトホール１５ａ内にポリシリコンプラグ３６が形成され、このポリシリコンプラグ３６上にチタンシリサイド膜３７を介してビット線１６ａ２が形成されている。ビット線１６ａ２は、ビット線１６ａ１と同様の材質からなる。
【００９５】
他方、周辺回路部では、高濃度ｎ型不純物領域７の表面にチタンシリサイド膜３５が形成されている。そして、金属配線２４ｃが直接ゲート電極１２と接続されている。それ以外の構造に関しては図２１に示される場合と同様である。
【００９６】
上記のようにポリシリコンプラグ３６上にチタンシリサイド膜３７を形成することにより、図２１に示されるチタンシリサイド膜３２の場合よりも厚いチタンシリサイド膜を形成できる。それは、通常チタンシリサイド膜３２を形成するためのチタン膜がスパッタリング法により形成されるため、コンタクトホール１５ａ１底部において厚く形成するのが困難だからである。また、周辺回路部においても、同様の理由でチタンシリサイド膜３５の厚みを実施の形態４の場合よりも厚く形成できる。上記のようにチタンシリサイド膜３５，３７を厚く形成することにより、後の工程で８００℃程度以上の熱処理を行なった場合にチタンシリサイド膜が凝集して接合リーク電流が増大することやコンタクト抵抗が増大することを効果的に抑制することが可能となる。
【００９７】
なお、図２５において、ポリシリコンプラグ３６直下の中濃度ｎ型不純物領域６を省略してもよい。また、実施の形態４および本実施の形態５ではチタンシリサイド膜を用いたが、コバルトシリサイドのような他の金属シリサイド膜を用いてもよい。
【００９８】
次に、図２６〜図３０を用いて、図２５に示されるＤＲＡＭの製造方法について説明する。図２６〜図３０は、図２５に示されるＤＲＡＭの製造工程の特徴的な第１工程〜第５工程を示す断面図である。
【００９９】
図２６を参照して、実施の形態４の場合と同様の工程を経て高濃度ｎ型不純物領域７までを形成する。このとき、メモリセル部内における中濃度ｎ型不純物領域６の表面を覆うようにシリコン酸化膜３１を残余させておく。それにより、シリコン窒化膜３０のエッチングの際のダメージが半導体基板１に加わるのを阻止できる。
【０１００】
次に、図２７に示されるように、スパッタリング法等を用いて、全面にチタン膜３４を形成する。このとき、メモリセル部内においては中濃度ｎ型不純物領域６を覆うようにシリコン酸化膜３１が形成されているので、メモリセル部内における中濃度ｎ型不純物領域６とチタン膜３４とは接触しない。他方、周辺回路部においては、高濃度ｎ型不純物領域７とチタン膜３４とは接触する。この状態ではチタン膜３４にランプアニール処理が施される。
【０１０１】
次に、図２８を参照して、上記のランプアニール処理により、周辺回路部における高濃度ｎ型不純物領域７の表面に自己整合的にチタンシリサイド膜３５が形成される。
【０１０２】
次に、図２９を参照して、層間絶縁膜１５を形成した後メモリセル部内にコンタクトホール１５ａを形成する。このコンタクトホール１５ａ内にポリシリコンプラグ３６を形成する。その後、周辺回路部にコンタクトホール１５ｂを形成する。
【０１０３】
次に、ポリシリコンプラグ３６の表面にチタンシリサイド膜３７を形成し、その上に実施の形態４の場合と同様の方法でビット線１６ａ２と配線層１６ｂ１とを形成する。それ以降は実施の形態１と同様の工程を経て図２５に示されるＤＲＡＭが形成される。
【０１０４】
次に、図３１〜図３３を用いて、上記の実施の形態５の変形例について説明する。図３１〜図３３は、本変形例における特徴的な工程を示す断面図である。まず図３１を参照して、本変形例では、メモリセル部内のゲート電極１２間に位置する半導体基板１の表面上にシリコン窒化膜３０を残余させている。この状態で、中濃度ｎ型不純物領域６が形成されることとなる。それにより、周辺回路部では、メモリセル部内におけるものよりも拡散深さの大きい中濃度ｎ型不純物領域６ｂが形成される。このように深い位置に中濃度ｎ型不純物領域６ｂを設けることにより、後の工程で形成される高濃度ｎ型不純物領域７が中濃度ｎ型不純物領域６ｂを突き抜けるのを効果的に抑制できる。また、図２６に示される場合と同様に、メモリセル部内における半導体基板の表面にエッチングダメージが入るのを効果的に抑制できる。
【０１０５】
次に、図３２を参照して、高濃度ｎ型不純物領域７を周辺回路部に形成した後、全面にチタン膜３４を形成する。この状態でチタン膜３４にランプアニール処理を施す。それにより、チタンシリサイド膜３５が形成される。
【０１０６】
なお、図３３に示すように、全面にチタン膜３４を形成した後、メモリセル部におけるチタン膜３４を選択的に除去した後上記ランプアニール処理を施してもよい。この場合にも、高濃度ｎ型不純物領域７の表面上に選択的にチタンシリサイド膜３５を形成できる。
【０１０７】
（実施の形態６）
次に、図３４〜図３６を用いて、この発明の実施の形態６について説明する。図３４は、この発明の実施の形態６におけるＤＲＡＭのメモリセル部の平面図である。図３５は、本実施の形態６におけるＤＲＡＭを示す断面図である。
【０１０８】
なお、図３５のメモリセル部の断面図は、図３４のＡ−Ａ′線に沿う断面を示している。
【０１０９】
本実施の形態６では、ストレージノード１８と中濃度ｎ型不純物領域６ａとを接続するためのコンタクトホール１７ａ１が、その両側に位置するシリコン窒化膜３０に達するように形成されている。そして、ＣＦ4 ＋Ｏ2 ガス等を用いてゲート電極１２の側壁上のシリコン窒化膜３０がエッチングされる。それに伴い、中濃度ｎ型不純物領域６ａに連なる低濃度ｎ型不純物領域５の幅Ｗを小さくできる。それにより、ソース／ドレインのシート抵抗を低減でき、トランジスタ特性劣化が抑制される。
【０１１０】
一方、コンタクトホール１７ａ１は、図３４と図３５に示すように、フィールド絶縁膜２にまで達するように形成されるが、中濃度ｎ型不純物領域６ａが形成されるので、前述の領域Ａにおけるストレスやコンタクトホール１７ａ１形成の際のエッチングダメージによるフィールド絶縁膜２の周縁部近傍におけるリーク電流を低減することが可能となる。なお、コンタクトホール１７ａ１の形成の際に半導体基板１の主表面にエッチングダメージが加わったとしても、たとえばＣＦ4 ＋Ｏ2 ガスにより半導体基板１の主表面を薄く削ることによりエッチングダメージを低減することは可能である。
【０１１１】
次に、図３６を用いて、本実施の形態６の変形例について説明する。図３６は、実施の形態６の変形例におけるＤＲＡＭを示す断面図である。
【０１１２】
図３６を参照して、本変形例では、コンタクトホール１７ａ１の形成の際にフィールド絶縁膜２の一部をエッチングしている。それにより、フィールド絶縁膜２に凹部３８を形成している。このようにフィールド絶縁膜２の周縁部の一部を除去することにより、フィールド絶縁膜２の形成により生じるストレスに起因するリーク電流を低減することが可能となる。そればかりでなく、ストレージノードと中濃度ｎ型不純物領域６ａとの接触面積を増大させることができるので、コンタクト抵抗をも改善できる。
【０１１３】
以上のようにこの発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１４】
【発明の効果】
以上説明したように、この発明によれば、接合リーク電流を低減できる。それにより、信頼性の高い半導体装置が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１におけるＤＲＡＭを示す断面図である。
【図２】 図１に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図３】 図１に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図４】 図１に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図５】 図１に示されるＤＲＡＭの製造工程の特徴的な第４工程を示す断面図である。
【図６】 図１に示されるＤＲＡＭの製造工程の特徴的な第５工程を示す断面図である。
【図７】 図１に示されるＤＲＡＭの製造工程の特徴的な第６工程を示す断面図である。
【図８】 図１に示されるＤＲＡＭの製造工程の特徴的な第７工程を示す断面図である。
【図９】 実施の形態１の変形例における特徴的な第１工程を示す断面図である。
【図１０】 実施の形態１の変形例における特徴的な第２工程を示す断面図である。
【図１１】 実施の形態１の他の変形例を示す断面図である。
【図１２】 周辺回路部にｐチャネルＭＯＳトランジスタを形成する場合の第１工程を示す断面図である。
【図１３】 周辺回路部にｐチャネルＭＯＳトランジスタを形成する場合の第２工程を示す断面図である。
【図１４】 この発明の実施の形態２におけるＤＲＡＭを示す断面図である。
【図１５】 図１４に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図１６】 図１４に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図１７】 図１４に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図１８】 実施の形態２の変形例におけるＤＲＡＭを示す断面図である。
【図１９】 この発明の実施の形態３におけるＤＲＡＭを示す断面図である。
【図２０】 実施の形態３におけるＤＲＡＭの特徴的な製造工程を示す断面図である。
【図２１】 この発明の実施の形態４におけるＤＲＡＭを示す断面図である。
【図２２】 図２１に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図２３】 図２１に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図２４】 図２１に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図２５】 この発明の実施の形態５におけるＤＲＡＭを示す断面図である。
【図２６】 図２５に示されるＤＲＡＭの製造工程の特徴的な第１工程を示す断面図である。
【図２７】 図２５に示されるＤＲＡＭの製造工程の特徴的な第２工程を示す断面図である。
【図２８】 図２５に示されるＤＲＡＭの製造工程の特徴的な第３工程を示す断面図である。
【図２９】 図２５に示されるＤＲＡＭの製造工程の特徴的な第４工程を示す断面図である。
【図３０】 図２５に示されるＤＲＡＭの製造工程の特徴的な第５工程を示す断面図である。
【図３１】 チタンシリサイド膜の形成方法の変形例における第１工程を示す断面図である。
【図３２】 チタンシリサイド膜の形成方法の変形例における第２工程を示す断面図である。
【図３３】 チタンシリサイド膜の形成方法の他の変形例を示す断面図である。
【図３４】 この発明の実施の形態６におけるＤＲＡＭのメモリセル部の平面図である。
【図３５】 この発明の実施の形態６におけるＤＲＡＭを示す断面図である。
【図３６】 図３５に示されるＤＲＡＭの変形例を示す断面図である。
【図３７】 従来のＤＲＡＭの一例を示す断面図である。
【符号の説明】
１ ｐ型半導体基板、２ フィールド絶縁膜、３，４ａ，４ａ１，４ｂ ｐ型不純物領域、６，６ａ，６ｂ 中濃度ｎ型不純物領域、５ 低濃度ｎ型不純物領域、７，７ａ 高濃度ｎ型不純物領域、８，９，８ａ，８ｂ，９ａ ゲート絶縁膜、１０ ポリシリコン膜、１１ ＷＳｉ膜、１２ ゲート電極、１３ ＴＥＯＳ酸化膜、１４ サイドウォール絶縁膜、１５，１７，２２ 層間絶縁膜、１５ａ，１５ｂ，１５ｃ，１５ａ１，１７ａ，２３ａ，２３ｂ，２３ｂ１，２３ｃコンタクトホール、１６ａ，１６ａ１，１６ａ２ ビット線、１６ｂ，１６ｂ１，１６ｃ 配線層、１８ ストレージノード、１９ キャパシタ絶縁膜、２０セルプレート、２１ キャパシタ、２４ａ〜２４ｄ 金属配線、３０ シリコン窒化膜、３２，３５，３７ チタンシリサイド膜、３３ シリコン窒化酸化膜、３４ チタン膜、３６ ポリシリコンプラグ、３８ 凹部、３９ 素子形成領域。
Claims (9)
- 主表面を有する半導体基板に形成されたメモリセル領域と、周辺回路領域とを有し、当該メモリセル領域はダイナミックランダムアクセスメモリのメモリセルを有する半導体装置であって、
前記メモリセル領域において、
前記主表面上に第１のゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のゲート電極を挟んで前記半導体基板内に形成され、第１導電型を有する一対の第１のソースまたはドレイン領域と、
前記一対の第１のソースまたはドレイン領域間に位置し、第１導電型と異なる第２導電型を有する第１の不純物領域と、を含む第１のトランジスタと、
前記周辺回路領域において、
前記主表面上に第２のゲート絶縁膜を介して形成された第２のゲート電極と、
前記第２のゲート電極を挟んで前記半導体基板内に形成され、前記一対の第１のソースまたはドレイン領域と同じ導電型を有する一対の第２のソースまたはドレイン領域と、
前記一対の第２のソースまたはドレイン領域間に位置し、前記第１の不純物領域と同じ導電型を有する第２の不純物領域と、を含む第２のトランジスタとを備え、
前記第１のゲート絶縁膜の厚さは、前記第２のゲート絶縁膜の厚さより大きく、
前記第１の不純物領域の濃度は、前記第２の不純物領域の濃度より小さいことを特徴とする、半導体装置。 - 前記第１のソースまたはドレイン領域の少なくとも一方が第１の低濃度領域と第１の高濃度領域とで構成され、
前記第２のソースまたはドレイン領域の少なくとも一方が、第２の低濃度領域と、前記第１の高濃度領域よりも高濃度の第２の高濃度領域と、
を備えた、請求項１に記載の半導体装置。 - 前記第２のソースまたはドレイン領域の少なくとも一方は、前記第２の低濃度領域よりも高濃度で前記第２の高濃度領域よりも低濃度の中濃度領域を有する、請求項２に記載の半導体装置。
- 前記第２の高濃度領域の拡散深さは、前記中濃度領域の拡散深さより小さい、請求項３に記載の半導体装置。
- 前記第１の高濃度領域と接するようにフィールド絶縁膜が形成され、
前記第１の高濃度領域と前記フィールド絶縁膜とに達するコンタクトホールを有する層間絶縁膜が前記第１と第２のトランジスタを覆うように形成され、
前記コンタクトホール直下に位置する前記フィールド絶縁膜には凹部が形成され、
前記凹部内と前記高濃度領域上とにストレージノードが形成される、請求項２から４のいずれかに記載の半導体装置。 - 前記第２の不純物領域は、前記第１の不純物領域のピーク濃度位置の深さである第１の深さよりも大きい第２の深さの位置にピーク濃度を有する、請求項１から５のいずれかに記載の半導体装置。
- 前記第１の不純物領域下には、前記第１の不純物領域よりも低濃度の第３の不純物領域が形成され、
前記第１のソースまたはドレイン領域の少なくとも一方は、前記第３の不純物領域に達し、
前記第２のソースまたはドレイン領域の拡散深さは、前記第２の深さよりも小さい、請求項６に記載の半導体装置。 - 前記第１の高濃度領域を有する前記第１のソースまたはドレイン領域の一方は、ストレージノードと電気的に接続され、
前記第１の高濃度領域と接するようにフィールド絶縁膜が形成される、請求項２から４のいずれかに記載の半導体装置。 - 前記第１と第２のトランジスタを覆い、前記第１のソースまたはドレイン領域の一方に達するコンタクトホールを有する層間絶縁膜と、
前記コンタクトホール内に形成されたプラグ電極と、
前記第２のソースまたはドレイン領域の表面に形成された第１の金属シリサイドと、
前記プラグ電極上に第２の金属シリサイドを介して形成されたビット線と、
を備えた請求項１から８のいずれかに記載の半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01723298A JP4931267B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
| US09/119,053 US6066881A (en) | 1998-01-29 | 1998-07-20 | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
| US09/452,099 US20010002719A1 (en) | 1998-01-29 | 1999-12-02 | Semiconductor device |
| US10/053,543 US6762084B2 (en) | 1998-01-29 | 2002-01-24 | Integrated circuit having a memory cell transistor with a gate oxide layer which is thicker than the gate oxide layer of a peripheral circuit transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01723298A JP4931267B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010059891A Division JP2010177683A (ja) | 2010-03-16 | 2010-03-16 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214656A JPH11214656A (ja) | 1999-08-06 |
| JP4931267B2 true JP4931267B2 (ja) | 2012-05-16 |
Family
ID=11938211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01723298A Expired - Fee Related JP4931267B2 (ja) | 1998-01-29 | 1998-01-29 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US6066881A (ja) |
| JP (1) | JP4931267B2 (ja) |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3421230B2 (ja) | 1997-11-04 | 2003-06-30 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
| JP4199338B2 (ja) * | 1998-10-02 | 2008-12-17 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6486060B2 (en) * | 1998-09-03 | 2002-11-26 | Micron Technology, Inc. | Low resistance semiconductor process and structures |
| JP2000200886A (ja) | 1999-01-07 | 2000-07-18 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP4614481B2 (ja) | 1999-08-30 | 2011-01-19 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
| JP2001110908A (ja) | 1999-10-06 | 2001-04-20 | Nec Corp | 半導体装置及びその製造方法 |
| JP2001127270A (ja) | 1999-10-27 | 2001-05-11 | Nec Corp | 半導体装置及びその製造方法 |
| JP3472738B2 (ja) * | 1999-12-24 | 2003-12-02 | Ｎｅｃエレクトロニクス株式会社 | 回路製造方法、半導体装置 |
| JP2001196559A (ja) | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001196558A (ja) | 2000-01-13 | 2001-07-19 | Seiko Epson Corp | 半導体装置の製造方法およびその半導体装置 |
| JP2001196561A (ja) | 2000-01-14 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| JP2001196560A (ja) | 2000-01-14 | 2001-07-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
| US7145191B1 (en) | 2000-03-31 | 2006-12-05 | National Semiconductor Corporation | P-channel field-effect transistor with reduced junction capacitance |
| KR100351055B1 (ko) * | 2000-06-27 | 2002-09-05 | 삼성전자 주식회사 | 채널 이온 주입용 마스크 패턴을 이용한 반도체 메모리소자의 제조 방법 |
| JP4044276B2 (ja) * | 2000-09-28 | 2008-02-06 | 株式会社東芝 | 半導体装置及びその製造方法 |
| TWI272666B (en) * | 2002-01-28 | 2007-02-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| TWI261358B (en) * | 2002-01-28 | 2006-09-01 | Semiconductor Energy Lab | Semiconductor device and method of manufacturing the same |
| US7749818B2 (en) * | 2002-01-28 | 2010-07-06 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of manufacturing the same |
| WO2003098692A1 (en) * | 2002-05-14 | 2003-11-27 | Hrl Laboratories, Llc | Integrated circuit with reverse engineering protection |
| US6867462B2 (en) | 2002-08-09 | 2005-03-15 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device using an SOI substrate and having a trench isolation and method for fabricating the same |
| KR100641494B1 (ko) * | 2002-12-30 | 2006-10-31 | 동부일렉트로닉스 주식회사 | 반도체 소자 제조방법 |
| JP4529024B2 (ja) * | 2003-04-22 | 2010-08-25 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US7476945B2 (en) * | 2004-03-17 | 2009-01-13 | Sanyo Electric Co., Ltd. | Memory having reduced memory cell size |
| JP2005294518A (ja) * | 2004-03-31 | 2005-10-20 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP4804734B2 (ja) * | 2004-09-29 | 2011-11-02 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置の製造方法 |
| CN101331592B (zh) * | 2005-12-16 | 2010-06-16 | 株式会社半导体能源研究所 | 激光照射设备、激光照射方法和半导体装置的制造方法 |
| KR100843234B1 (ko) * | 2007-01-26 | 2008-07-03 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| KR101913111B1 (ko) | 2009-12-18 | 2018-10-31 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 |
| KR20140106270A (ko) * | 2013-02-26 | 2014-09-03 | 삼성전자주식회사 | 집적 회로 장치 및 그 제조 방법 |
| KR102316160B1 (ko) * | 2014-12-22 | 2021-10-26 | 삼성전자주식회사 | 반도체 소자 및 이를 제조하는 방법 |
| CN107452604B (zh) | 2016-06-01 | 2019-11-01 | 中芯国际集成电路制造(上海)有限公司 | 半导体装置及其制造方法 |
| US10847618B2 (en) | 2018-11-16 | 2020-11-24 | Atomera Incorporated | Semiconductor device including body contact dopant diffusion blocking superlattice having reduced contact resistance |
| US10840337B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Method for making a FINFET having reduced contact resistance |
| US10840336B2 (en) * | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Semiconductor device with metal-semiconductor contacts including oxygen insertion layer to constrain dopants and related methods |
| US10840335B2 (en) | 2018-11-16 | 2020-11-17 | Atomera Incorporated | Method for making semiconductor device including body contact dopant diffusion blocking superlattice to reduce contact resistance |
| US10854717B2 (en) | 2018-11-16 | 2020-12-01 | Atomera Incorporated | Method for making a FINFET including source and drain dopant diffusion blocking superlattices to reduce contact resistance |
Family Cites Families (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4033026A (en) * | 1975-12-16 | 1977-07-05 | Intel Corporation | High density/high speed MOS process and device |
| JPS5458386A (en) * | 1977-10-19 | 1979-05-11 | Hitachi Ltd | Mos semiconductor device |
| US4472871A (en) * | 1978-09-21 | 1984-09-25 | Mostek Corporation | Method of making a plurality of MOSFETs having different threshold voltages |
| JPS5965481A (ja) * | 1982-10-06 | 1984-04-13 | Nec Corp | 半導体装置 |
| US5148255A (en) * | 1985-09-25 | 1992-09-15 | Hitachi, Ltd. | Semiconductor memory device |
| JPS62217666A (ja) * | 1986-03-18 | 1987-09-25 | Nippon Denso Co Ltd | Ｍｉｓトランジスタ |
| JPS62224069A (ja) * | 1986-03-26 | 1987-10-02 | Hitachi Ltd | 半導体集積回路装置 |
| JPS62276868A (ja) * | 1986-05-26 | 1987-12-01 | Hitachi Ltd | 半導体集積回路装置 |
| JP2695185B2 (ja) | 1988-05-02 | 1997-12-24 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| US5314835A (en) * | 1989-06-20 | 1994-05-24 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| US5323343A (en) * | 1989-10-26 | 1994-06-21 | Mitsubishi Denki Kabushiki Kaisha | DRAM device comprising a stacked type capacitor and a method of manufacturing thereof |
| JP2624878B2 (ja) * | 1990-07-06 | 1997-06-25 | 株式会社東芝 | 半導体装置 |
| JP2666549B2 (ja) * | 1990-09-27 | 1997-10-22 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5250832A (en) * | 1990-10-05 | 1993-10-05 | Nippon Steel Corporation | MOS type semiconductor memory device |
| KR940004446B1 (ko) * | 1990-11-05 | 1994-05-25 | 미쓰비시뎅끼 가부시끼가이샤 | 반도체장치의 제조방법 |
| KR930009132B1 (ko) * | 1991-04-24 | 1993-09-23 | 삼성전자 주식회사 | 초고집적 반도체 메모리장치의 제조방법 |
| JPH04345065A (ja) * | 1991-05-22 | 1992-12-01 | Oki Electric Ind Co Ltd | 半導体装置 |
| KR970007589B1 (ko) * | 1991-09-13 | 1997-05-10 | 니뽄 덴끼 가부시끼가이샤 | 정적 메모리 장치 |
| JPH05102428A (ja) * | 1991-10-07 | 1993-04-23 | Sony Corp | 半導体メモリ装置及びその製造方法 |
| JP2851753B2 (ja) * | 1991-10-22 | 1999-01-27 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH05326552A (ja) * | 1992-03-19 | 1993-12-10 | Oki Electric Ind Co Ltd | 半導体素子およびその製造方法 |
| JPH05308128A (ja) * | 1992-04-30 | 1993-11-19 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| KR960009994B1 (ko) * | 1992-10-07 | 1996-07-25 | 삼성전자 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| KR970011744B1 (ko) * | 1992-11-04 | 1997-07-15 | 마쯔시다덴기산교 가부시기가이샤 | 상보형 반도체장치 및 그 제조방법 |
| WO1994027325A1 (en) * | 1993-05-07 | 1994-11-24 | Vlsi Technology, Inc. | Integrated circuit structure and method |
| JPH0745715A (ja) * | 1993-07-26 | 1995-02-14 | Sony Corp | 半導体装置の製造方法 |
| JP3653107B2 (ja) * | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| JP2837821B2 (ja) * | 1994-04-15 | 1998-12-16 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 半導体デバイス |
| JPH08213478A (ja) * | 1994-12-07 | 1996-08-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP3193581B2 (ja) * | 1995-01-24 | 2001-07-30 | 沖電気工業株式会社 | １トランジスタ１キャパシタ型のダイナミックランダムアクセスメモリ |
| JP3400891B2 (ja) * | 1995-05-29 | 2003-04-28 | 三菱電機株式会社 | 半導体記憶装置およびその製造方法 |
| JPH098135A (ja) * | 1995-06-26 | 1997-01-10 | Toshiba Corp | 半導体装置の製造方法 |
| JP3424427B2 (ja) * | 1995-07-27 | 2003-07-07 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| JP3443219B2 (ja) * | 1995-11-14 | 2003-09-02 | 株式会社日立製作所 | 半導体集積回路装置およびその製造方法 |
| JP3563530B2 (ja) * | 1996-05-31 | 2004-09-08 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2877108B2 (ja) | 1996-12-04 | 1999-03-31 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| KR100243741B1 (ko) * | 1996-12-27 | 2000-02-01 | 김영환 | 반도체 소자의 제조방법 |
| TW408433B (en) | 1997-06-30 | 2000-10-11 | Hitachi Ltd | Method for fabricating semiconductor integrated circuit |
-
1998
- 1998-01-29 JP JP01723298A patent/JP4931267B2/ja not_active Expired - Fee Related
- 1998-07-20 US US09/119,053 patent/US6066881A/en not_active Expired - Lifetime
-
1999
- 1999-12-02 US US09/452,099 patent/US20010002719A1/en not_active Abandoned
-
2002
- 2002-01-24 US US10/053,543 patent/US6762084B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6762084B2 (en) | 2004-07-13 |
| US6066881A (en) | 2000-05-23 |
| JPH11214656A (ja) | 1999-08-06 |
| US20020060331A1 (en) | 2002-05-23 |
| US20010002719A1 (en) | 2001-06-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4931267B2 (ja) | 半導体装置 | |
| US7576389B2 (en) | Semiconductor device and manufacture method thereof | |
| KR100385408B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7465637B2 (en) | Method for manufacturing semiconductor device | |
| JP3199717B2 (ja) | 半導体装置およびその製造方法 | |
| US9263456B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2002198520A (ja) | 半導体装置およびその製造方法 | |
| JP2002110976A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3195785B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPWO2003069675A1 (ja) | 半導体装置の製造方法 | |
| JP2004363443A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JPH11243195A (ja) | 半導体装置およびその製造方法 | |
| JP2004095745A (ja) | 半導体装置およびその製造方法 | |
| JP4529024B2 (ja) | 半導体装置およびその製造方法 | |
| JP2001196549A (ja) | 半導体装置および半導体装置の製造方法 | |
| US7202180B2 (en) | Methods of forming semiconductor devices using an etch stop layer | |
| US5482889A (en) | Method for producing of semiconductor device having of channel stopper under field insulating layer | |
| JPH06209088A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2778579B2 (ja) | 半導体装置 | |
| US6313006B1 (en) | Method of field implantation | |
| KR20050052027A (ko) | 리세스된 게이트를 갖는 반도체소자 및 그 제조방법 | |
| JPH0982952A (ja) | 半導体装置及びその製造方法 | |
| JPH06104399A (ja) | 半導体記憶装置 | |
| JP2010177683A (ja) | 半導体装置およびその製造方法 | |
| JP3691966B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050126 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070612 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081020 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090331 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090529 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20091222 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100316 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20100405 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100519 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100727 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20101022 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120214 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150224 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |