JP2877108B2 - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関し、特に拡散層と配線とを接続するコン
タクト・プラグ等の導電体層およびその製造方法に関す
る。
【０００２】
【従来の技術】近年、半導体技術の進展に伴なって、半
導体装置の設計寸法は微細化してきており、コンタクト
孔のアスペクト比が高くなってきている。そのため、高
アスペクト比コンタクト孔に対応した技術が重要視され
ている。これに対する解決策はコンタクト孔をコンタク
ト・プラグによる充填する方法である。このようなコン
タクト・プラグに要求されるのは、段差被覆性よくコン
タクト孔を充填し，さらに抵抗値を低減することであ
る。
【０００３】従来の半導体装置におけるコンタクト・プ
ラグの構成材料としては、導電型不純物が添加された多
結晶シリコン層が多用されている。この方法は例えば次
のとおりになっている。半導体基板表面に形成されたＭ
ＯＳトランジスタのソース・ドレイン領域に達するコン
タクト孔を絶縁膜に形成した後、全面に多結晶シリコン
膜が形成され、この多結晶シリコン膜がエッチ・バック
されてコンタクト孔内にのみに多結晶シリコン膜が残置
される。導電型不純物のイオン注入が行なわれ、さらに
熱処理が施されてコンタクト・プラグが完成する。しか
しながら高アスペクト比コンタクト孔の場合、この方法
ではコンタクト・プラグの底の方まで充分にドーピグす
ることが困難であり、抵抗値の低いコンタクト・プラグ
を得ることは容易ではなかった。
【０００４】このような問題点を解決する方法として、
選択成長法により形成されたシリコン−ゲルマニウム合
金層からなるコンタクト・プラグにより高アスペクト比
のコンタクト孔を充填する方法が例えば特開平４−２２
１８２１号公報に開示されている。
【０００５】半導体装置の製造工程の断面模式図である
図８を参照すると、上記公開公報記載の半導体装置は、
以下のとおりに形成される。まず、Ｐ型シリコン基板３
０１の表面にＮ型拡散層３０３が形成され、全面に絶縁
膜３０５が形成される。絶縁膜３０５が異方性エッチン
グされて、Ｎ型拡散層３０３に達する高アスペクト比の
コンタクト孔３０７が形成される〔図８（ａ）〕。次
に、選択成長法により、コンタクト孔３０７を充填する
シリコン−ゲルマニウム合金層３５６が形成される〔図
８（ｂ）〕。続いて、高ドーズの燐のイオン注入，熱処
理等が行なわれ、シリコン−ゲルマニウム合金層３５６
は高濃度のＮ型シリコン−ゲルマニウム合金層３１６に
なる〔図８（ｃ）〕。その後、シリコン−ゲルマニウム
合金層３１６の上面に直接に接続される配線３２４が絶
縁膜３０５の表面上に形成される〔図８（ｄ）〕。
【０００６】
【発明が解決しようとする課題】上記公開公報記載のコ
ンタクト・プラグの抵抗値は多結晶シリコンからなるコ
ンタクト・プラグの抵抗値より確かに低い値になる。し
かしながら例えばＮ型からなる拡散層の接合の深さが浅
い場合には、拡散層に直接に接続しているシリコン−ゲ
リマニウム合金層と単結晶シリコンとの界面における格
子定数のミス・マッチによりこの界面に結晶歪が生じ、
Ｐ−Ｎ接合のリーク電流の増大の原因となる。
【０００７】また、シリコン基板からなる通常の半導体
装置の製造プロセスに関して、次のような問題点が生じ
る。コンタクト孔の上端にシリコン−ゲルマニウム合金
層の上面が露出していることから、フォト・リソグラフ
ィ工程等においてゲルマニウムの解離が生じ、通常の半
導体装置の特性劣化等の原因となることから、これらの
通常の半導体装置の製造ラインに共存できないことにな
る。
【０００８】したがって本発明の目的は、Ｐ−Ｎ接合に
おけるリーク電流の増大を抑制し、製造ラインの汚染を
回避し、抵抗値の低いコンタクト・プラグとその製造方
法を提供することにある。さらにこれらの目的に加え
て、コンタクト孔のアスペクト比を実効的に低くする手
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体装置の第
１の態様は、主表面には逆導電型拡散層が設けられた一
導電型のシリコン基板と、このシリコン基板の主表面を
覆う絶縁膜と、これらの逆導電型拡散層に達するこの絶
縁膜に設けられたコンタクト孔とを有し、上記コンタク
ト孔を充填し，上記逆導電型拡散層に直接に接続される
逆導電型の第１のシリコン層とこれらの第１のシリコン
層に直接に接続される逆導電型のシリコン−ゲルマニウ
ム合金層とこれらのシリコン−ゲルマニウム合金層に直
接に接続される逆導電型の第２のシリコン層とからなる
コンタクト・プラグを有し、上記コンタクト・プラグに
直接に接続される上記絶縁膜の表面上に設けらてた配線
を有することを特徴とする。好ましくは、上記シリコン
−ゲルマニウム合金層のゲルマニウムの組成比が高々１
０ａｔ．％であり、上記第１のシリコン層が単結晶から
なり、上記シリコン−ゲルマニウム合金層が単結晶から
なる。さらに好ましくは、上記第２のシリコン層が単結
晶からなる。
【００１０】本発明の半導体装置の第２の態様は、｛１
００｝からなる主表面を有する一導電型のシリコン基板
のこの主表面に設けられた〈１１０〉方向の辺により区
画された活性領域と、これらの活性領域を囲んでこのシ
リコン基板の主表面の素子分離領域に設けられたフィー
ルド酸化膜とを有し、上記活性領域の表面に設けられた
ゲート酸化膜を介してこれらの活性領域の表面上を〈１
１０〉方向に横断するゲート電極と、これらのゲート電
極の上面を直接に覆う酸化シリコン膜キャップと、これ
らのゲート電極およびこれらの酸化シリコン膜キャップ
の側面を直接に覆う酸化シリコン膜スペーサとを有し、
上記ゲート電極および上記フィールド酸化膜に自己整合
的に上記活性領域の表面に設けられた逆導電型拡散層
と、上記酸化シリコン膜スペーサ並びにこのフィールド
酸化膜に自己整合的なこれらの逆導電型拡散層の表面を
直接に覆い，主たる面が｛１００｝面からなる上面を有
した逆導電型の単結晶からなる第１のシリコン層と、こ
れらの第１のシリコン層の上面を直接に覆い，｛１１
０｝面からなる側面および主たる面が｛１００｝面から
なる上面を有した逆導電型の単結晶からなるシリコン−
ゲルマニウム合金層と、これらのシリコン−ゲルマニウ
ム合金層の上面並びに側面を直接に覆って少なくとも上
記酸化シリコン膜キャップおよびこのフィールド酸化膜
の上面に延在する逆導電型の第２のシリコン層とからな
る逆導電型のソース・ドレイン領域を有し、上記フィー
ルド酸化膜，酸化シリコン膜キャップ，酸化シリコン膜
スペーサおよび第２のシリコン層を覆う層間絶縁膜と、
この層間絶縁膜に設けられたこれらの第２のシリコン層
の上面に達するコンタクト孔と、これらのコンタクト孔
を介して上記ソース・ドレイン領域に接続されるこの層
間絶縁膜の表面上に設けられた配線とを有することを特
徴とする。好ましくは、上記シリコン−ゲルマニウム層
のゲルマニウムの組成比が高々１０ａｔ．％であり、上
記第２のシリコン層が単結晶からなる。さらに好ましく
は、少なくとも上記第１のシリコン層と直接に接続する
領域の上記逆導電型拡散層の不純物濃度が、高濃度であ
る。
【００１１】本発明の半導体装置の製造方法の第１の態
様は、一導電型のシリコン基板の主表面の所定の領域に
逆導電型拡散層を形成し、全面を覆う絶縁膜を形成し、
これらの逆導電型拡散層に達するコンタクト孔をこの絶
縁膜に形成する工程と、選択成長法により、ｉｎ−ｓｉ
ｔｕで逆導電型の第１のシリコン層を上記コンタクト孔
の底部に露出した上記逆導電型拡散層の表面に選択的に
形成する工程と、選択成長法により、ｉｎ−ｓｉｔｕで
逆導電型のシリコン−ゲルマニウム合金層を上記コンタ
クト孔内の上記第１のシリコン層の上面に選択的に形成
する工程と、選択成長法により、ｉｎ−ｓｉｔｕで逆導
電型のシリコン層を上記コンタクト孔内の上記シリコン
−ゲルマニウム合金層の上面に第２のシリコン層を選択
的に形成する工程と、上記第２のシリコン層の上面に直
接に接続する配線を、上記絶縁膜の表面上に形成する工
程とを有することを特徴とする。好ましくは、上記第１
のシリコン層の選択成長法が選択的なエピタキシャル成
長法であり、上記シリコン−ゲルマニウ合金層の選択成
長法が選択的なヘテロ・エピタクシャル成長法であり、
さらに、上記第２のシリコン層の選択成長法が選択的な
ヘテロ・エピタキシャル成長法である。さらに好ましく
は、上記コンタクト孔を形成した後に上記絶縁膜をマス
クにしてこれらのコンタクト孔の底部に露出した上記逆
導電型拡散層の表面に逆導電型不純物の高濃度のイオン
注入を行ない、上記第２のシリコン層を形成した後にさ
らに逆導電型不純物の高濃度のイオン注入を行なって熱
処理を行なう工程を有する。
【００１２】本発明の半導体装置の製造方法の第２の態
様は、｛１００｝からなる主表面を有する一導電型のシ
リコン基板のこの主表面における〈１１０〉方向の辺に
より区画された活性領域を囲む素子分離領域に、フィー
ルド酸化膜を形成する工程と、熱酸化により上記活性領
域の表面にゲート酸化膜を形成し、全面に導電体膜を形
成し、この導電体膜の表面を覆う酸化シリコン膜を形成
し、この酸化シリコン膜および導電体膜をパターニング
してこれらのゲート酸化膜を介してこれらの活性領域の
表面上を〈１１０〉方向に横断するゲート電極とこれら
のゲート電極の上面を直接に覆う酸化シリコン膜キャッ
プとを形成し、これらのゲート電極および上記フィール
ド酸化膜をマスクにしてこれらの活性領域の表面に逆導
電型拡散層を形成する工程と、全面に第２の酸化シリコ
ン膜を形成し、この第２の酸化シリコン膜に対する異方
性エッチングによるエッチ・バックを行なって上記酸化
シリコン膜キャップおよびゲート電極の側面を直接に覆
う酸化シリコン膜スペーサを形成するとともにこれらの
酸化シリコン膜スペーサおよびフィールド酸化膜に自己
整合的に上記ゲート酸化膜を除去する工程と、単結晶シ
リコンの異方性選択エピタキシャル成長法により、上記
逆導電型拡散層の表面にｉｎ−ｓｉｔｕで逆導電型の第
１のシリコン層を形成する工程と、単結晶シリコン−ゲ
ルマニウムの異方性選択ヘテロ・エピタキシャル成長法
により、少なくとも上記第１のシリコン層の上面を直接
に覆うｉｎ−ｓｉｔｕで逆導電型のシリコン−ゲルマニ
ウム合金層を形成する工程と、単結晶シリコンの等方性
選択ヘテロ・エピタキシャル成長法もしくは多結晶シリ
コンの選択成長法により、少なくとも上記シリコン−ゲ
ルマニウム合金層の上面並びに側面を直接に覆うｉｎ−
ｓｉｔｕで逆導電型の第２のシリコン層を形成する工程
と、全面に層間絶縁膜を形成し、この層間絶縁膜に上記
第２のシリコン層に達するコンタクト孔を形成し、この
層間絶縁膜の表面上にこれらのコンタクト孔を介してこ
れらの第２のシリコン層に接続される配線を形成する工
程とを有する。好ましくは、上記第１のシリコン層の異
方性選択エピタキシャル成長法がジ・シランもしくはモ
ノ・シランを主原料ガスとして行なわれる。さらに好ま
しくは、上記シリコン−ゲルマニウム合金層の異方性選
択ヘテロ・エピタキシャル成長法が、ジ・シランもしく
はモノ・シランとモノ・ゲルマンとを主原料ガスとして
行なわれる。
【００１３】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
【００１４】本発明の第１の実施の形態は、シリコン基
板の主表面に形成された拡散層に達する高アスペクト比
のコンタクト孔を充填するコンタクト・プラグに関する
ものである。このコンタクト・プラグは第１のシリコン
層，シリコン−ゲルマニウム合金層および第２のシリコ
ン層が積層してなる。これら第１のシリコン層，シリコ
ン−ゲルマニウム合金層および第２のシリコン層の導電
型は拡散層の導電型と同じであり、かつ、高濃度の不純
物が添加されている。
【００１５】半導体装置の製造工程の断面模式図である
図１を参照して、本発明の第１の実施の形態の一実施例
について説明する。
【００１６】まず、Ｐ型シリコン基板１０１の主表面の
所定の領域にＮ型拡散層１５３が形成される。Ｎ型拡散
層１５３の接合の深さは０．１μｍ程度である。ＣＶＤ
法により、全面に膜厚０．５μｍ程度の酸化シリコン膜
からなる絶縁膜１０５が形成される。異方性エッチング
を用いたフォト・リソグラフィ工程により、絶縁膜１０
５にはＮ型拡散層１５３に達するコンタクト孔１０７が
形成される。コンタクト孔１０７の口径は０．２μｍ程
度である〔図１（ａ）〕。
【００１７】その後、例えばコンタクト孔１０７をマス
クした１０15ｃｍ-2台の燐のイオン注入により、少なく
ともコンタクト孔１０７の底部に露出したＮ型拡散層１
５３の不純物濃度は高濃度になり、Ｎ型拡散層１５３が
Ｎ型拡散層１０３に変換される。次に、１０-7Ｐａ台の
超高真空化学気相成長（ｕｌｔｒａ−ｈｉｇｈ・ｖａｃ
ｕｕｍ・ｃｈｅｍｉｃａｌ・ｖａｐｏｒ・ｄｅｐｏｓｉ
ｔｉｏｎ；ＵＨＶ−ＣＶＤ）装置を用いて、Ｎ型拡散層
１０３表面の自然酸化膜を除去した後、モノ・シラン
（ＳｉＨ4 ）あるいはジ・シラン（Ｓｉ2 Ｈ6 ）を原料
ガスとし，ホスフィン（ＰＨ3 ）を添加ガスとして、５
×１０-4Ｐａ〜１×１０-1Ｐａの圧力，例えば６００℃
の基板温度のもとで、単結晶シリコンの選択エピタキシ
ャル成長が行なわれる。これにより、コンタクト孔１０
７の底部には、Ｎ型拡散層１０３に直接に接続する膜厚
５０ｎｍ程度のＮ型単結晶シリコン層１５５が形成され
る。Ｎ型単結晶シリコン層１５５の不純物（燐）濃度は
高々１×１０19ｃｍ-3程度である。エピタクシャル成長
中にｉｎ−ｓｉｔｕで単結晶シリコン層中に燐を導入す
ると、燐には表面に偏析する特性があるため１×１０19
ｃｍ-3より高濃度のＮ型単結晶シリコン層を得ることは
困難である。ここで、好ましい基板温度は５５０℃〜８
００℃であるが、基板温度が５５０℃より低温である
と、エピタキシャル成長速度が低く非生産的である。基
板温度が８００℃より高いと、単結晶シリコン層への不
純物添加が困難になり、Ｎ型単結晶シリコン層になりに
くくなる。また、上記圧力の範囲では、選択成長が実現
する。
【００１８】続いて、同一のＵＨＶ−ＣＶＤ装置を用い
て、モノ・シラン（ＳｉＨ4 ）あるいはジ・シラン（Ｓ
ｉ2 Ｈ6 ）とモノ・ゲルマン（ＧｅＨ4 ）とを原料ガス
とし，ホスフィン（ＰＨ3 ）を添加ガスとして、１×１
０-2Ｐａ〜１×１０-3Ｐａの圧力，例えば６００℃の基
板温度のもとで、単結晶シリコン−ゲルマニウム合金の
選択ヘテロ・エピタキシャル成長が行なわれる。これに
より、膜厚３５０ｎｍ程度のＮ型単結晶シリコン−ゲル
マニウム合金層１１６がＮ型単結晶シリコン層１５５上
面に選択的にヘテロ・エピタキシャル成長する。Ｎ型単
結晶シリコン−ゲルマニウム合金層１１６の不純物濃度
は、１×１０20ｃｍ-3程度である。
【００１９】シリコン−ゲルマニウム合金は共融合金
（ｅｕｔｅｃｔｉｃ−ａｌｌｏｙ）であり、ダイヤモン
ド構造をなす単結晶シリコンの格子点の一部がゲルマニ
ウム原子に置換されている。ゲルマニウム原子の格子定
数はシリコン原子の構成定数より４％程度大きことか
ら、単結晶シリコン層の表面にヘテロ・エピタキシャル
成長することが可能になる。ゲルマニウム原子と格子定
数がシリコン原子の格子定数より高いことにより、Ｎ型
単結晶シリコン−ゲルマニウム合金層１１６の方がＮ型
単結晶シリコン層１５５より格子歪が大きくなる。その
結果、Ｎ型単結晶シリコン−ゲルマニウム合金層１１６
の方が燐等の導電型不純物が侵入しやすくなり、Ｎ型単
結晶シリコン層１５５より不純物濃度が高くなる。
【００２０】さらに、Ｎ型単結晶シリコン層１５５と同
様の製法により、上記ＵＨＶ−ＣＶＤ装置により、Ｎ型
単結晶シリコン−ゲルマニウム合金層１１６の上面に直
接に接続される膜厚１００ｎｍ程度のＮ型単結晶シリコ
ン層１５７が形成される。Ｎ型単結晶シリコン層１５７
の上面は、概ね絶縁膜１０５の上面と一致している〔図
１（ｂ）〕。
【００２１】次に、３０ｋｅＶ〜６０ｋｅＶ，１×１０
15ｃｍ-2〜１×１０16ｃｍ-2の条件で燐のイオン注入が
行なわれ、さらに例えば８００℃の窒素雰囲気で１０分
間の熱処理が行なわれる。Ｎ型単結晶シリコン層１５
５，１５７は、それぞれ１０20ｃｍ-3台の不純物濃度を
有したＮ型単結晶シリコン層１１５，１１７になる。な
お、Ｎ型単結晶シリコン層１５５の不純物濃度が高くな
るのは、Ｎ型拡散層１０３からの燐の熱拡散による〔図
１（ｃ）〕。次に、公知の製造方法により、絶縁膜１０
３の表面上に配線１２４が形成される〔図１（ｄ）〕。
【００２２】ここで、本第１の実施の形態の本一実施例
では、Ｎ型単結晶シリコン−ゲルマニウム合金層１１６
の上面が（Ｎ型単結晶シリコン層１１７により覆われ
て）露出していないため、シリコン基板からなる通常の
半導体装置の製造ラインを汚染せずに共存できる。な
お、Ｎ型単結晶シリコン−ゲルマニウム合金層１１６の
形成時の基板温度が８００℃程度であるならば、これの
成膜と同時にＮ型単結晶シリコン層１５５がＮ型単結晶
シリコン層１１５に変換される。さらに上記ＵＨＶ−Ｃ
ＶＤ装置内に急速加熱機構を設けておくならば、Ｎ型単
結晶シリコン層１５５を形成した後、同装置内で例えば
１０００℃，１０秒間〜１分間の急速加熱処理（ＲＴ
Ａ）を行なって同一装置内においてこれをＮ型単結晶シ
リコン層１１５に変換することができる。
【００２３】ＳＩＭＳによるプロファイルを示す図２を
参照して、本第１の実施の形態の本一実施例の補足説明
をしておく。
【００２４】測定試料の作成は次のとおりである。ま
ず、拡散層が形成されていないＰ型シリコン基板の主表
面には、上記ＵＨＶ−ＣＶＤ装置により、６００℃の基
板温度でｉｎ−ｓｉｔｕでアンドープの第１の単結晶シ
リコン層，ｉｎ−ｓｉｔｕでＮ型の単結晶シリコン−ゲ
ルモニウム合金層およびｉｎ−ｓｉｔｕで第２のＮ型の
単結晶シリコン層が順次形成される。第１の単結晶シリ
コン層を膜厚は９０ｎｍ程度である。単結晶シリコン−
ゲルマニウム合金層の膜厚は１３８ｎｍ程度であり、燐
の不純物濃度は１×１０20ｃｍ-3程度であり、これのゲ
ルマニウムの組成比は５ａｔ．％程度である。第２の単
結晶シリコン層の膜厚，燐の不純物濃度は、それぞれ５
２ｎｍ，１×１０19ｃｍ-3程度である。図２は、この試
料に８００℃，１時間の熱処理を行なった後にＳＩＭＳ
測定を行なった結果である。
【００２５】図２から以下のことが明確になる。ゲルマ
ニウム原子の測定限界は１０3 ｃｏｕｎｔｓ／ｓｅｃｏ
ｎｄであり、１０2 ｃｏｕｎｔｓ／ｓｅｃｏｎｄ台の測
定値はバック・グラウンドとみなせることから、第１の
単結晶シリコン層へのゲルマニウム原子の侵入は高々２
０ｎｍ程度である。このため、上記Ｎ型単結晶シリコン
層１５５の膜厚が５０ｎｍ程度であるならば、ゲルマニ
ウム原子のＮ型拡散層１０３への侵入は抑止できる。ま
た、本発明者等の実験結果によれば、（Ｎ型単結晶シリ
コン−ゲルマニウム合金層１１６とＮ型単結晶シリコン
層１５５（Ｎ型単結晶シリコン層１１５）との界面にお
ける結晶定数のミス・マッチによる）結晶歪に起因した
Ｐ−Ｎ接合のリーク電流の増大の抑制は、Ｎ型単結晶シ
リコン層１５５（Ｎ型単結晶シリコン層１１５）の膜厚
が３０ｎｍ程度あるならば容易になる。すなわち、本第
１の実施の形態の本一実施例におけるＮ型単結晶シリコ
ン層１５５（Ｎ型単結晶シリコン層１１５）は、Ｎ型単
結晶シリコン−ゲルマニウム合金層１１６とＮ型単結晶
シリコン層１５５（Ｎ型単結晶シリコン層１１５）との
界面における結晶歪に対する緩和，吸収層として機能す
ることになる。このＮ型単結晶シリコン−ゲルマニウム
合金層１１６の格子歪に関連して、これのゲルマニウム
原子の組成比は高々１０ａｔ．％であることが好まし
い。ゲルマニウム原子と組成比が１０ａｔ．％より高く
なると、Ｎ型単結晶シリコン−ゲルマニウム合金層１１
６を起因とする結晶欠陥が大きくなり、例えＮ型単結晶
シリコン層１５５が介在しても、この結晶欠陥がＮ型拡
散層１０３まで達してＰ−Ｎ接合リークが増大しやすく
なる。
【００２６】次に、燐の拡散に注目すると、以下のとお
りになっている。（高濃度の燐を含んだ）単結晶シリコ
ン−ゲルマニウム合金層からアンドープの第１の単結晶
シリコン層への燐の熱拡散が生じるが、第１の単結晶シ
リコン層の燐の不純物濃度は１０17ｃｍ-3台に留まって
いる。一方、ｉｎ−ｓｉｔｕでＮ型であった第２の単結
晶シリコン層の燐の不純物濃度は高くならない。本第１
の実施の形態の本一実施例の第１，第２の単結晶シリコ
ン層であるＮ型単結晶シリコン層１５５，１５７はそれ
ぞれｉｎ−ｓｉｔｕで１×１０19ｃｍ-3程度の燐を含ん
いるが、このままでは低抵抗のコンタクト・プラグを得
ることはできない。そこで、本第１の実施の形態の本一
実施例では、Ｎ型単結晶シリコン層１５７を形成した
後、高ドーズ量の燐のイオン注入を行ない、さらに活性
化処理を兼た熱処理により、Ｎ型単結晶シリコン層１５
５，１５７をそれぞれ不純物濃度が１×１０20ｃｍ-3程
度のＮ型単結晶シリコン層１１５，１１６に変換して、
抵抗値の低いコンタクト・プラグの形成を行なってい
る。
【００２７】上記第１の実施の形態の上記一実施例で
は、第１のＮ型単結晶シリコン層，Ｎ型単結晶シリコン
−ゲルマニウム合金層および第２のＮ型単結晶シリコン
層によるコンタクト・プラグとその製造方法であるが、
本第１の実施の形態はこれに限定されるものではない。
第２のＮ型単結晶シリコン層の代りに、選択成長法によ
るＮ型多結晶シリコン層を用いてもよい。また、第１の
Ｎ型単結晶シリコン層の代りに、選択成長法によるＮ型
多結晶シリコン層を用いることもできる。ただしこの場
合には、Ｎ型単結晶シリコン−ゲルマニウム合金層およ
び第２のＮ型単結晶シリコン層の代りにそれぞれ選択成
長法によるＮ型多結晶シリコン−ゲルマニウム合金層お
よび第２のＮ型多結晶シリコン層が採用されることにな
る。さらに本第１の実施の形態は、Ｐ型拡散層に対する
コンタクト・プラグにも適用できる。この場合のコンタ
クト・プラグは、Ｎ型の第１のシリコン層，Ｎ型のシリ
コン−ゲルマニウム合金層およびＮ型の第２のシリコン
層からなる積層構造の代りに、Ｐ型の第１のシリコン
層，Ｐ型のシリコン−ゲルマニウム合金層およびＰ型の
第２のシリコン層からなる積層構造になる。
【００２８】本発明の第２の実施の形態は、上記第１の
実施の形態と相違して、拡散層の表面上に第１のシリコ
ン層，シリコン−ゲルマニウム合金層および第２のシリ
コン層を選択的に積層することにより、コンタクト孔の
アスペクト比を実効的に低減するものである。この手法
のベースとなる技術は、本発明者等が１９９５年のイン
ターナショナル・エレクトロン・デバイシス・ミーティ
ングの予稿集ＩＥＤＭ−９５，６６５〜６６８頁（講演
番号２７．４．１）において報告した。この報告では、
異方性選択エピタキシャル成長により、ＤＲＡＭのソー
ス・ドレインを構成するＮ型拡散層の表面に自己整合的
にＮ型単結晶シリコン層の形成を行なった。しかしなが
ら上記第１の実施の形態で述べたように、このＮ型単結
晶シリコン層の不純物濃度は高々１０19ｃｍ-3程度であ
り、燐のイオン注入等のみでは１０20ｃｍ-3に不純物濃
度を高めることは困難であり、これらＮ型単結晶シリコ
ン層およびＮ型拡散層からなるソース・ドレイン領域と
ビット線等との接続における実効的なコンタクト抵抗を
低くすることが困難であった。この問題を解決すること
を目的とした本第２の実施の形態は、上記第１の実施の
形態における技術思想を、上記報告に活用したものであ
る。
【００２９】ＤＲＡＭの平面模式図および断面模式図で
ある図３および図４を参照すると、本発明の第２の実施
の形態の一実施例は、本第２の実施の形態をＣＯＢ構造
のＤＲＡＭに適用したものである。このＤＲＡＭは０．
２５μｍデザイン・ルールのもとに形成されたものであ
り、以下のとおりになっている。ここで、図３は階層化
された平面模式図であり、図３（ａ）は活性領域とワー
ド線を兼るゲート電極とＮ型の単結晶シリコンからなる
第２のＮ型単結晶シリコン層との位置関係を示す図であ
り、図３（ｂ）はゲート電極および第２のＮ型単結晶シ
リコン層とビット線とストレージ・ノード電極との位置
関係を示す図である。また、図４（ａ），（ｂ）および
（ｃ）は、図３のＡＡ線，ＢＢ線およびＣＣ線での断面
模式図である。なお図３では、これらの位置関係の理解
を容易にするために、ゲート電極およびビット線の幅を
それぞれ実際より細めに表示してある。
【００３０】Ｐ型シリコン基板２０１の主表面は｛１０
０｝であり、このＰ型シリコン基板２０１の比抵抗は５
Ω・ｃｍ程度である。このＰ型シリコン基板２０１が構
成されるシリコン・ウェハのオリエンテーション・フラ
ットは〈１１０〉方向の辺からなる。Ｐ型シリコン基板
２０１の表面の活性領域２０２は素子分離領域により囲
まれており、素子分離領域は膜厚２００ｎｍ程度のＬＯ
ＣＯＳ型のフィールド酸化膜２０５とこのフィールド酸
化膜２０５の底面に設けられた（チャネル・ストッパ，
パンチスルー・ストッパとして機能する）Ｐ型拡散層２
０４とから構成されている。これらの活性領域２０２は
Ｐ型シリコン基板２０１の主表面に規則的に配置されて
おり、これらの活性領域２０２の周辺は〈１１０〉方向
の辺からなる（すなわち、活性領域２０２は〈１１０〉
方向の辺により区画されていることになる）。活性領域
２０２の最小幅（≒チャネル幅）および最小間隔はとも
に０．２５μｍ程度である。膜厚１５０ｎｍ程度のワー
ド線を兼るゲート電極２１１は、活性領域２０２の表面
に設けられた８．５ｎｍ程度の膜厚のゲート酸化膜２０
６を介して、活性領域２０２の表面上を横断している。
少なくとも活性領域２０２直上においては、これらゲー
ト電極２１１は活性領域２０２に直交している。ゲート
電極２１１の幅（ゲート長），間隔および配線ピッチ
は、それぞれ０．２５μｍ，０．２５μｍおよび０．５
μｍ程度である。ゲート電極２１１は膜厚５０ｎｍ程度
のＮ型多結晶シリコン膜に膜厚１００ｎｍ程度のタング
ステン・シリサイド膜が積層されてなる。
【００３１】ゲート電極２１１の上面は膜厚７０ｎｍ程
度の酸化シリコン膜キャップ２１２により直接に覆われ
ている。活性領域２０２の表面には、ゲート電極２１１
およびフィールド酸化膜２０５に自己整合的に、１００
ｎｍ程度の接合の深さを有したＮ型拡散層２１３ａ，２
１３ｂが設けられている。ゲート電極２１１並びに酸化
シリコン膜キャップ２１２の側面は、膜厚５０ｎｍ程度
の酸化シリコン膜スペーサ２１４により直接に覆われて
いる。活性領域２０２の表面に設けられたゲート酸化膜
２０６はフィールド酸化膜２０５およびこれらの酸化シ
リコン膜スペーサ２１４に自己整合的に除去されて、Ｎ
型拡散層２１３ａ，２１３ｂの表面は露出されている。
２つのゲート電極２１１に挟まれた方向でのこれら露出
面の幅は１５０ｎｍ程度であり、フィールド酸化膜２０
５に挟まれた部分でのこれら露出面の幅は２５０ｎｍ程
度である。活性領域２０２直上での酸化シリコン膜キャ
ップ２１２の上面の高さ（Ｐ型シリコン基板２０１の主
表面から２３０ｎｍ程度）は、フィールド酸化膜２０５
直上での酸化シリコン膜キャップ２１２の上面の高さ
（Ｐ型シリコン基板２０１の主表面から３２０ｎｍ程
度）より、９０ｎｍ程度低くなっている。
【００３２】上記Ｎ型拡散層２１３ａ，２１３ｂの少な
くとも上記露出面近傍の不純物濃度は１０20ｃｍ-3台で
ある。これらの露出面は、１００ｎｍ程度の高さ（膜
厚）と１×１０20ｃｍ-3程度の不純物濃度とを有したＮ
型単結晶シリコン層２１５ａ，２１５ｂにより、直接に
覆われている。これらのＮ型単結晶シリコン層２１５
ａ，２１５ｂは（詳細は後述するが）異方性選択エピタ
キシャル成長法により形成されている。これらＮ型単結
晶シリコン層２１５ａ，２１５ｂの上面は主としてＰ型
シリコン基板２０１の主表面に平行な｛１００｝面から
なり、これらの側面は概ねフィールド酸化膜２０５もし
くは酸化シリコン膜スペーサ２１４の表面に直接に接続
している。
【００３３】Ｎ型単結晶シリコン層２１５ａ，２１５ｂ
の露出面は、膜厚２５０ｎｍ程度のＮ型単結晶シリコン
−ゲルマニウム合金層２１６ａ，２１６ｂにより直接に
覆われている。Ｎ型単結晶シリコン−ゲルマニウム合金
層２１６ａ，２１６ｂの不純物濃度は１×１０20ｃｍ-3
程度であり、これらのゲルマニウム原子の組成比は例え
ば５ａｔ．％程度（上記第１の実施の形態と同様に、高
々１０ａｔ．％であることが好ましい）である。これら
のＮ型単結晶シリコン−ゲルマニウム合金層２１６ａ，
２１６ｂも（詳細は後述するが）異方性選択ヘテロ・エ
ピタキシャル成長法により形成されている。これらＮ型
単結晶シリコン−ゲルマニウム合金層２１６ａ，２１６
ｂの上面は、主としてＰ型シリコン基板２０１の主表面
に平行な｛１００｝面からなる。これらＮ型単結晶シリ
コン−ゲルマニウム合金層２１６ａ，２１６ｂの側面
は、主としてＰ型シリコン基板の主表面に垂直な｛１１
０｝面からなり、フィールド酸化膜２０５あるいは酸化
シリコン膜スペーサ２１４（場合によっては酸化シリコ
ン膜キャップ２１２）の表面に達している。Ｎ型単結晶
シリコン−ゲルマニウム合金層２１６ａ，２１６ｂとＮ
型拡散層２１３ａ，２１３のの間には、それぞれ膜厚１
００ｎｍ程度のＮ型単結晶シリコン層２１５ａ，２１５
ｂが介在するため、上記第１の実施の形態の上記一実施
例と同様に、本第１の実施の形態の本一実施例も、例え
ばＮ型単結晶シリコン−ゲルマニウム合金層２１６ａと
Ｎ型単結晶シリコン層２１５ａの界面に結晶歪が生じた
としても、Ｎ型拡散層２１３ａの接合リークの増大を引
き起すことは抑制される。
【００３４】上記Ｎ型単結晶シリコン−ゲルマニウム合
金２１６ａ，２１６ｂの上面並びに側面は、それぞれ例
えば膜厚が５０ｎｍ程度で不純物濃度が１×１０20ｃｍ
-3程度のＮ型単結晶シリコン層２１７ａ，２１７ｂによ
り直接に覆われている。これらのＮ型単結晶シリコン層
２１７ａ，２１７ｂは、（詳細は後述するが）等方性選
択ヘテロ・エピタキシャル成長法により形成されてい
る。Ｎ型単結晶シリコン層２１７ａ，２１７ｂは、フィ
ールド酸化膜２０５の上面上に延在するとともに、酸化
シリコン膜スペーサ２１４上端近傍を直接に覆い，酸化
シリコン膜キャップ２１２の上面上に延在している。隣
接する２つのＮ型単結晶シリコン層２１７ａの間隔は５
０ｎｍ程度であり、Ｎ型単結晶シリコン層２１７ａとＮ
型単結晶シリコン層２１７ｂとの最小間隔は１００ｎｍ
程度である。なお、本第２の実施の形態の本一実施例で
は、Ｎ型単結晶シリコン層２１７ａ，２１７ｂに限定さ
れるものではなく、選択成長により形成されたＮ型多結
晶シリコン層から構成されていてもよい。
【００３５】本第２の実施の形態の本一実施例では、ソ
ース・ドレイン領域２１８ａは、Ｎ型拡散層２１３ａ，
Ｎ型単結晶シリコン層２１５ａ，Ｎ型単結晶シリコン−
ゲルマニウム合金層２１６ａおよびＮ型単結晶シリコン
層２１７ａから構成されている。ソース・ドレイン領域
２１８ｂは、Ｎ型拡散層２１３ｂ，Ｎ型単結晶シリコン
層２１５ｂ，Ｎ型単結晶シリコン−ゲルマニウム合金層
２１６ｂおよびＮ型単結晶シリコン層２１７ｂから構成
されている。Ｐ型シリコン基板２０１の主表面に形成さ
れたＮチャネルＭＯＳトランジスタはゲート酸化膜２０
６，ゲート電極２１１およびソース・ドレイン領域２１
８ａ，２１８ｂから構成されている。隣接する２つのＮ
型単結晶シリコン層２１７ａの間隔，Ｎ型単結晶シリコ
ン層２１７ａとＮ型単結晶シリコン層２１７ｂとの最小
間隔がそれぞれ５０ｎｍ，１００ｎｍ程度であることか
ら、隣接するソース・ドレイン領域２１８ａの間，ソー
ス・ドレイン領域２１８ａとソース・ドレイン領域２１
８ｂとの間の絶縁分離は充分に確保されている。
【００３６】ＮチャネルＭＯＳトランジスタを含めてＰ
型シリコン基板２０１は第１の層間絶縁膜２２１により
覆われている。この層間絶縁膜２２１は、例えばＣＶＤ
法による酸化シリコン膜とＢＰＳＧ膜との積層膜等のよ
うな酸化シリコン系絶縁膜からなり、化学機械研磨（Ｃ
ＭＰ）等により平坦化された上面を有している。Ｎ型単
結晶シリコン層２１７ａ，２１７ｂの上面上での層間絶
縁膜２２１の膜厚は例えば３００ｎｍ程度である。この
層間絶縁膜２２１には、層間絶縁膜２２１を貫通してＮ
型単結晶シリコン層２１７ｂに達する０．２５μｍ程度
の口径を有したビット・コンタクト孔２２２が設けられ
ている。これらのビット・コンタクト孔２２２は、例え
ばチタン膜，窒化チタン膜およびタングステン膜が積層
してなるコンタクト・プラグ２２３により充填されてい
る。層間絶縁膜２２１の上面上に設けられたビット線２
２４は、コンタクト・プラグ２２３に直接に接続され、
ソース・ドレイン領域２１８ｂに接続されている。これ
らのビット線２２４は例えば膜厚１２０ｎｍ程度のタン
グステン・シリサイド膜からなり、ビット線２２４の最
小線幅および最小間隔はともに０．２５μｍ程度であ
り、ビット・コンタクト孔２２２の部分でのビット線２
２４の線幅は０．３５μｍ程度であり、ビット線２２４
の配線ピッチは０．６μｍ程度である。
【００３７】本第２の実施の形態の本一実施例では、ビ
ット・コンタクト孔２２２が達する部分でのＮ型単結晶
シリコン層２１７ｂの幅は０．４５μｍ程度であること
から、ビット・コンタクト孔２２２の底部はＮ型単結晶
シリコン層２１７ｂの上面のみからなり、これらＮ型単
結晶シリコン層２１７ｂはビット・コンタクト孔２２２
に対するコンタクト・パッドとしての機能を充分に果す
ことになる。すなわち、ビット・コンタクト孔２２２の
底部が酸化シリコン膜キャップ２１２もしくは酸化シリ
コン膜スペーサ２１４に直接に達することはなく、さら
にはこれらビット・コンタクト孔２２２の底部にゲート
電極２１１の上面が露出することは回避される。このた
め、ビット線２２４（並びにソース・ドレイン領域２１
８ｂ）とゲート電極２１１とのリーク電流および短絡の
抑制が容易になる。
【００３８】また、ビット・コンタクト孔２２２はＮ型
拡散層２１３ｂに直接に達するのではなくＮ型単結晶シ
リコン層２１７ｂの上面に達することから、ビット・コ
ンタクト孔２２２のアスペクト比の低減が実現できる。
さらにまた、ビット・コンタクト孔２２２の深さが浅く
なり、ビット線２２４とＮ型拡散層２１３ｂのと電気的
接続に（Ｎ型単結晶シリコン層２１７ｂ，Ｎ型単結晶シ
リコン−ゲルマニウム合金層２１６ｂおよびＮ型単結晶
シリコン層２１５ｂからなる）抵抗値の低い積層膜が介
在するため、ビット線２２２とソース・ドレイン領域２
１８ｂとの接続抵抗も実質的に低減される。
【００３９】ビット線２２４を含めて、層間絶縁膜２２
１は第２の層間絶縁膜２３１により覆われている。この
層間絶縁膜２３１も酸化シリコン系絶縁膜からなり、ビ
ット線２２４の上面での層間絶縁膜２３１の膜厚は３０
０ｎｍ程度であり、層間絶縁膜２３１の上面も平坦化さ
れている。０．２５μｍ程度の口径を有して層間絶縁膜
２３１および２２１を貫通して設けられたノード・コン
タクト孔２３２は、Ｎ型単結晶シリコン層２１５ａに達
し、コンタクト・プラグ２３３により充填されている。
コンタクト・プラグ２３３の構成は、例えばチタン膜，
窒化チタン膜およびタングステン膜が積層してなる導電
体膜を主体とし、上端が例えば窒化チタン膜により覆わ
れている。層間絶縁膜２３１の上面上に設けられたスト
レージ・ノード電極２３４は、例えば膜厚８００ｎｍ程
度のＮ型多結晶シリコン膜からなり、コンタクト・プラ
グ２３３に直接に接続され、ソース・ドレイン領域２１
８ａに接続されている。これらのストレージ・ノード電
極２３４の間隔および最小幅は０．２５μｍおよび０．
３５μｍ程度である。ストレージ・ノード電極２３４の
上面および側面と層間絶縁膜２３１の上面の少なくとも
一部は、ＯＮＯ膜からなる容量絶縁膜２３５により直接
に覆われている。容量絶縁膜２３５の酸化シリコン膜換
算膜厚は５ｎｍ程度である。容量絶縁膜２３５の表面
は、例えば膜厚１５０ｎｍ程度のＮ型多結晶シリコン膜
からなるセル・プレート電極２３６により直接に覆われ
ている。セル・プレート電極２３６の表面は例えば酸化
シリコン系絶縁膜からなる表面保護膜２４１により直接
に覆われている。ストレージ・ノード電極２３４直上で
の表面保護膜２４１の膜厚は３００ｎｍ程度である。
【００４０】本第２の実施の形態の本一実施例では、ノ
ード・コンタクト孔２３２が達する部分でのＮ型単結晶
シリコン層２１７ａの幅が少なくとも０．４μｍ程度は
あることから、ノード・コンタクト孔２３２の底部もＮ
型単結晶シリコン層２１７ａの上面のみからなり、これ
らＮ型単結晶シリコン層２１７ａもノード・コンタクト
孔２３２に対するコンタクト・パッドとしての機能を充
分に果すことになる。このため、ストレージ・ノード電
極２３４（並びにソース・ドレイン領域２１８ａ）とゲ
ート電極２１１とのリーク電流および短絡の抑制も容易
になる。
【００４１】また、ノード・コンタクト孔２３２はＮ型
拡散層２１３ａに直接に達するのではなくＮ型単結晶シ
リコン層２１７ａの上面に達することから、ノード・コ
ンタクト孔２３２のアスペクト比の低減が実現できる。
さらにまた、ノード・コンタクト孔２３２の深さが浅く
なり、ストレージ・ノード電極２３４とＮ型拡散層２１
３ａのと電気的接続に（Ｎ型単結晶シリコン層２１７
ａ，Ｎ型単結晶シリコン−ゲルマニウム合金層２１６ａ
およびＮ型単結晶シリコン層２１５ａからなる）抵抗値
の低い積層膜が介在するため、ストレージ・ノード電極
２３４とソース・ドレイン領域２１８ａとの接続抵抗も
実質的に低減される。
【００４２】図３のＡＡ線およびＣＣ線での製造工程の
断面模式図である図５および図６と、図３および図３
と、Ｎ型単結晶シリコン−ゲルマニウム合金層の異方性
選択ヘテロ・エピタキシャル成長を説明するための図で
ある図７とを併せて参照すると、本第２の実施の形態の
本一実施例によるＤＲＡＭは、以下のように形成され
る。
【００４３】まず、｛１００｝からなる主表面を有し，
５Ω・ｃｍ程度の比抵抗からなり，〈１１０〉方向の辺
からなるオリエンテーション・フラットを有するシリコ
ン・ウェハからなるＰ型シリコン基板２０１の主表面に
例えば膜厚５０程度のパッド酸化膜（図示せず）が形成
され、このパッド酸化膜を覆う窒化シリコン膜（図示せ
ず）が形成される。この窒化シリコン膜の表面上には、
Ｐ型シリコン基板２０１の主表面の活性領域２０２直上
のみを覆う領域に、フォト・レジスト膜（図示せず）が
形成される。これらの活性領域２０２はＰ型シリコン基
板２０１の主表面において（オリエンテーション・フラ
ットに平行および垂直な）〈１１０〉方向の辺により区
画されてなり、それぞれの活性領域２０２はＴ字型の姿
態を有してＰ型シリコン基板２０１の主表面に規則的に
配置されている。このフォト・レジスト膜をマスクにし
てこの窒化シリコン膜がパターニングされた後、このフ
ォト・レジスト膜をマスクにして５０ｋｅＶ，５×１０
12ｃｍ-2程度のボロンのイオン注入が行なわれる。この
フォト・レジスト膜が除去された後、公知の選択酸化が
行なわれる。これにより、膜厚２００ｎｍ程度のＬＯＣ
ＯＳ型のフィールド酸化膜２０５と、フィールド酸化膜
２０５の底面に直接に接続されるＰ型拡散層２０４とが
形成される。上記窒化シリコン膜およびパッド酸化膜が
除去された後、活性領域２０２の表面には熱酸化により
膜厚８．５ｎｍ程度のゲート酸化膜２０６が形成され
る。
【００４４】次に、例えばジ・クロル・シラン（ＳｉＨ
2 Ｃｌ2 ），ホスフィンをそれぞれ原料ガス，ドーピン
グ・ガスに用いた７００℃程度のＣＶＤ法により、全面
に膜厚５０ｎｍ程度のＮ型多結晶シリコン膜（図に明示
せず）が形成される。さらに、スパッタリングにより全
面に膜厚１００ｎｍ程度のタングステン・シリサイド膜
（図に明示せず）が形成される。さらにまた、ＣＶＤ法
により、全面に膜厚１００ｎｍ程度の酸化シリコン膜が
形成される。これらの酸化シリコン膜，タングステン・
シリサイド膜およびＮ型多結晶シリコン膜が順次異方性
エッチングによりパターニングされ、タングステン・ポ
リサイド膜（Ｎ型多結晶シリコン膜とタングステン・シ
リサイド膜との積層膜）からなる膜厚１５０ｎｍ程度の
ゲート電極２１１とこのゲート電極２１１の上面を選択
的に覆う（膜厚１００ｎｍ程度の）酸化シリコン膜キャ
ップ２１２とが形成される。
【００４５】例えば３０ｋｅＶで２×１０13ｃｍ-2程度
の燐のイオン注入等により、フィールド酸化膜２０５お
よびゲート電極２１１に自己整合的に、活性領域２０２
の表面にＮ型拡散層（図に明示せず）が形成される。こ
れらＮ型拡散層の接合の深さは０．１μｍ程度である。
膜厚５０ｎｍ程度の酸化シリコン膜がＣＶＤにより全面
に形成される。フルオロ・カーボン系のエッチング・ガ
スを用いた異方性エッチングによるエッチ・バックが行
なわれ、酸化シリコン膜スペーサ２１４が形成される。
このエッチ・バックにおいて、酸化シリコン膜キャップ
２１２もエッチングに曝されることになり、酸化シリコ
ン膜キャップ２１２の膜厚は７０ｎｍ程度になる。ま
た、酸化シリコン膜スペーサ２１４およびフィールド酸
化膜２０５に自己整合的に、Ｎ型拡散層２１３ａ，２１
３ｂの表面のゲート酸化膜２０６が除去されて、これら
の部分の上記Ｎ型拡散層の表面が露出される。続いて、
１×１０16ｃｍ-2程度のドーズ量の燐のイオン注入が行
なわれ、少なくとも露出部の不純物濃度が１０20ｃｍ-3
台のＮ型拡散層２１３ａ，２１３ｂが形成される。隣接
するＮ型拡散層２１３ａの間隔は０．３５μｍ程度であ
り、Ｎ型拡散層２１３ａとＮ型拡散層２１３ｂとの間隔
は０．２５μｍ程度である。
【００４６】次に、ＵＨＶ−ＣＶＤを用いて、まずＮ型
拡散層２１３ａ，２１３ｂの露出面に形成された自然酸
化膜を除去した後、例えば６２５℃の温度，１×１０-2
Ｐａ程度の圧力，２．０ｓｃｃｍ程度の流量のジ・シラ
ンと０．２ｓｃｃｍ程度の流量の（１％のホスフィンが
水素により希釈されてなる）ドーピング・ガスとによる
異方性選択エピタキシャル成長により、Ｎ型拡散層２１
３ａ，２１３ｂの上記露出面に自己整合的に高さ（膜
厚）が１００ｎｍ程度，不純物濃度が１×１０19ｃｍ-3
程度のＮ型の（第１のシリコン層である）Ｎ型単結晶シ
リコン層２５５ａ，２５５ｂが形成される。これらＮ型
単結晶シリコン層２２５ａ，２２５ｂの上面のなす辺
は、概ね〈１１０〉からなる。なお、この条件のもとで
は、（Ｎ型単結晶シリコン層の）｛１００｝面の〈１０
０〉方向への成長速度は１０ｎｍ／ｍｉｎ程度であり、
｛１１０｝面の〈１１０〉方向への成長速度は｛１０
０｝面の〈１００〉方向への成長速度の１／２０程度で
ある〔図３，図４，図５（ａ），図６（ａ）〕。
【００４７】第１のＮ型単結晶シリコン層の上記異方性
選択エピタキシャル成長法は、５５０℃〜８００℃の範
囲の基板温度，１０-3Ｐａ〜５×１０-2Ｐａの範囲の圧
力で行なうのが好ましい。基板温度が５５０℃より低い
とＮ型単結晶シリコンが得られなくなり、基板温度が８
００℃より高いと燐等の導電性不純物のドーピングが困
難になる。また、圧力がこの範囲からずれると「異方
性」成長が困難になる。この「異方性」の選択性は基板
温度の上昇，ジ・シランの流量の減少に伴なって高くな
る。原料ガスとしてジ・シランの代りにモノ・シラン
（ＳｉＨ4 ）を用いてもＮ型単結晶シリコン層の異方性
選択エピタキシャル成長は可能であるが、このときの基
板温度はジ・シランを用いる場合より８０℃〜１００℃
程度高温側にシフトする。なお、原料ガスとしてジ・ク
ロル・シランを用いてもＮ型単結晶シリコン層の異方性
選択エピタキャル成長は可能であるが、この場合にはフ
ァセットが多発するという不具合がある。
【００４８】次に、上記Ｎ型単結晶シリコン層２５５
ａ，２５５ｂを形成した後、上記ＵＨＶ−ＣＶＤ装置を
用いて、例えば５８５℃の基板温度，１×１０-2Ｐａ程
度の圧力，１０ｓｃｃｍ程度の流量のジ・シランと０．
５ｓｃｃｍ程度のモノ・ゲルマンと０．２ｓｃｃｍ程度
の流量の（１％のホスフィンが水素により希釈されてな
る）ドーピング・ガスとによる異方性選択ヘテロ・エピ
タキシャル成長により、Ｎ型単結晶シリコン層２１５
ａ，２１５ｂをそれぞれ選択的な覆うＮ型単結晶シリコ
ン−ゲルマニウム合金層２１６ａ，２１６ｂが形成され
る。これらＮ型単結晶シリコン−ゲルマニウム合金層２
１６ａ，２１６ｂの不純物濃度，不純物濃度は、それぞ
れ１×１０20ｃｍ-3程度，２５０ｎｍ程度である。上記
Ｎ型単結晶シリコン層２５５ａ，２５５ｂの露出面が概
ね｛１００｝の上面からなり、さらにＮ型単結晶シリコ
ン層２５５ａ，２５５ｂのこれら上面のなす辺が概ね
〈１１０〉からなることから、Ｎ型単結晶シリコン−ゲ
ルマニウム合金層２１６ａ，２１６ｂの上面は概ねＰ型
シリコン基板２０１の主表面に平行な｛１００｝面から
なり、これらの側面は概ねＰ型シリコン基板２０１の主
表面に垂直な｛１００｝面からなる〔図３，図４，図５
（ｂ），図６（ｂ）〕。
【００４９】選択成長の異方性は、例えば５８５℃程度
の「低温」では、あまり生じない。しかしながら、原料
ガスにモノ・ゲルマンが加わると、異方性の選択成長が
低温でも容易になる。図７は、この傾向を補完的に説明
するための図であり、基板温度が５８５℃，圧力が１×
１０-2Ｐａ，ジ・シランの流量が１０ｓｃｃｍのときの
モノ・ゲルマンの流量による選択成長の異方性の傾向を
示すグラフであり、｛１００｝からなる主表面を有する
シリコン基板および｛１１０｝からなる主表面を有する
シリコン基板に対してのそれぞれ主表面に平行な表面を
有して主表面に垂直に成長する単結晶シリコン−ゲルマ
ニウム合金膜の成長速度を示している。この図７から明
らかなように、モノ・ゲルマンの流量（比）が増大する
と、｛１１０｝面の成長速度の比率が、｛１００｝面の
成長速度より低下する。例えば、モノ・ゲルマンの流量
が０．５ｓｃｃｍのとき、｛１１０｝面の成長速度は
｛１００｝面の成長速度の４割程度になる。
【００５０】次に、上記Ｎ型単結晶シリコン−ゲルマニ
ウム合金層２１６ａ，２１６ｂを形成した後、上記ＵＨ
Ｖ−ＣＶＤ装置を用いて、例えば５８５℃の温度，２×
１０-2Ｐａ程度の圧力，４．０ｓｃｃｍ程度の流量のジ
・シランと０．４ｓｃｃｍ程度の流量の（１％のホスフ
ィンを含だ水素からなる）ドーピング・ガスとによる等
方性選択ヘテロ・エピタキシャル成長により、Ｎ型単結
晶シリコン−ゲルマニウム合金層２１６ａ，２１６ｂの
表面には、膜厚５０ｎｍ程度のＮ型単結晶シリコン層２
５７ａ，２５７ｂが選択的に形成される。これらＮ型単
結晶シリコン層２５７ａ，２５７ｂの不純物濃度は１×
１０19ｃｍ-3程度である。この成長条件では、Ｎ型単結
晶シリコン層２５７ａ等の成長速度はＮ型単結晶シリコ
ン層２５５ａ等の成長速度に等しくなっている〔図３，
図４，図５（ｃ），図５（ｃ）〕。
【００５１】なおここで第２のシリコン層の形成に異方
性選択ヘテロ・エピタキシャル成長法のみを採用するな
らば、第２のシリコン層が酸化シリコン膜スペーサ２１
４を完全に覆うためには充分に厚い膜厚を要することに
なる。第２のシリコン層が酸化シリコン膜スペーサ２１
４を完全に覆わない状態では、ビット・コンタクト孔等
のフォト・リソグラフィ工程におけるアライメント・マ
ージンに関わる問題が生じる。このため、第２のシリコ
ン層の形成に異方性ヘテロ・エピタキシャル成長法を併
用することは差支えないが、これの形成は等方性選択ヘ
テロ・エピタキシャル成長法で終端することが好まし
い。
【００５２】続いて、上記第１の実施の形態の上記一実
施例と同様の条件により、燐のイオン注入と熱処理とが
行なわれる。これら一連の処理により、Ｎ型単結晶シリ
コン層２５５ａ，２５５ｂはそれぞれ不純物濃度が１×
１０20ｃｍ-3程度のＮ型単結晶シリコン層２１５ａ，２
１５ｂに変換され、Ｎ型単結晶シリコン層２５７ａ，２
５７ｂはそれぞれ不純物濃度が１×１０20ｃｍ-3程度の
Ｎ型単結晶シリコン層２１７ａ，２１７ｂに変換され
る。これにより、本第２の実施の形態の本一実施例のソ
ース・ドレイン領域２１８ａ，２１８ｂが形成される。
【００５３】本第２の実施の形態の本一実施例も上記第
１の実施の形態の上記一実施例と同様に、Ｎ型単結晶シ
リコン−ゲルマニウム合金層２１６ａ等がＮ型単結晶シ
リコン層２１７ａ等により覆われていることから、通常
の半導体装置の製造ラインにおいて製造することが容易
になる。
【００５４】本第２の実施の形態の本一実施例は、上記
第１の実施の形態の上記一実施例と次の点で相違する。
すなわち、本第２の実施の形態の本一実施例では、第１
のＮ型のシリコン層とＮ型のシリコン−ゲルマニウム合
金層とは、それぞれ異方性の選択成長による単結晶であ
ることに限定される。一方、本第２の実施の形態の本一
実施例における第２のＮ型のシリコン層に関しては、上
記第１の実施の形態の上記一実施例と同様に、選択成長
であるならば、単結晶でも多結晶でもよい。
【００５５】その後、例えば酸化シリコン膜の形成，Ｂ
ＰＳＧ膜の形成，ＢＰＳＧ膜のリフロー，ＣＭＰ等が行
なわれ、平坦な上面を有する酸化シリコン系絶縁膜から
なる第１の層間絶縁膜２２１が形成される。層間絶縁膜
２２１を貫通してＮ型単結晶シリコン層２１７ｂの上面
に達するビット・コンタクト孔２２２が形成される。こ
れらのビット・コンタクト孔２２２の口径は０．２５μ
ｍ程度であり、ビット・コンタクト孔２２２の底部はＮ
型単結晶シリコン層２１７ｂの上面からはみ出さない
〔図３，図４，図５（ｄ），図６（ｄ）〕。
【００５６】次に、コンタクト・プラグ２２３により、
ビット・コンタクト孔２２２が充填される。例えばスパ
ッタリングにより膜厚１２０ｎｍ程度のタングステン・
シリサイド膜等からなる導電体膜が形成され、この導電
体膜がパターニングされてビット線２２４が形成され
る。続いて、平坦な上面を有する酸化シリコン系絶縁膜
からなる第２の層間絶縁膜２３１が形成される。層間絶
縁膜２３１，２２１を貫通してＮ型単結晶シリコン層２
１７ａの上面に達するノード・コンタクト孔２３２が形
成される。これらのノード・コンタクト孔２３２の口径
も０．２５μｍ程度であり、ノード・コンタクト孔２３
２の底部はＮ型単結晶シリコン層２１７ａの上面からは
み出さない〔図３，図４，図５（ｅ），図６（ｅ）〕。
【００５７】次に、コンタクト・プラグ２３３により、
ノード・コンタクト孔２３２が充填される。全面に膜厚
８００ｎｍ程度のＮ型多結晶シリコンが形成され、これ
がパターニングされてストレージ・ノード電極２３４が
形成される。例えばＯＮＯ膜からなる容量絶縁膜２３５
が形成され、例えば膜厚１５０ｎｍのＮ型多結晶シリコ
ン膜からなるセル・プレート電極２３６が形成される。
さらに表面保護膜２４１が形成され、本第２の実施の形
態の本一実施例によるＤＲＡＭが完成する〔図３，図
４〕。
【００５８】本第２の実施の形態の本一実施例では、Ｎ
型拡散層の上面に不純物濃度の高い第１のＮ型単結晶シ
リコン層と不純物濃度の高いＮ型単結晶シリコン−ゲル
マニウム合金層と不純物濃度の高い第２のＮ型単結晶シ
リコン層とを積層して、ソース・ドレイン領域を構成す
ることから、上記第１の実施の形態の上記一実施例の有
したＮ型拡散層における接合リーク電流の抑制を容易に
すつとともに、ノード・コンタクト孔およびビット・コ
ンタクト孔のアスペクト比を低くすることが可能にな
る。さらにこれら積層単結晶層の抵抗値が低いことか
ら、ビット線あるいはストレージ・ノード電極のと接続
抵抗も低減することが容易になる。また、上記積層単結
晶層は、第１のＮ型単結晶シリコン層を異方性選択エピ
タキシャル成長法により形成し、Ｎ型単結晶シリコン−
ゲルマニウム合金層を異方性選択ヘテロ・エピタキシャ
ル成長法により形成し、第２のＮ型単結晶シリコン層を
等方性選択ヘテロ・エピタキシャル成長法により形成
し、さらに燐のイオン注入と熱処理とを施すことによ
り、実現できる。
【００５９】上記第２の実施の形態の上記一実施例で
は、上述の各種数値パラメータに限定されるものではな
い。さらに、本第２の実施の形態は、本一実施例に限定
されるものではなく、非ＣＯＢ構造のＤＲＡＭ、通常の
ＮチャネルＭＯＳトランジスタを含んだ半導体装置、あ
るいは、ＰチャネルＭＯＳトランジスタを含んだ半導体
装置に対しても適用することが可能である。
【００６０】
【発明の効果】以上説明したように第１の発明によるコ
ンタクト・プラグは、例えばＮ型拡散層に達するコンタ
クト孔のコンタクト・プラグの場合、これを第１のＮ型
シリコン層と高濃度のＮ型シリコン−ゲルマニウム合金
層と第２のＮ型シリコン層とで構成し、さらに第１，第
２のＮ型シリコン層を高濃度化する手段を講じることか
ら、Ｎ型拡散層の接合リーク電流を増大させることなく
低抵抗のコンタクト・プラグの実現が容易になる。さら
にシリコン−ゲルマニウム合金層が第２のシリコン層に
覆われているため、通常の半導体装置の製造ラインに共
存できる。
【００６１】また、第２の発明は、ＭＯＳトランジスタ
の拡散層に自己整合的に単結晶からなる第１のシリコン
層を異方性選択エピタキシャル成長させ、単結晶シリコ
ン−ゲルマニウム合金層を異方性選択ヘテロ・エピタキ
シャル成長させ、さらに等方性の選択成長により第２の
シリコン層を形成している。このため、第１の発明の有
した効果を有するとともに、拡散層に対するコンタクト
孔のアスペクト比を実効的に低減することが容易にな
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の製造工程の断面模
式図である。
【図２】上記第１の実施の形態の上記一実施例の補完説
明のための図であり、コンタクト・プラグにおける燐，
シリコンおよびゲルマニウムのプロファイルを示すグラ
フである。
【図３】本発明の第２の実施の形態の一実施例の平面模
式図である。
【図４】上記第２の実施の形態の上記一実施例の断面模
式図であり、図４（ａ），（ｂ）および（ｃ）は図３の
ＡＡ線，ＢＢ線およびＣＣ線での断面模式図である。
【図５】上記第２の実施の形態の上記一実施例の製造工
程の断面模式図であり、図３のＡＡ線での製造工程の断
面模式図である。
【図６】上記第２の実施の形態の上記一実施例の製造工
程の断面模式図であり、図３のＣＣ線での製造工程の断
面模式図である。
【図７】上記第２の実施の形態の上記一実施例の補完説
明のための図であり、モノ・ゲルマンの流量に対する結
晶成長面の選択性の依存性を示すグラフである。
【図８】従来の半導体装置の製造工程の断面模式図であ
る。
【符号の説明】
１０１，２０１，３０１ Ｐ型シリコン基板 １０３，１５３，２１３ａ，２１３ｂ，３０３ Ｎ型
拡散層 １０５，３０５ 絶縁膜 １０７，３０７ コンタクト孔 １１５，１１７，１５５，１５７，２１５ａ，２１５
ｂ，２１７ａ，２１７ｂ，２５５ａ，２５５ｂ，２５７
ａ，２５７ｂ Ｎ型単結晶シリコン層 １１６，２１６ａ，２１６ｂ Ｎ型単結晶シリコン−
ゲルマニウム合金層 １２４，３２４ 配線 ２０２ 活性領域 ２０４ Ｐ型拡散層 ２０５ フィールド酸化膜 ２０６ ゲート酸化膜 ２１１ ゲート電極 ２１２ 酸化シリコン膜キャップ ２１４ 酸化シリコン膜スペーサ ２１８ａ，２１８ｂ ソース・ドレイン領域 ２２１，２３１ 層間絶縁膜 ２２２ ビット・コンタクト孔 ２２３，２３３ コンタクト・プラグ ２２４ ビット線 ２３２ ノード・コンタクト孔 ２３４ ストレージ・ノード電極 ２３５ 容量絶縁膜 ２３６ セル・プレート電極 ２４１ 表面保護膜 ３１６ Ｎ型シリコン−ゲルマニウム合金層 ３５６ シリコン−ゲルマニウム合金層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 森 秀光 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平４−221821（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/44 - 21/445 H01L 21/768 H01L 29/40 - 29/51

Claims (16)

    (57)【特許請求の範囲】
  1. 【請求項１】 主表面には逆導電型拡散層が設けられた
    一導電型のシリコン基板と、該シリコン基板の主表面を
    覆う絶縁膜と、該逆導電型拡散層に達する該絶縁膜に設
    けられたコンタクト孔とを有し、 前記コンタクト孔を充填し，前記逆導電型拡散層に直接
    に接続される逆導電型の第１のシリコン層と該第１のシ
    リコン層に直接に接続される逆導電型のシリコン−ゲル
    マニウム合金層と該シリコン−ゲルマニウム合金層に直
    接に接続される逆導電型の第２のシリコン層とからなる
    コンタクト・プラグを有し、 前記コンタクト・プラグに直接に接続される前記絶縁膜
    の表面上に設けらてた配線を有することを特徴とする半
    導体装置。
  2. 【請求項２】 前記シリコン−ゲルマニウム合金層のゲ
    ルマニウムの組成比が、高々１０ａｔ．％であることを
    特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記第１のシリコン層が単結晶からな
    り、前記シリコン−ゲルマニウム合金層が単結晶からな
    ることを特徴とする請求項１あるいは請求項２記載の半
    導体装置。
  4. 【請求項４】 前記第２のシリコン層が単結晶からなる
    ことを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 ｛１００｝からなる主表面を有する一導
    電型のシリコン基板の該主表面に設けられた〈１１０〉
    方向の辺により区画された活性領域と、該活性領域を囲
    んで該シリコン基板の主表面の素子分離領域に設けられ
    たフィールド酸化膜とを有し、 前記活性領域の表面に設けられたゲート酸化膜を介して
    該活性領域の表面上を〈１１０〉方向に横断するゲート
    電極と、該ゲート電極の上面を直接に覆う酸化シリコン
    膜キャップと、該ゲート電極および該酸化シリコン膜キ
    ャップの側面を直接に覆う酸化シリコン膜スペーサとを
    有し、 前記ゲート電極および前記フィールド酸化膜に自己整合
    的に前記活性領域の表面に設けられた逆導電型拡散層
    と、前記酸化シリコン膜スペーサ並びに該フィールド酸
    化膜に自己整合的な該逆導電型拡散層の表面を直接に覆
    い，主たる面が｛１００｝面からなる上面を有した逆導
    電型の単結晶からなる第１のシリコン層と、該第１のシ
    リコン層の上面を直接に覆い，｛１１０｝面からなる側
    面および主たる面が｛１００｝面からなる上面を有した
    逆導電型の単結晶からなるシリコン−ゲルマニウム合金
    層と、該シリコン−ゲルマニウム合金層の上面並びに側
    面を直接に覆って少なくとも前記酸化シリコン膜キャッ
    プおよび該フィールド酸化膜の上面に延在する逆導電型
    の第２のシリコン層とからなる逆導電型のソース・ドレ
    イン領域を有し、 前記フィールド酸化膜，酸化シリコン膜キャップ，酸化
    シリコン膜スペーサおよび第２のシリコン層を覆う層間
    絶縁膜と、該層間絶縁膜に設けられた該第２のシリコン
    層の上面に達するコンタクト孔と、該コンタクト孔を介
    して前記ソース・ドレイン領域に接続される該層間絶縁
    膜の表面上に設けられた配線とを有することを特徴とす
    る半導体装置。
  6. 【請求項６】 前記シリコン−ゲルマニウム層のゲルマ
    ニウムの組成比が、高々１０ａｔ．％であることを特徴
    とする請求項５記載の半導体装置。
  7. 【請求項７】 前記第２のシリコン層が単結晶からなる
    ことを特徴とする請求項５あるいは請求項６記載の半導
    体装置。
  8. 【請求項８】 少なくとも前記第１のシリコン層と直接
    に接続する領域の前記逆導電型拡散層の不純物濃度が、
    高濃度であることを特徴とする請求項５，請求項６ある
    いは請求項７記載の半導体装置。
  9. 【請求項９】 一導電型のシリコン基板の主表面の所定
    の領域に逆導電型拡散層を形成し、全面を覆う絶縁膜を
    形成し、該逆導電型拡散層に達するコンタクト孔を該絶
    縁膜に形成する工程と、 選択成長法により、成膜段階（ｉｎ−ｓｉｔｕ）で逆導
    電型の第１のシリコン層を前記コンタクト孔の底部に露
    出した前記逆導電型拡散層の表面に選択的に形成する工
    程と、 選択成長法により、ｉｎ−ｓｉｔｕで逆導電型のシリコ
    ン−ゲルマニウム合金層を前記コンタクト孔内の前記第
    １のシリコン層の上面に選択的に形成する工程と、 選択成長法により、ｉｎ−ｓｉｔｕで逆導電型のシリコ
    ン層を前記コンタクト孔内の前記シリコン−ゲルマニウ
    ム合金層の上面に第２のシリコン層を選択的に形成する
    工程と、 前記第２のシリコン層の上面に直接に接続する配線を、
    前記絶縁膜の表面上に形成する工程とを有することを特
    徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記第１のシリコン層の選択成長法が
    選択的なエピタキシャル成長法であり、前記シリコン−
    ゲルマニウ合金層の選択成長法が選択的なヘテロ・エピ
    タクシャル成長法であることを特徴とする請求項９記載
    の半導体装置の製造方法。
  11. 【請求項１１】 前記第２のシリコン層の選択成長法が
    選択的なヘテロ・エピタキシャル成長法であることを特
    徴とする請求項１０記載の半導体装置の製造方法。
  12. 【請求項１２】 前記コンタクト孔を形成した後、前記
    絶縁膜をマスクにして該コンタクト孔の底部に露出した
    前記逆導電型拡散層の表面に逆導電型不純物の高濃度の
    イオン注入を行なうことを特徴とする請求項８，請求項
    ９あるいは請求項１０記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第２のシリコン層を形成した後
    に、さらに逆導電型不純物の高濃度のイオン注入を行な
    い、熱処理を行なう工程を有することを特徴とする請求
    項１２記載の半導体装置の製造方法。
  14. 【請求項１４】 ｛１００｝からなる主表面を有する一
    導電型のシリコン基板の該主表面における〈１１０〉方
    向の辺により区画された活性領域を囲む素子分離領域
    に、フィールド酸化膜を形成する工程と、 熱酸化により前記活性領域の表面にゲート酸化膜を形成
    し、全面に導電体膜を形成し、該導電体膜の表面を覆う
    酸化シリコン膜を形成し、該酸化シリコン膜および導電
    体膜をパターニングして該ゲート酸化膜を介して該活性
    領域の表面上を〈１１０〉方向に横断するゲート電極と
    該ゲート電極の上面を直接に覆う酸化シリコン膜キャッ
    プとを形成し、該ゲート電極および前記フィールド酸化
    膜をマスクにして該活性領域の表面に逆導電型拡散層を
    形成する工程と、 全面に第２の酸化シリコン膜を形成し、該第２の酸化シ
    リコン膜に対する異方性エッチングによるエッチ・バッ
    クを行なって前記酸化シリコン膜キャップおよびゲート
    電極の側面を直接に覆う酸化シリコン膜スペーサを形成
    するとともに該酸化シリコン膜スペーサおよびフィール
    ド酸化膜に自己整合的に前記ゲート酸化膜を除去する工
    程と、 単結晶シリコンの異方性選択エピタキシャル成長法によ
    り、前記逆導電型拡散層の表面にｉｎ−ｓｉｔｕで逆導
    電型の第１のシリコン層を形成する工程と、 単結晶シリコン−ゲルマニウムの異方性選択ヘテロ・エ
    ピタキシャル成長法により、少なくとも前記第１のシリ
    コン層の上面を直接に覆うｉｎ−ｓｉｔｕで逆導電型の
    シリコン−ゲルマニウム合金層を形成する工程と、 単結晶シリコンの等方性選択ヘテロ・エピタキシャル成
    長法もしくは多結晶シリコンの選択成長法により、少な
    くとも前記シリコン−ゲルマニウム合金層の上面並びに
    側面を直接に覆うｉｎ−ｓｉｔｕで逆導電型の第２のシ
    リコン層を形成する工程と、 全面に層間絶縁膜を形成し、該層間絶縁膜に前記第２の
    シリコン層に達するコンタクト孔を形成し、該層間絶縁
    膜の表面上に該コンタクト孔を介して該第２のシリコン
    層に接続される配線を形成する工程とを有することを特
    徴とする半導体装置の製造方法。
  15. 【請求項１５】 前記第１のシリコン層の異方性選択エ
    ピタキシャル成長法がジ・シラン（Ｓｉ2 Ｈ6 ）もしく
    はモノ・シラン（ＳｉＨ4 ）を主原料ガスとして行なわ
    れることを特徴とする請求項１４記載の半導体装置の製
    造方法。
  16. 【請求項１６】 前記シリコン−ゲルマニウム合金層の
    異方性選択ヘテロ・エピタキシャル成長法が、ジ・シラ
    ンもしくはモノ・シランとモノ・ゲルマン（ＧｅＨ4 ）
    とを主原料ガスとして行なわれることを特徴とする請求
    項１４あるいは請求項１５記載の半導体装置の製造方
    法。
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10242557A (ja) * 1997-02-21 1998-09-11 Sony Corp 半導体発光装置の製造方法
JP4931267B2 (ja) 1998-01-29 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置
US6278186B1 (en) * 1998-08-26 2001-08-21 Intersil Corporation Parasitic current barriers
US6194295B1 (en) * 1999-05-17 2001-02-27 National Science Council Of Republic Of China Production of a refractory metal by chemical vapor deposition of a bilayer-stacked tungsten metal
TW591132B (en) * 1999-06-17 2004-06-11 Taiwan Semiconductor Mfg Method of growing SiGe epitaxy
US6187659B1 (en) * 1999-08-06 2001-02-13 Taiwan Semiconductor Manufacturing Company Node process integration technology to improve data retention for logic based embedded dram
US6521974B1 (en) * 1999-10-14 2003-02-18 Hitachi, Ltd. Bipolar transistor and manufacturing method thereof
KR100529395B1 (ko) * 2000-01-28 2005-11-17 주식회사 하이닉스반도체 이중 에피층 콘택 플러그 구조를 구비하는 반도체 소자 및그 제조 방법
JP4270713B2 (ja) * 2000-05-09 2009-06-03 信越半導体株式会社 シリコンエピタキシャルウェーハの製造方法
KR100407683B1 (ko) * 2000-06-27 2003-12-01 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR100343653B1 (ko) * 2000-09-22 2002-07-11 윤종용 금속 실리사이드층을 갖는 반도체 장치 및 그 제조방법
TW463326B (en) * 2000-11-09 2001-11-11 United Microelectronics Corp Manufacturing method and structure of dynamic random access memory
US6552401B1 (en) 2000-11-27 2003-04-22 Micron Technology Use of gate electrode workfunction to improve DRAM refresh
DE60140076D1 (de) 2000-12-20 2009-11-12 Sony Corp Verfahren zum wachsen aus der dampfphase und herstellungsverfahren für eine halbleiteranordnung
KR100393208B1 (ko) * 2001-01-15 2003-07-31 삼성전자주식회사 도핑된 다결정 실리콘-저매니움막을 이용한 반도체 소자및 그 제조방법
KR100434698B1 (ko) 2001-09-05 2004-06-07 주식회사 하이닉스반도체 반도체소자의 선택적 에피성장법
KR100455724B1 (ko) 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100455725B1 (ko) 2001-10-08 2004-11-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100431295B1 (ko) 2001-10-12 2004-05-12 주식회사 하이닉스반도체 반도체소자의 플러그 형성방법
KR100406537B1 (ko) 2001-12-03 2003-11-20 주식회사 하이닉스반도체 반도체장치의 제조 방법
JP2003249641A (ja) * 2002-02-22 2003-09-05 Sharp Corp 半導体基板、その製造方法及び半導体装置
KR100446316B1 (ko) * 2002-03-30 2004-09-01 주식회사 하이닉스반도체 반도체장치의 콘택플러그 형성 방법
KR100449948B1 (ko) * 2002-05-18 2004-09-30 주식회사 하이닉스반도체 콘택저항을 감소시킨 콘택플러그 형성방법
JP2004014856A (ja) * 2002-06-07 2004-01-15 Sharp Corp 半導体基板の製造方法及び半導体装置の製造方法
KR100443917B1 (ko) * 2002-07-12 2004-08-09 삼성전자주식회사 다마신 게이트 및 에피택셜공정을 이용한 반도체메모리장치 및 그의 제조방법
KR100517328B1 (ko) * 2002-09-17 2005-09-28 주식회사 하이닉스반도체 선택적 에피택셜 성장법을 이용한 콘택플러그를 갖는반도체소자 및 그의 제조 방법
KR100475122B1 (ko) * 2002-12-20 2005-03-10 삼성전자주식회사 실리콘 접촉저항을 개선할 수 있는 반도체 소자 형성방법
KR100503519B1 (ko) * 2003-01-22 2005-07-22 삼성전자주식회사 반도체 장치 및 그 제조방법
US7238595B2 (en) * 2003-03-13 2007-07-03 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US7682947B2 (en) * 2003-03-13 2010-03-23 Asm America, Inc. Epitaxial semiconductor deposition methods and structures
US7517768B2 (en) * 2003-03-31 2009-04-14 Intel Corporation Method for fabricating a heterojunction bipolar transistor
KR100537204B1 (ko) 2003-06-30 2005-12-16 주식회사 하이닉스반도체 반도체 소자의 캐패시터 제조방법
KR20060039915A (ko) * 2003-07-30 2006-05-09 에이에스엠 아메리카, 인코포레이티드 완화된 실리콘 게르마늄 층의 에피택셜 성장
KR100519801B1 (ko) * 2004-04-26 2005-10-10 삼성전자주식회사 스트레스 완충 스페이서에 의해 둘러싸여진 노드 콘택플러그를 갖는 반도체소자들 및 그 제조방법들
KR100603588B1 (ko) * 2004-06-09 2006-07-24 주식회사 하이닉스반도체 낮은 콘택 저항을 갖는 반도체 소자 및 그 제조 방법
KR100602093B1 (ko) * 2004-07-26 2006-07-19 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
KR100602092B1 (ko) * 2004-07-26 2006-07-14 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조방법
US20060182993A1 (en) * 2004-08-10 2006-08-17 Mitsubishi Chemical Corporation Compositions for organic electroluminescent device and organic electroluminescent device
KR100654124B1 (ko) * 2004-11-18 2006-12-08 주식회사 하이닉스반도체 벙커 디펙트를 억제할 수 있는 반도체 소자 제조 방법
KR100637101B1 (ko) * 2005-04-21 2006-10-20 주식회사 하이닉스반도체 에피택셜 스택과 금속층의 이중 구조로 된 콘택플러그를구비하는 반도체소자 및 그의 제조 방법
KR100623175B1 (ko) * 2005-05-30 2006-09-13 삼성전자주식회사 스택형 반도체 장치 및 그 제조 방법
KR100604667B1 (ko) 2005-06-08 2006-07-25 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7687400B2 (en) * 2005-06-14 2010-03-30 John Trezza Side stacking apparatus and method
US7781886B2 (en) * 2005-06-14 2010-08-24 John Trezza Electronic chip contact structure
US7157372B1 (en) * 2005-06-14 2007-01-02 Cubic Wafer Inc. Coaxial through chip connection
US20060281303A1 (en) * 2005-06-14 2006-12-14 John Trezza Tack & fuse chip bonding
US7560813B2 (en) * 2005-06-14 2009-07-14 John Trezza Chip-based thermo-stack
US7851348B2 (en) * 2005-06-14 2010-12-14 Abhay Misra Routingless chip architecture
US8456015B2 (en) * 2005-06-14 2013-06-04 Cufer Asset Ltd. L.L.C. Triaxial through-chip connection
US7767493B2 (en) 2005-06-14 2010-08-03 John Trezza Post & penetration interconnection
US7786592B2 (en) 2005-06-14 2010-08-31 John Trezza Chip capacitive coupling
US7838997B2 (en) * 2005-06-14 2010-11-23 John Trezza Remote chip attachment
JP4215787B2 (ja) * 2005-09-15 2009-01-28 エルピーダメモリ株式会社 半導体集積回路装置およびその製造方法
US20070281460A1 (en) * 2006-06-06 2007-12-06 Cubic Wafer, Inc. Front-end processed wafer having through-chip connections
US7687397B2 (en) * 2006-06-06 2010-03-30 John Trezza Front-end processed wafer having through-chip connections
US7648853B2 (en) 2006-07-11 2010-01-19 Asm America, Inc. Dual channel heterostructure
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication
US7670874B2 (en) * 2007-02-16 2010-03-02 John Trezza Plated pillar package formation
JP2009111200A (ja) 2007-10-31 2009-05-21 Panasonic Corp 半導体装置及びその製造方法
KR101536562B1 (ko) * 2009-02-09 2015-07-14 삼성전자 주식회사 반도체 집적 회로 장치
KR20100107617A (ko) * 2009-03-26 2010-10-06 삼성전자주식회사 상변화 메모리 소자 및 그 제조 방법
EP2461352B1 (en) * 2010-12-06 2013-07-10 Imec Method of manufacturing low resistivity contacts on n-type germanium
KR101865626B1 (ko) * 2011-11-09 2018-06-11 삼성전자주식회사 박막 구조물 및 박막 구조물의 형성 방법
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US8815735B2 (en) * 2012-05-03 2014-08-26 Nanya Technology Corporation Semiconductor device and method of manufacturing the same
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
KR20140148070A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 반도체 메모리 장치 및 제조 방법
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
US10651177B1 (en) * 2018-11-07 2020-05-12 Nanya Technology Corporation Semiconductor device and method of forming the same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5633179A (en) * 1989-12-01 1997-05-27 Kamins; Theodore I. Method of forming silicon/silicon-germanium heterojunction bipolar transistor
JPH04221821A (ja) * 1990-12-25 1992-08-12 Fujitsu Ltd 半導体装置の製造方法
KR0126457B1 (ko) * 1992-01-08 1997-12-26 기타오카 다카시 집적회로, 그 제조방법 및 그 박막형성장치
JP2971246B2 (ja) * 1992-04-15 1999-11-02 株式会社東芝 ヘテロバイポーラトランジスタの製造方法
US5461250A (en) * 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP2964960B2 (ja) * 1996-09-27 1999-10-18 日本電気株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
US5909059A (en) 1999-06-01
US6030894A (en) 2000-02-29
KR19980063792A (ko) 1998-10-07
JPH10163124A (ja) 1998-06-19
KR100265267B1 (ko) 2000-09-15

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