JP4529024B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特にメモリセル部を有する半導体装置に関する。
【0002】
【従来の技術】
近年、半導体装置の集積度が向上し、特に、半導体記憶装置においてはメモリセルが微細化されるに伴い、配線とショートさせることなく配線間にコンタクト部を形成することが困難になってきている。
【0003】
ここで、配線とショートさせることなくコンタクト部を形成すために、セルフアライン法と呼称される手法が採られることが多い。セルフアライン法により形成されたコンタクト部は、自己整合コンタクト(SAC:Self Aligned Contact)と呼称される。
【0004】
メモリセル部では、ショートマージンを上げるために、コンタクト部の形状を、ホール形状ではなく、バータイプやラインタイプと呼称される開口率の大きなエッチングマスクを用いてSACエッチングを行い、かつ化学機械研磨(CMP:Chemical Mechanical Polishing)技術を併用してコンタクト部を形成することが一般的になっている。
【0005】
例えば、特許文献1にセルフアライン法を用いてコンタクト部を形成する手法の一例が挙げられている。
【0006】
【特許文献1】
特開平6-216333号公報(第4欄、図3、4)
【0007】
【発明が解決しようとする課題】
特許文献1に開示されているように、メモリセル部のトランジスタおよび周辺回路部のトランジスタは同時に形成するので、メモリセル部における層間絶縁膜の埋め込み特性向上のための熱処理、およびリフレッシュ特性改善のための熱処理が周辺回路部のトランジスタにもかかってしまい、不純物を高濃度に必要とする周辺回路部のトランジスタのソース・ドレイン領域において不純物の熱拡散が発生し、周辺回路部のトランジスタのパンチスルーマージンが減少する可能性があった。
【0008】
また、集積度の向上に伴い、これまでは適用されていなかった周辺回路部においてもSACエッチングが必要となりつつあり、半導体装置の微細化が進むにつれて、周辺回路部においてもショートマージンの確保および電流駆動能力の向上などが要求される傾向にある。
【0009】
本発明は上記のような問題点を解消するためになされたもので、メモリセル部および周辺回路部を有する半導体装置において、周辺回路部のトランジスタのパンチスルーマージンの減少を抑制するとともに、ショートマージンの確保および電流駆動能力を向上した半導体装置を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明に係る請求項1記載の半導体装置の製造方法は、同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置の製造方法であって、以下の工程(a)〜(h)を備えている。すなわち、前記半導体基板上の前記データ保持部および前記周辺回路部に、ゲート配線を形成する工程(a)と、前記データ保持部の前記ゲート配線の側面外方の前記半導体基板の表面内に、第1の不純物領域を形成する工程(b)と、前記データ保持部および前記周辺回路部の前記ゲート配線の側面に、それぞれ第1のサイドウォール絶縁膜を形成する工程(c)と、前記データ保持部の前記第1のサイドウォール絶縁膜の側面外方の前記半導体基板の表面内に、第2の不純物領域を形成する工程(d)と、前記データ保持部上および前記周辺回路部上を覆い、前記第1のサイドウォール絶縁膜と異なる材質の第1の層間絶縁膜を形成する工程(e)と、前記データ保持部上の前記層間絶縁膜を複数の前記ゲート配線(102)に跨るようにストライプ状もしくは階段状に選択的に除去して、前記第1および第2の不純物領域が形成された前記半導体基板の表面に達する第1の開口部を形成し、該第1の開口部に導電体を埋め込んでコンタクトプラグを形成する工程(f)と、前記コンタクトプラグの形成後、前記周辺回路部の前記第1の層間絶縁膜を除去するとともに、前記データ保持部と前記周辺回路部との境界部のうち、前記ゲート配線の延在する方向と交差する境界部においては、前記境界部に最も近い前記コンタクトプラグをエッチングストップ膜として、前記コンタクトプラグの前記境界部側の側面を露出し、前記ゲート配線の延在する方向に対して垂直の方向と交差する境界部においては、前記境界部に最も近い前記ゲート配線の前記第1のサイドウォール絶縁膜をエッチングストップ膜として、前記ゲート配線の前記境界部側の前記第1のサイドウォール絶縁膜の側面を露出する工程(g)と、前記工程(g)の後、前記周辺回路部において、前記第1のサイドウォール絶縁膜を有する前記ゲート配線を用いて前記周辺回路部の前記半導体基板の表面内に自己整合的に第3の不純物注入を行い、第3の不純物領域を形成する工程(h)とを備えている。
【0011】
本発明に係る請求項12記載の半導体装置は、同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設されたゲート配線と、前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第1のサイドウォール絶縁膜と、前記データ保持部の前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第1および第2の不純物領域と、前記周辺回路部の前記ゲート配線の前記第1のサイドウォール絶縁膜の側面に配設された第2のサイドウォール絶縁膜と、前記データ保持部上に設けられた第1の層間絶縁膜を、複数の前記ゲート配線に跨るようにストライプ状もしくは階段状に貫通して、前記第1および第2の不純物領域が形成された前記半導体基板の表面に達する導電体で構成されるコンタクトプラグと、前記周辺回路部の前記第2のサイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第1および第2の不純物領域よりも不純物濃度が高い第3の不純物領域と、前記データ保持部の前記コンタクトプラグ上および前記周辺回路部の前記第3の不純物領域が形成された前記半導体基板の表面に配設されたシリサイド膜と、前記データ保持部の前記第1の層間絶縁膜上および前記周辺回路部上を覆うように配設された第2の層間絶縁膜と、を備え、前記データ保持部と前記周辺回路部との境界部のうち、前記ゲート配線の延在する方向と交差する境界部においては、前記境界部に最も近い前記コンタクトプラグの前記境界部側の側面が、前記第2の層間絶縁膜と接し、前記ゲート配線の延在する方向に対して垂直の方向と交差する境界部においては、前記境界部に最も近い前記ゲート配線の前記境界部側の前記第1のサイドウォール絶縁膜の側面が、前記第2の層間絶縁膜と接する。
【0012】
本発明に係る請求項13記載の半導体装置は、同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設されたゲート配線と、前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第1のサイドウォール絶縁膜と、前記データ保持部の前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第1および第2の不純物領域と、前記周辺回路部の前記ゲート配線の前記第1のサイドウォール絶縁膜の側面に配設された第2のサイドウォール絶縁膜と、前記データ保持部上に設けられた第1の層間絶縁膜を、複数の前記ゲート配線に跨るようにストライプ状もしくは階段状に貫通して、前記第1および第2の不純物領域が形成された前記半導体基板の表面に達する導電体で構成されるコンタクトプラグと、前記周辺回路部の前記第2のサイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第1および第2の不純物領域よりも不純物濃度が高い第3の不純物領域と、前記周辺回路部の前記第3の不純物領域が形成された前記半導体基板の表面にのみ配設されたシリサイド膜と、前記データ保持部上および前記周辺回路部上を覆うように配設された第2の層間絶縁膜と、を備え、前記データ保持部と前記周辺回路部との境界部のうち、前記ゲート配線の延在する方向と交差する境界部においては、前記境界部に最も近い前記コンタクトプラグの前記境界部側の側面が、前記第2の層間絶縁膜と接し、前記ゲート配線の延在する方向に対して垂直の方向と交差する境界部においては、前記境界部に最も近い前記ゲート配線の前記境界部側の前記第1のサイドウォール絶縁膜の側面が、前記第2の層間絶縁膜と接する。
【0013】
【発明の実施の形態】
<A.実施の形態1>
以下、図1〜図24を用いて本発明に係る実施の形態1について説明する。
<A−1.製造方法>
製造工程を順に示す断面図である図1〜図16を用いてDRAM(Dynamic Random Access Memory)100の製造方法について説明する。なお、DRAM100の構造については最終工程を説明する図16に示す。
【0014】
また、図1〜図16においてはDRAM100のうち、メモリセル部およびメモリセル部の周辺に配設された周辺回路部(ロジック回路、センスアンプ、デコーダなどを含む)の構成を並べて示している。
【0015】
まず、図1に示す工程において、シリコン基板などの半導体基板1を準備し、素子間分離のための素子分離酸化膜2を選択的に形成し活性領域を規定する。なお、素子分離酸化膜2は、熱酸化(LOCOS酸化)あるいはトレンチに酸化膜を埋め込む手法(トレンチ分離)により形成する。
【0016】
そして、活性領域(素子分離酸化膜2で規定される半導体基板1の領域)には、MOSトランジスタのウェル領域およびチャネル領域を形成するための不純物注入を行う。
【0017】
その後、基板全面にシリコン酸化膜3を形成し、その上に導電性シリコン膜4、バリアメタル膜5、メタル配線膜6および保護絶縁膜7を順に積層する。なお、この積層膜はポリメタルゲートを想定したものであり、ポリサイドゲートの場合は、バリアメタル層5は省略でき、シリコン膜4の上にシリサイド膜を形成すれば良い。
【0018】
ここで、シリコン酸化膜3は熱酸化膜、あるいは減圧CVD法および常圧CVD法を用いて形成したノンドープの堆積酸化膜であり、膜厚は1nm〜10nmである。
【0019】
また、導電性シリコン膜4はCVD法で堆積した多結晶シリコンあるいはアモルファスシリコンで構成され、リン(P)、ヒ素(As)およびボロン(B)の何れかを含み、膜厚は20nm〜150nmである。
【0020】
そして、バリアメタル膜5は窒化チタン(TiN)あるいは窒化タングステン(WN)等の高融点金属膜で構成され、膜厚は2nm〜10nmである。
【0021】
また、メタル配線膜6はタングステン(W)等の高融点金属膜で構成され、膜厚は20nm〜150nmである。
【0022】
なお、ポリサイドゲートの場合は、導電性シリコン膜4の上にタングステンシリサイド(WSi)などの金属シリサイド膜を形成し、その膜厚は20nm〜150nmである。
【0023】
保護絶縁膜7は、シリコン酸化膜をRIE(Reactive Ion Etching)法等でドライエッチングする際に、シリコン酸化膜との選択比が得られる材質、例えば、CVD法で堆積したシリコン窒化膜(SiN)や酸窒化膜(SiON)あるいはこれらの多層膜、またはシリコン酸化膜とシリコン窒化膜との2層膜で構成され、膜厚は20nm〜100nmである。
【0024】
次に、図2に示す工程において、保護絶縁膜7上に写真製版(フォトリソグラフィ)により所望のゲート配線パターンを形成するためのレジストマスク(図示せず)をパターニングし、RIE法等のエッチングにより、酸化シリコンに対するドライエッチングを行って、保護絶縁膜7をゲート配線パターンに合致するようにパターニングする。
【0025】
次に、保護絶縁膜7をエッチングマスクとして使用し、RIE法等のエッチングにより、メタルおよび多結晶シリコン(ポリシリコン)に対するドライエッチングを行って、メタル配線膜6、バリアメタル膜5および導電性シリコン膜4をゲート配線パターンに合致するようにパターニングする。これにより、メモリセル部においては、シリコン酸化膜3上に導電性シリコン膜4a、バリアメタル膜5a、メタル配線膜6aおよび保護絶縁膜7aで構成されるゲート配線G1が形成され、周辺回路部においては、シリコン酸化膜3上に導電性シリコン膜4b、バリアメタル膜5b、メタル配線膜6bおよび保護絶縁膜7bで構成されるゲート配線G2が形成される。
【0026】
この場合のエッチングには、シリコン酸化膜に対して選択比のあるエッチングを使用するので、シリコン酸化膜3が完全に除去されることはなく、半導体基板1上にシリコン酸化膜3が残る。なお、この後、リーク電流低減のために、半導体基板1上およびシリコン膜4の側壁に熱酸化により酸化膜を形成する場合もある。
【0027】
次に、ゲート配線G1およびG2を注入マスクとして、ドーズ量1×1012〜1×1013/cm2の不純物のイオン注入を行い、メモリセル部においてはソース・ドレイン領域8a(第1の不純物領域)を、周辺回路部においてはソース・ドレイン領域8b(第1の不純物領域)を形成する。この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は10keV〜20keVのエネルギーで注入し、ヒ素(As)の場合は15keV〜30keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、2フッ化ボロン(BF2)を5keV〜10keVのエネルギーで注入する。なお、ソース・ドレイン領域8aおよび8bは、ソース・ドレインエクステンション領域あるいは低ドープドレイン領域(LDD領域)とも呼称される領域である。
【0028】
次に、半導体基板1の全面に例えばCVD法によって厚さ5nm〜100nmのシリコン窒化膜を堆積した後、RIE法等で異方性ドライエッチングを全面的に行うことで、図3に示すようにゲート配線G1およびG2の側壁に、それぞれサイドウォール窒化膜9aおよび9b(第1のサイドウォール窒化膜)を形成する。
【0029】
この場合のエッチングには、シリコン酸化膜に対して選択比のあるエッチングを使用するので、シリコン酸化膜3が完全に除去されることはない。
【0030】
なお、サイドウォール窒化膜9aおよび9bは、ゲート配線G1およびG2の側壁保護を目的として設けられ、シリコン酸化膜をRIE法等でドライエッチングする際に選択比を有する膜であればシリコン窒化膜に限定されるものではなく、例えば酸窒化膜でも良い。
【0031】
次に、図4に示す工程において、サイドウォール窒化膜9aおよび9bをそれぞれ有するゲート配線G1およびG2を注入マスクとして、ドーズ量1×1013〜1×1014/cm2の不純物のイオン注入を行い、メモリセル部においてはソース・ドレイン領域10a(第2の不純物領域)を、周辺回路部においてはソース・ドレイン領域10b(第2の不純物領域)を形成する。この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は20keV〜30keVのエネルギーで注入し、ヒ素(As)の場合は30keV〜40keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、2フッ化ボロン(BF2)を10keV〜15keVのエネルギーで注入する。
【0032】
このように、サイドウォール窒化膜9aおよび9bを形成した後に不純物を注入することで、特にメモリセル部での接合緩和やトランジスタのショートチャネル効果の抑制などの効果が得られる。
【0033】
次に、図5に示す工程において、半導体基板1の保護を目的として、基板全面に厚さ5nm〜50nmの絶縁膜11を堆積する。ここで絶縁膜11はシリコン酸化膜をRIE法等でドライエッチングする際に選択比を有する膜であり、例えばCVD法で堆積したシリコン窒化膜や酸窒化膜である。なお、絶縁膜11は必ずしも設けなくても良い。
【0034】
次に、図6に示す工程において、半導体基板1の全面に例えばCVD法によって厚さ300nm〜1000nmの層間絶縁膜14(第1の層間絶縁膜)を堆積する。ここで、層間絶縁膜14としては、埋め込み特性や平坦性の良好な、リンやボロンをドープしたシリコン酸化膜(BPTEOSおよびPTEOSなど)を堆積する。そして、ゲート配線間の確実な埋め込み、および段差を低減して平坦化性を向上するために高温(800℃〜1000℃)の熱処理を行う。
【0035】
次に、図7に示す工程において、コンタクトプラグを設ける場所に開口部OP1を有するレジストマスクRM1を層間絶縁膜14に形成する。
【0036】
そして、開口部OP1における層間絶縁膜14をRIE法等のドライエッチングにより除去し、コンタクト開口部16を形成する。このとき、シリコン窒化膜に対して選択比の大きなエッチングを行うことにより、保護膜である絶縁膜11(例えばシリコン窒化膜)が完全に除去されることを防止できる。
【0037】
ここで、メモリセル部におけるレジストマスクRM1の平面パターンの例を図17および図18に示す。なお、図17および図18にはレジストマスクRM1の一部だけを示している。
【0038】
図17に示すパターンはバータイプと呼称され、セルの最小単位の長さが、セルの平面配置における繰り返しパターンの半分長さに相当するハーフピッチセルの場合に適用される。
【0039】
また、図18に示すパターンはラインタイプと呼称され、セルの最小単位の長さが、セルの平面配置における繰り返しパターンの4分の1の長さに相当するクォーターピッチセルの場合に適用される。
【0040】
図17および図18において、並列に配設されたストライプ状の複数のゲート配線102の隙間に活性領域101が存在し、コンタクトプラグを形成するためのレジストマスク103は、活性領域上であってもコンタクトプラグを形成しない部分の上にレジスト材1031が配設され、その他の部分が開口部となっている。
【0041】
なお、レジスト材1031の平面形状は、図17においては幾つかのゲート配線102に跨るストライプ状をなし、図18においては全てのゲート配線102に跨るように連続した階段状をなしている。
【0042】
ここで、図17および図18におけるA−A線での矢示断面が図7に示すメモリセル部での断面図に対応する。
【0043】
また、図17および図18におけるゲート配線102およびレジストマスク103は、それぞれ図7に示すゲート配線G1およびレジストマスクRM1に相当する。
【0044】
ここで、製造工程の説明に戻る。レジストマスクRM1を除去した後、図8に示す工程において、RIE法等のドライエッチングを用いて、コンタクト開口部16内の絶縁膜11を除去する。このとき、コンタクト開口部16底部の絶縁膜11およびシリコン酸化膜3だけでなく、ゲート配線G1を覆う絶縁膜11も除去するようにエッチング条件を設定するが、ゲート配線G1は保護絶縁膜7aおよびサイドウォール窒化膜9aで覆われているので、ゲート配線G1を露出させることなく半導体基板1の主面を露出させることができる。また、このとき、ゲート配線G1によって覆われるシリコン酸化膜3は除去されず、ゲート絶縁膜3aとして残ることになる。
【0045】
次に、図9に示す工程において、プラグ材となる導電性シリコン膜17を半導体基板1の全面に堆積し、コンタクト開口部16を埋め込む。導電性シリコン膜17は、例えばCVD法で堆積した多結晶シリコンやアモルファスシリコンに、PやAsをドープしたものであり、その膜厚は100nm〜400nmである。
【0046】
次に、図10に示す工程において、RIE法等のドライエッチングとCMP法等による研磨とを組み合わせて用い、ゲート配線G1およびG2の上面が露出するまで、導電性シリコン膜17、層間絶縁膜14および絶縁膜11を除去する。このことにより、コンタクトプラグ17aをゲート配線G1の間に形成することができる。
【0047】
この後、リフレッシュ特性向上のための高温(800℃〜1000℃)の熱処理を行う。
【0048】
ここで、コンタクトプラグ17aが形成された状態でのメモリセル部の平面図を図19および図20に示す。
【0049】
なお、図19は図17を用いて説明したバータイプのパターンを有するレジストマスクを用いた場合の平面図であり、コンタクトプラグ104がゲート配線102の間に埋め込まれ、図17においてレジスト材1031を配設した部分には層間絶縁膜105が残っている。
【0050】
また、図20は図18を用いて説明したラインタイプのパターンを有するレジストマスクを用いた場合の平面図であり、コンタクトプラグ104がゲート配線102の間に埋め込まれ、図18においてレジスト材1031を配設した部分には層間絶縁膜105が残っている。
【0051】
なお、図19および図20におけるコンタクトプラグ104および層間絶縁膜105は、それぞれ図10に示すコンタクトプラグ17aおよび層間絶縁膜14に相当する。
【0052】
ここで、製造工程の説明に戻る。図11に示す工程において、写真製版によりメモリセル部だけを覆うレジストマスクRM2を形成し、周辺回路部の層間絶縁膜14を、HF(フッ酸)等の溶液を用いたウエットエッチングにより除去する。このとき、シリコン窒化膜で構成される絶縁膜11は除去されずに残る。
【0053】
ここで、レジストマスクRM2が形成された状態でのメモリセル部および周辺回路部の平面図を図21および図22に示す。
【0054】
図21は図19を用いて説明したメモリセル部をレジストマスクRM2で覆った状態を表し、図22は図20を用いて説明したメモリセル部をレジストマスクRM2で覆った状態を表している。
【0055】
また、図21および図22におけるB−B線およびC−C線での矢示断面を、それぞれ図23および図24に示す。
【0056】
図23および図24に示すように、周辺回路部はレジストマスクRM2で覆われていないのでエッチング溶液SLに接触するが、メモリセル部では、周辺回路部との境界部分においてゲート配線G1およびコンタクトプラグ17aがエッチング溶液に対する防壁となり、エッチング溶液SLがメモリセル部に侵入することを防止することができる。このため、メモリセル部内にある層間絶縁膜14がエッチングされることが防止される。従って、周辺回路部のみにおいて層間絶縁膜14が除去される。これを層間絶縁膜14の自己整合的除去と呼称する。
【0057】
ここで、製造工程の説明に戻る。まず、レジストマスクRM2を除去した後、少なくともメモリセル部をレジストマスクRM3で覆い、図12に示す工程において、異方性ドライエッチングにより、周辺回路部の半導体基板1上に形成されたシリコン酸化膜3および絶縁膜11を除去して、絶縁膜11をサイドウォール窒化膜9の側面にサイドウォール絶縁膜11bとして残す。そして当該ゲート配線G2を注入マスクとして、ドーズ量1×1015〜1×1016/cm2の不純物のイオン注入を行い、周辺回路部においてソース・ドレイン領域31b(第3の不純物領域)を形成する。この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は35keV〜45keVのエネルギーで注入し、ヒ素(As)の場合は50keV〜60keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、ボロン(B)の場合は5keV〜10keVのエネルギーで注入し、2フッ化ボロン(BF2)の場合は20keV〜30keVのエネルギーで注入する。なお、ソース・ドレイン領域31bは、周辺回路部のMOSトランジスタに適応したソース・ドレイン領域である。
【0058】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板1上にシリコン酸化膜3および絶縁膜11を残した状態でイオン注入を行い、その後、異方性ドライエッチングにより絶縁膜11およびシリコン酸化膜3を除去しても良い。
【0059】
なお、当該ドライエッチングにより半導体基板1上に露出するシリコン酸化膜3は除去されるが、ゲート配線G2によって覆われるシリコン酸化膜3は除去されず、ゲート絶縁膜3bとして残ることになる。また、ゲート配線G2の側面にも絶縁膜11が残る。
【0060】
次に、レジストマスクRM3を除去した後、図13に示す工程において、メモリセル部で露出しているコンタクトプラグ17aの表面および周辺回路部で露出している半導体基板1の表面、すなわち活性領域の表面に、同時にそれぞれメタルシリサイド膜32aおよび32bを形成する。
【0061】
メタルシリサイド膜32aおよび32bの形成方法は、コバルト(Co)、チタン(Ti)、ニッケル(Ni)、ハフニウム(Hf)などの高融点金属を半導体基板1の表面およびコンタクトプラグ17aの表面に堆積し、熱処理によりシリコンと金属とをシリサイド反応させる方法が一般的である。
【0062】
次に、図14に示す工程において、半導体基板1の全面に層間絶縁膜18(第2の層間絶縁膜)となるシリコン酸化膜を、例えば減圧CVD法あるいは常圧CVD法を用いて堆積する。なお、層間絶縁膜18の膜厚は50nm〜500nmで、ノンドープでも良く、リンやボロンをドープしても良い。
【0063】
その後、図15に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部OP2およびOP3となったレジストマスクRM4を形成する。そして、レジストマスクRM4をエッチングマスクとして、RIE法等のドライエッチングを用いて、層間絶縁膜18を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部20aおよび20bを形成する。
【0064】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ17a上のメタルシリサイド膜32aに達するコンタクト開口部20aを形成し、周辺回路部においては、半導体基板1上のメタルシリサイド膜32bに達するコンタクト開口部20bを得る。
【0065】
なお、コンタクト開口部20aおよび20bは自己整合的に得られるので、SACコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【0066】
次に、図16に示す工程において、半導体基板1の全面に金属膜24および25を順に堆積し、金属膜24および25をコンタクト開口部20aおよび20b内に埋め込む。これにより、それぞれビット線コンタクト21aおよび21bを形成する。なお、金属膜24はTi、TiNなどのバリアメタルで、膜厚は20nm〜100nmである。また、金属膜25はW等の高融点金属のシリサイド膜、あるいはW、Al(アルミニウム)等の金属膜で、あるいは、これらの多層膜で、膜厚は50nm〜200nmである。
【0067】
そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたRIE法等のドライエッチングにより所望のビット線を形成することで、DRAM100の主たる部分の形成が完了する。
【0068】
<A−2.作用効果>
以上説明した実施の形態1の製造方法においては、図12を用いて説明した周辺回路部におけるソース・ドレイン領域31bの形成は、図6を用いて説明した層間絶縁膜14の形成工程の後に行うので、層間絶縁膜14の形成に際して埋め込み特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0069】
また、周辺回路部におけるソース・ドレイン領域31bの形成は、図10を用いて説明したコンタクトプラグ17aの形成工程の後に行うので、コンタクトプラグ17a形成後にリフレッシュ特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0070】
このように、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、高温(800℃〜1000℃)の熱処理の影響を受けることがないので、周辺回路部におけるMOSトランジスタのパンチスルーマージンの減少を防止できる。
【0071】
また、メモリセル部においては、全てのコンタクトプラグ17aの上面にメタルシリサイド膜32aが形成されるので、ビット線コンタクト21aおよびストレージノードコンタクト(図示せず)のコンタクト抵抗を下げることができる。
【0072】
特に、ビット線よりも上層に形成されるストレージキャパシタのストレージノード(図示せず)とビット線コンタクト21aとを接続するストレージノードコンタクトにおいては、開口部の幅に対する深さのアスペクト比が大きく、開口後にホール底面にシリサイド膜を形成することが難しいとされるが、コンタクトプラグ17aの上面にはメタルシリサイド膜32aが形成されているので、ストレージノードコンタクトのコンタクト抵抗を下げることができる。
【0073】
また、周辺回路部では、半導体基板1上にメタルシリサイド膜32bが形成されることにより、ビット線コンタクト21bと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【0074】
<B.実施の形態2>
次に、図25〜図31を用いて本発明に係る実施の形態2について説明する。<B−1.製造方法>
製造工程を順に示す断面図である図25〜図31を用いてDRAM200の製造方法について説明する。なお、DRAM200の構造については最終工程を説明する図31に示す。また、図1〜図16を用いて説明したDRAM100の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【0075】
図1〜図11を用いて説明した工程を経て、周辺回路部から層間絶縁膜14が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線G2の側面および半導体基板1の上部には、シリコン窒化膜で構成される絶縁膜11が残る。
【0076】
そして、図25に示す工程において、半導体基板1の全面に、厚さ5nm〜100nmのシリコン酸化膜29を、例えばCVD法により堆積する。これにより、メモリセル部がシリコン酸化膜29で覆われるとともに、周辺回路部においては絶縁膜11のさらに上部にシリコン酸化膜29が形成され、ゲート配線G2がシリコン酸化膜29で覆われる。
【0077】
次に、図26に示す工程において、少なくともメモリセル部をレジストマスクRM11で覆い、RIE法等のドライエッチングを用いて、シリコン酸化膜29に対し全面エッチバックを行う。これにより、周辺回路部ではゲート配線G2の側面最外部にシリコン酸化膜29がサイドウォール酸化膜29b(サイドウォール絶縁膜)として残る。
【0078】
このとき、半導体基板1上のシリコン酸化膜29、絶縁膜11およびシリコン酸化膜3が除去され、周辺回路部では半導体基板1の表面、すなわち活性領域が露出した状態となる。
【0079】
なお、メモリセル部では、シリコン酸化膜29はレジストマスクRM11で保護されているので、シリコン酸化膜29aとして残る。
【0080】
続いて、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびサイドウォール酸化膜29を側面に有するゲート配線G2を注入マスクとして、ドーズ量1×1015〜1×1016/cm2の不純物のイオン注入を行い、ソース・ドレイン領域31bを形成する。
【0081】
この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は35keV〜45keVのエネルギーで注入し、ヒ素(As)の場合は50keV〜60keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、ボロン(B)の場合は5keV〜10keVのエネルギーで注入し、2フッ化ボロン(BF2)の場合は20keV〜30keVのエネルギーで注入する。
【0082】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板1上にシリコン酸化膜3、絶縁膜11およびシリコン酸化膜29を残した状態でイオン注入を行い、その後、異方性ドライエッチングによりシリコン酸化膜29、絶縁膜11およびシリコン酸化膜3を除去しても良い。
【0083】
なお、当該ドライエッチングにより半導体基板1上に露出するシリコン酸化膜3は除去されるが、ゲート配線G2によって覆われるシリコン酸化膜3は除去されず、ゲート絶縁膜3bとして残ることになる。また、ゲート配線G2の側面にも絶縁膜11およびシリコン酸化膜29bが残る。
【0084】
次に、レジストマスクRM11を除去した後、図27に示す工程において、周辺回路部で露出している半導体基板1の表面、すなわち活性領域の表面に、メタルシリサイド膜32bを形成する。なお、メモリセル部はシリコン酸化膜29aで覆われているので、その上に高融点金属を形成してもシリサイド反応が起きず、メタルシリサイド膜は形成されない。なお、シリコン酸化膜上やシリコン窒化膜上など、シリサイド反応が起きない部分に形成された高融点金属は除去する。
【0085】
次に、図28に示す工程において、HF等の溶液を用いたウエットエッチングにより、メモリセル部を覆うシリコン酸化膜29aおよび、周辺回路部におけるゲート配線G2の側面最外部にあるシリコン酸化膜29bを除去する。
【0086】
これにより、メタルシリサイド膜32b形成時に、シリコン酸化膜29上において発生した可能性のある異物を、シリコン酸化膜29aおよび29bごと除去する。
【0087】
次に、図29に示す工程において、半導体基板1の全面に層間絶縁膜18となるシリコン酸化膜を、例えばCVD法で堆積する。
【0088】
その後、図30に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部OP11およびOP12となったレジストマスクRM12を形成する。そして、レジストマスクRM12をエッチングマスクとして、RIE法等のドライエッチングを用いて、層間絶縁膜18を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部20aおよび20bを形成する。
【0089】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ17a上に達するコンタクト開口部20aを形成し、周辺回路部においては、半導体基板1上のメタルシリサイド膜32bに達するコンタクト開口部20bを得る。
【0090】
なお、コンタクト開口部20aおよび20bは自己整合的に得られるので、SACコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【0091】
次に、図31に示す工程において、半導体基板1の全面に金属膜24および25を順に堆積し、金属膜24および25をコンタクト開口部20aおよび20b内に埋め込む。これにより、それぞれビット線コンタクト21aおよび21bを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたRIE法等のドライエッチングにより所望のビット線を形成することで、DRAM200の主たる部分の形成が完了する。
【0092】
<B−2.作用効果>
以上説明した実施の形態2の製造方法においては、図26を用いて説明した周辺回路部におけるソース・ドレイン領域31bの形成は、図6を用いて説明した層間絶縁膜14の形成工程の後に行うので、層間絶縁膜14の形成に際して埋め込み特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0093】
また、周辺回路部におけるソース・ドレイン領域31bの形成は、図10を用いて説明したコンタクトプラグ17aの形成工程の後に行うので、コンタクトプラグ17a形成後にリフレッシュ特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0094】
このように、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、高温(800℃〜1000℃)の熱処理の影響を受けることがないので、周辺回路部におけるMOSトランジスタのパンチスルーマージンの減少を抑制できる。
【0095】
また、図26を用いて説明したように、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびシリコン酸化膜29を側面に有するゲート配線G2を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域31bを形成するので、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【0096】
また、図27を用いて説明したように、周辺回路部では、半導体基板1上にメタルシリサイド膜32bが形成されることにより、ビット線コンタクト21bと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【0097】
<C.実施の形態3>
次に、図32〜図35を用いて本発明に係る実施の形態3について説明する。<C−1.製造方法>
製造工程を順に示す断面図である図32〜図35を用いてDRAM300の製造方法について説明する。なお、DRAM300の構造については最終工程を説明する図35に示す。また、図1〜図16を用いて説明したDRAM100の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【0098】
図1〜図11を用いて説明した工程を経て、周辺回路部から層間絶縁膜14が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線G2の側面および半導体基板1の上部には、シリコン窒化膜で構成される絶縁膜11が残る。
【0099】
そして、図25を用いて説明した工程を経て、半導体基板1の全面に、厚さ5nm〜100nmのシリコン酸化膜29を堆積する。
【0100】
次に、図32に示す工程において、RIE法等のドライエッチングを用いて、シリコン酸化膜29に対し全面エッチバックを行う。これにより、メモリセル部においてはコンタクトプラグ17aが露出した状態となり、周辺回路部ではゲート配線G2の側面最外部にシリコン酸化膜29がサイドウォール酸化膜29bとして残る。
【0101】
なお、このとき半導体基板1上のシリコン酸化膜29、絶縁膜11およびシリコン酸化膜3が除去され、周辺回路部では半導体基板1の表面、すなわち活性領域が露出した状態となる。
【0102】
また、上記ドライエッチングにより半導体基板1上に露出するシリコン酸化膜3は除去されるが、ゲート配線G2によって覆われるシリコン酸化膜3は除去されず、ゲート絶縁膜3bとして残ることになる。
【0103】
次に、図33に示す工程において、少なくともメモリセル部をレジストマスクRM21で覆い、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびサイドウォール酸化膜29bを側面に有するゲート配線G2を注入マスクとして、ドーズ量1×1015〜1×1016/cm2の不純物のイオン注入を行い、ソース・ドレイン領域31bを形成する。
【0104】
この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は35keV〜45keVのエネルギーで注入し、ヒ素(As)の場合は50keV〜60keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、ボロン(B)の場合は5keV〜10keVのエネルギーで注入し、2フッ化ボロン(BF2)の場合は20keV〜30keVのエネルギーで注入する。
【0105】
次に、レジストマスクRM21を除去した後、図34に示す工程において、メモリセル部で露出しているコンタクトプラグ17aの表面および周辺回路部で露出している半導体基板1の表面、すなわち活性領域の表面に、それぞれメタルシリサイド膜32aおよび32bを形成する。
【0106】
その後、HF等の溶液を用いたウエットエッチングにより、周辺回路部におけるゲート配線G2の側面最外部にあるシリコン酸化膜29bを除去する。このとき、メモリセル部をレジストマスク(図示せず)で覆うことで、層間絶縁膜14のエッチングを防ぐようにしても良い。
【0107】
以下、図29および図30を用いて説明した工程と同様の工程により、半導体基板1の全面に層間絶縁膜18となるシリコン酸化膜を堆積した後、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分にコンタクト開口部20aおよび20bを形成する。
【0108】
この場合の、メモリセル部においてはコンタクトプラグ17a上のメタルシリサイド膜32aに達するコンタクト開口部20aが形成され、周辺回路部においては、半導体基板1上のメタルシリサイド膜32bに達するコンタクト開口部20bが形成される。
【0109】
なお、コンタクト開口部20aおよび20bは自己整合的に得られるので、SACコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【0110】
次に、図35に示す工程において、半導体基板1の全面に金属膜24および25を順に堆積し、金属膜24および25をコンタクト開口部20aおよび20b内に埋め込む。これにより、それぞれビット線コンタクト21aおよび21bを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたRIE法等のドライエッチングにより所望のビット線を形成することで、DRAM300の主たる部分の形成が完了する。
【0111】
<C−2.作用効果>
以上説明した実施の形態3の製造方法においては、図33を用いて説明した周辺回路部におけるソース・ドレイン領域31bの形成は、図6を用いて説明した層間絶縁膜14の形成工程の後に行うので、層間絶縁膜14の形成に際して埋め込み特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0112】
また、周辺回路部におけるソース・ドレイン領域31bの形成は、図10を用いて説明したコンタクトプラグ17aの形成工程の後に行うので、コンタクトプラグ17a形成後にリフレッシュ特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0113】
このように、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、高温(800℃〜1000℃)の熱処理の影響を受けることがないので、周辺回路部におけるMOSトランジスタのパンチスルーマージンの減少を抑制できる。
【0114】
また、図33を用いて説明したように、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびシリコン酸化膜29を側面に有するゲート配線G2を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域31bを形成するので、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【0115】
また、メモリセル部においては、全てのコンタクトプラグ17aの上面にメタルシリサイド膜32aが形成されるので、ビット線コンタクト21aおよびストレージノードコンタクト(図示せず)のコンタクト抵抗を下げることができる。
【0116】
特に、ビット線よりも上層に形成されるストレージキャパシタのストレージノード(図示せず)とビット線コンタクト21aとを接続するストレージノードコンタクトにおいては、開口部の幅に対する深さのアスペクト比が大きく、開口後にホール底面にシリサイド膜を形成することが難しいとされるが、コンタクトプラグ17aの上面にはメタルシリサイド膜32aが形成されているので、ストレージノードコンタクトのコンタクト抵抗を下げることができる。
【0117】
また、周辺回路部では、半導体基板1上にメタルシリサイド膜32bが形成されることにより、ビット線コンタクト21bと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【0118】
<D.実施の形態4>
次に、図36〜図41を用いて本発明に係る実施の形態4について説明する。<D−1.製造方法>
製造工程を順に示す断面図である図36〜図41を用いてDRAM400の製造方法について説明する。なお、DRAM400の構造については最終工程を説明する図41に示す。また、図1〜図16を用いて説明したDRAM100の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【0119】
図1〜図11を用いて説明した工程を経て、周辺回路部から層間絶縁膜14が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線G2の側面および半導体基板1の上部には、シリコン窒化膜で構成される絶縁膜11が残る。
【0120】
そして、図36に示す工程において、半導体基板1の全面に、厚さ5nm〜100nmのシリコン窒化膜28を、例えばCVD法により堆積する。これにより、メモリセル部がシリコン窒化膜28で覆われるとともに、周辺回路部においては絶縁膜11のさらに上部にシリコン窒化膜28が形成され、ゲート配線G2がシリコン窒化膜28で覆われる。
【0121】
次に、図37に示す工程において、少なくともメモリセル部をレジストマスクRM31で覆い、RIE法等のドライエッチングを用いて、シリコン窒化膜28に対し全面エッチバックを行う。これにより、周辺回路部ではゲート配線G2の側面最外部にシリコン窒化膜28がサイドウォール窒化膜28b(サイドウォール絶縁膜、第2のサイドウォール窒化膜)として残る。
【0122】
このとき、半導体基板1上のシリコン窒化膜28、絶縁膜11およびシリコン酸化膜3が除去され、周辺回路部では半導体基板1の表面、すなわち活性領域が露出した状態となる。
【0123】
なお、メモリセル部では、シリコン窒化膜28はレジストマスクRM31で保護されているので、シリコン窒化膜28aとして残る。
【0124】
また、上記ドライエッチングにより半導体基板1上に露出するシリコン酸化膜3は除去されるが、ゲート配線G2によって覆われるシリコン酸化膜3は除去されず、ゲート絶縁膜3bとして残ることになる。
【0125】
続いて、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびサイドウォール窒化膜28bを側面に有するゲート配線G2を注入マスクとして、ドーズ量1×1015〜1×1016/cm2の不純物のイオン注入を行い、ソース・ドレイン領域31bを形成する。
【0126】
この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は35keV〜45keVのエネルギーで注入し、ヒ素(As)の場合は50keV〜60keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、ボロン(B)の場合は5keV〜10keVのエネルギーで注入し、2フッ化ボロン(BF2)の場合は20keV〜30keVのエネルギーで注入する。
【0127】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板1上に、シリコン酸化膜3、絶縁膜11およびシリコン窒化膜28を残した状態でイオン注入を行い、その後、異方性ドライエッチングによりシリコン窒化膜28、絶縁膜11およびシリコン酸化膜3を除去しても良い。
【0128】
次に、レジストマスクRM31を除去した後、図38に示す工程において、周辺回路部で露出している半導体基板1の表面、すなわち活性領域の表面に、メタルシリサイド膜32bを形成する。なお、メモリセル部はシリコン窒化膜28aで覆われているので、その上に高融点金属を形成してもシリサイド反応が起きず、メタルシリサイド膜は形成されない。なお、シリコン酸化膜上やシリコン窒化膜上など、シリサイド反応が起きない部分に形成された高融点金属は除去する。
【0129】
次に、図39に示す工程において、半導体基板1の全面に層間絶縁膜18となるシリコン酸化膜を、例えばCVD法で堆積する。
【0130】
その後、図40に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部OP31およびOP32となったレジストマスクRM32を形成する。そして、レジストマスクRM32をエッチングマスクとして、RIE法等のドライエッチングを用いて、層間絶縁膜18を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部20aおよび20bを形成する。
【0131】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ17a上に達するコンタクト開口部20aを形成し、周辺回路部においては、半導体基板1上のメタルシリサイド膜32bに達するコンタクト開口部20bを得る。
【0132】
なお、コンタクト開口部20aおよび20bは自己整合的に得られるので、SACコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【0133】
このとき、メモリセル部では、メモリセル部の最上層はシリコン窒化膜28aとなっているので、エッチングをシリコン窒化膜28aの途中で止めることができる。従って、その後、エッチング条件を変え、改めてシリコン窒化膜28aを除去することで、ゲート配線G1上のシリコン窒化膜等で形成された保護絶縁膜7がエッチングされる量を低減し、後に形成されるビット線コンタクトとゲート配線G1とのショートマージンの低下を抑制できる。
【0134】
次に、図41に示す工程において、半導体基板1の全面に金属膜24および25を順に堆積し、金属膜24および25をコンタクト開口部20aおよび20b内に埋め込む。これにより、それぞれビット線コンタクト21aおよび21bを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたRIE法等のドライエッチングにより所望のビット線を形成することで、DRAM400の主たる部分の形成が完了する。
【0135】
<D−2.作用効果>
以上説明した実施の形態4の製造方法においては、図37を用いて説明した周辺回路部におけるソース・ドレイン領域31bの形成は、図6を用いて説明した層間絶縁膜14の形成工程の後に行うので、層間絶縁膜14の形成に際して埋め込み特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0136】
また、周辺回路部におけるソース・ドレイン領域31bの形成は、図10を用いて説明したコンタクトプラグ17aの形成工程の後に行うので、コンタクトプラグ17a形成後にリフレッシュ特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0137】
このように、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、高温(800℃〜1000℃)の熱処理の影響を受けることがないので、周辺回路部におけるMOSトランジスタのパンチスルーマージンの減少を抑制できる。
【0138】
また、図37を用いて説明したように、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびサイドウォール窒化膜28bを側面に有するゲート配線G2を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域31bを形成するので、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【0139】
また、周辺回路部では半導体基板1上にメタルシリサイド膜32bが形成されることにより、ビット線コンタクト21bと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【0140】
また、図40を用いて説明したように、周辺回路部ではゲート配線G2の側面に、サイドウォール窒化膜9、絶縁膜11およびサイドウォール窒化膜28bを有した状態でコンタクト開口部20bを形成するので、ゲート配線G2の幅が厚く、ビット線コンタクト21bとゲート配線G2とのショートマージンを増加させることができる。
【0141】
<E.実施の形態5>
次に、図42〜図45を用いて本発明に係る実施の形態5について説明する。<E−1.製造方法>
製造工程を順に示す断面図である図42〜図45を用いてDRAM500の製造方法について説明する。なお、DRAM500の構造については最終工程を説明する図45に示す。また、図1〜図16を用いて説明したDRAM100の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【0142】
図1〜図11を用いて説明した工程を経て、周辺回路部から層間絶縁膜14が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線G2の側面および半導体基板1の上部には、シリコン窒化膜で構成される絶縁膜11が残る。
【0143】
そして、図36に示す工程と同様の工程を経て、半導体基板1の全面に、厚さ5nm〜100nmのシリコン窒化膜28を、例えばCVD法により堆積する。これにより、メモリセル部がシリコン窒化膜28で覆われるとともに、周辺回路部においては絶縁膜11のさらに上部にシリコン窒化膜28が形成され、ゲート配線G2がシリコン窒化膜28で覆われる。
【0144】
次に、図42に示す工程において、RIE法等のドライエッチングを用いて、シリコン窒化膜28に対し全面エッチバックを行う。これにより、メモリセル部ではコンタクトプラグ17aが露出した状態となり、周辺回路部ではゲート配線G2の側面最外部にシリコン窒化膜28がサイドウォール窒化膜28bとして残る。
【0145】
なお、このとき半導体基板1上のシリコン窒化膜28、絶縁膜11およびシリコン酸化膜3が除去され、周辺回路部では半導体基板1の表面、すなわち活性領域が露出した状態となる。
【0146】
また、上記ドライエッチングにより半導体基板1上に露出するシリコン酸化膜3は除去されるが、ゲート配線G2によって覆われるシリコン酸化膜3は除去されず、ゲート絶縁膜3bとして残ることになる。
【0147】
次に、図43に示す工程において、少なくともメモリセル部をレジストマスクRM41で覆い、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびサイドウォール窒化膜28bを側面に有するゲート配線G2を注入マスクとして、ドーズ量1×1015〜1×1016/cm2の不純物のイオン注入を行い、ソース・ドレイン領域31bを形成する。
【0148】
この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は35keV〜45keVのエネルギーで注入し、ヒ素(As)の場合は50keV〜60keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、ボロン(B)の場合は5keV〜10keVのエネルギーで注入し、2フッ化ボロン(BF2)の場合は20keV〜30keVのエネルギーで注入する。
【0149】
次に、レジストマスクRM41を除去した後、図44に示す工程において、メモリセル部で露出しているコンタクトプラグ17aの表面および周辺回路部で露出している半導体基板1の表面、すなわち活性領域の表面に、それぞれメタルシリサイド膜32aおよび32bを形成する。
【0150】
以下、図29および図30を用いて説明した工程と同様の工程により、半導体基板1の全面に層間絶縁膜18となるシリコン酸化膜を堆積した後、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分にコンタクト開口部20aおよび20bを形成する。
【0151】
なお、コンタクト開口部20aおよび20bは自己整合的に得られるので、SACコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【0152】
この場合の、メモリセル部においてはコンタクトプラグ17a上のメタルシリサイド膜32aに達するコンタクト開口部20aが形成され、周辺回路部においては、半導体基板1上のメタルシリサイド膜32bに達するコンタクト開口部20bが形成される。
【0153】
次に、図45に示す工程において、半導体基板1の全面に金属膜24および25を順に堆積し、金属膜24および25をコンタクト開口部20aおよび20b内に埋め込む。これにより、それぞれビット線コンタクト21aおよび21bを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたRIE法等のドライエッチングにより所望のビット線を形成することで、DRAM500の主たる部分の形成が完了する。
【0154】
<E−2.作用効果>
以上説明した実施の形態5の製造方法においては、図43を用いて説明した周辺回路部におけるソース・ドレイン領域31bの形成は、図6を用いて説明した層間絶縁膜14の形成工程の後に行うので、層間絶縁膜14の形成に際して埋め込み特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0155】
また、周辺回路部におけるソース・ドレイン領域31bの形成は、図10を用いて説明したコンタクトプラグ17aの形成工程の後に行うので、コンタクトプラグ17a形成後にリフレッシュ特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0156】
このように、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、高温(800℃〜1000℃)の熱処理の影響を受けることがないので、周辺回路部におけるMOSトランジスタのパンチスルーマージンの減少を抑制できる。
【0157】
また、図43を用いて説明したように、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11およびサイドウォール窒化膜28bを側面に有するゲート配線G2を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域31bを形成するので、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、ゲートの端縁部から比較的離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【0158】
また、メモリセル部においては、全てのコンタクトプラグ17aの上面にメタルシリサイド膜32aが形成されるので、ビット線コンタクト21aおよびストレージノードコンタクト(図示せず)のコンタクト抵抗を下げることができる。
【0159】
特に、ビット線よりも上層に形成されるストレージキャパシタのストレージノード(図示せず)とビット線コンタクト21aとを接続するストレージノードコンタクトにおいては、開口部の幅に対する深さのアスペクト比が大きく、開口後にホール底面にシリサイド膜を形成することが難しいとされるが、コンタクトプラグ17aの上面にはメタルシリサイド膜32aが形成されているので、ストレージノードコンタクトのコンタクト抵抗を下げることができる。
【0160】
また、周辺回路部では半導体基板1上にメタルシリサイド膜32bが形成されることにより、ビット線コンタクト21bと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【0161】
また、周辺回路部ではゲート配線G2の側面に、サイドウォール窒化膜9、絶縁膜11およびサイドウォール窒化膜28bを有した状態でコンタクト開口部20bを形成するので、ゲート配線G2の幅が厚く、ビット線コンタクト21bとゲート配線G2とのショートマージンを増加させることができる。
【0162】
<F.実施の形態6>
次に、図46〜図52を用いて本発明に係る実施の形態6について説明する。<F−1.製造方法>
製造工程を順に示す断面図である図46〜図52を用いてDRAM600の製造方法について説明する。なお、DRAM600の構造については最終工程を説明する図52に示す。また、図1〜図16を用いて説明したDRAM100の製造工程と同一の構成については同一の符号を付し、重複する説明は省略する。
【0163】
図1〜図11を用いて説明した工程を経て、周辺回路部から層間絶縁膜14が自己整合的に除去された構成を得る。このとき、周辺回路部のゲート配線G2の側面および半導体基板1の上部には、シリコン窒化膜で構成される絶縁膜11が残る。
【0164】
そして、図36に示す工程と同様の工程を経て、半導体基板1の全面に、厚さ5nm〜100nmのシリコン窒化膜28を、例えばCVD法により堆積する。その後、図46に示す工程において、厚さ5nm〜100nmのシリコン酸化膜29を、例えばCVD法により堆積する。これにより、メモリセル部がシリコン窒化膜28およびシリコン酸化膜29の2層膜で覆われるとともに、周辺回路部においては絶縁膜11のさらに上部にシリコン窒化膜28およびシリコン酸化膜29の2層膜が形成され、ゲート配線G2がシリコン窒化膜28およびシリコン酸化膜29の2層膜で覆われる。
【0165】
次に、図47に示す工程において、少なくともメモリセル部をレジストマスクRM51で覆い、RIE法等のドライエッチングを用いて、シリコン酸化膜29に対する全面エッチバックおよびシリコン窒化膜28に対する全面エッチバックを行う。これにより、周辺回路部ではゲート配線G2の側面最外部にシリコン窒化膜28およびシリコン酸化膜29が、それぞれサイドウォール窒化膜28bおよびサイドウォール酸化膜29bとして残る。
【0166】
このとき、半導体基板1上のシリコン酸化膜29。シリコン窒化膜28、絶縁膜11およびシリコン酸化膜3が除去され、周辺回路部では半導体基板1の表面、すなわち活性領域が露出した状態となる。
【0167】
なお、メモリセル部では、シリコン窒化膜28およびシリコン酸化膜29はレジストマスクRM51で保護されているので、シリコン窒化膜28aおよびシリコン酸化膜29aとして残る。
【0168】
続いて、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11、サイドウォール窒化膜28bおよびサイドウォール酸化膜29bを側面に有するゲート配線G2を注入マスクとして、ドーズ量1×1015〜1×1016/cm2の不純物のイオン注入を行い、ソース・ドレイン領域31bを形成する。
【0169】
この場合、NチャネルMOSトランジスタを形成するには、リン(P)の場合は35keV〜45keVのエネルギーで注入し、ヒ素(As)の場合は50keV〜60keVのエネルギーで注入し、PチャネルMOSトランジスタを形成するには、ボロン(B)の場合は5keV〜10keVのエネルギーで注入し、2フッ化ボロン(BF2)の場合は20keV〜30keVのエネルギーで注入する。
【0170】
なお、上記不純物のイオン注入は、周辺回路部の半導体基板1上に、シリコン酸化膜3、絶縁膜11、シリコン窒化膜28およびシリコン酸化膜29を残した状態でイオン注入を行い、その後、異方性ドライエッチングによりシリコン窒化膜28、シリコン酸化膜29、絶縁膜11およびシリコン酸化膜3を除去しても良い。
【0171】
次に、レジストマスクRM51を除去した後、図48に示す工程において、周辺回路部で露出している半導体基板1の表面、すなわち活性領域の表面に、メタルシリサイド膜32bを形成する。なお、メモリセル部の最上層はシリコン酸化膜29aとなっているので、その上に高融点金属を形成してもシリサイド反応が起きず、メタルシリサイド膜は形成されない。なお、シリコン酸化膜上やシリコン窒化膜上など、シリサイド反応が起きない部分に形成された高融点金属は除去する。
【0172】
次に、図49に示す工程において、HF等の溶液を用いたウエットエッチングにより、メモリセル部を覆うシリコン酸化膜29aおよび、周辺回路部におけるゲート配線G2の側面最外部にあるシリコン酸化膜29bを除去する。
【0173】
これにより、メタルシリサイド膜32b形成時に、シリコン酸化膜29上において発生した可能性のある異物を、シリコン酸化膜29aおよび29bごと除去する。
【0174】
次に、図50に示す工程において、半導体基板1の全面に層間絶縁膜18となるシリコン酸化膜を、例えばCVD法で堆積する。
【0175】
その後、図51に示すように、メモリセル部および周辺回路部においてビット線コンタクトを形成すべき部分が、それぞれ開口部OP51およびOP52となったレジストマスクRM52を形成する。そして、レジストマスクRM52をエッチングマスクとして、RIE法等のドライエッチングを用いて、層間絶縁膜18を選択的にエッチングし、メモリセル部および周辺回路部にコンタクト開口部20aおよび20bを形成する。
【0176】
この場合のエッチングには、シリコン窒化膜やシリコン膜に対して選択比の大きなエッチングを行い、メモリセル部においてはコンタクトプラグ17a上に達するコンタクト開口部20aを形成し、周辺回路部においては、半導体基板1上のメタルシリサイド膜32bに達するコンタクト開口部20bを得る。
【0177】
なお、コンタクト開口部20aおよび20bは自己整合的に得られるので、SACコンタクトと言うことができ、コンタクト形成のためのレジストマスクの位置合わせマージンを緩和して製造工程を短縮することができる。
【0178】
このとき、メモリセル部では、メモリセル部の最上層はシリコン窒化膜28aとなっているので、エッチングをシリコン窒化膜28aの途中で止めることができる。従って、その後、エッチング条件を変え、改めてシリコン窒化膜28aを除去することで、ゲート配線G1上のシリコン窒化膜等で形成された保護絶縁膜7がエッチングされる量を低減し、後に形成されるビット線コンタクトとゲート配線G1とのショートマージンの低下を抑制できる。
【0179】
次に、図52に示す工程において、半導体基板1の全面に金属膜24および25を順に堆積し、金属膜24および25をコンタクト開口部20aおよび20b内に埋め込む。これにより、それぞれビット線コンタクト21aおよび21bを形成する。そして、所望のビット線パターンを形成するために、写真製版によるレジストマスクのパターニングおよび、当該レジストマスクを用いたRIE法等のドライエッチングにより所望のビット線を形成することで、DRAM600の主たる部分の形成が完了する。
【0180】
<F−2.作用効果>
以上説明した実施の形態6の製造方法においては、図47を用いて説明した周辺回路部におけるソース・ドレイン領域31bの形成は、図6を用いて説明した層間絶縁膜14の形成工程の後に行うので、層間絶縁膜14の形成に際して埋め込み特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0181】
また、周辺回路部におけるソース・ドレイン領域31bの形成は、図10を用いて説明したコンタクトプラグ17aの形成工程の後に行うので、コンタクトプラグ17a形成後にリフレッシュ特性向上のために行う高温(800℃〜1000℃)の熱処理が、ソース・ドレイン領域31b形成後の周辺回路部に加えられることがない。
【0182】
このように、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、高温(800℃〜1000℃)の熱処理の影響を受けることがないので、周辺回路部におけるMOSトランジスタのパンチスルーマージンの減少を抑制できる。
【0183】
また、図47を用いて説明したように、周辺回路部においては、サイドウォール窒化膜9、絶縁膜11、サイドウォール窒化膜28bおよびサイドウォール酸化膜29bを側面に有するゲート配線G2を注入マスクとして不純物のイオン注入を行い、ソース・ドレイン領域31bを形成するので、周辺回路部におけるMOSトランジスタのソース・ドレイン領域31bは、ゲートの端縁部から大きく離れた位置に形成されることになり、より大きなパンチスルーマージンを確保することができる。
【0184】
また、周辺回路部では半導体基板1上にメタルシリサイド膜32bが形成されることにより、ビット線コンタクト21bと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【0185】
また、周辺回路部ではゲート配線G2の側面に、サイドウォール窒化膜9、絶縁膜11、サイドウォール窒化膜28bを有した状態でコンタクト開口部20bを形成するので、ゲート配線G2の幅が厚く、ビット線コンタクト21bとゲート配線G2とのショートマージンを増加させることができる。
【0186】
【発明の効果】
本発明に係る請求項1記載の半導体装置の製造方法によれば、周辺回路部において第3の不純物領域を形成する工程は、第1の層間絶縁膜の形成の後に行うので、第1の層間絶縁膜の形成に際して埋め込み特性向上のために行う高温(800℃〜1000℃)の熱処理が、第3の不純物領域形成後の周辺回路部に加えられることがない。また、周辺回路部における第3の不純物領域を形成する工程はは、コンタクトプラグの形成の後に行うので、コンタクトプラグ形成後にリフレッシュ特性向上のために行う高温(800℃〜1000℃)の熱処理が、第3の不純物領域形成後の周辺回路部に加えられることがない。従って、周辺回路部におけるMOSトランジスタのソース・ドレイン領域となる比較的高濃度の第3の不純物領域は、高温(800℃〜1000℃)の熱処理の影響を受けることがないので、周辺回路部におけるMOSトランジスタのパンチスルーマージンの減少を防止できる。
【0187】
本発明に係る請求項12記載の半導体装置によれば、データ保持部の全てのコンタクトプラグ上および周辺回路部の第3の不純物領域が形成された半導体基板、すなわち活性領域の表面に配設されたメタルシリサイド膜を備えているので、メモリセル部においては、後に形成されるビット線コンタクトやストレージノードコンタクトのコンタクト抵抗を下げることができる。また、周辺回路部では、後に形成されるビット線コンタクトと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【0188】
本発明に係る請求項13記載の半導体装置によれば、周辺回路部の第3の不純物領域が形成された半導体基板の表面にのみメタルシリサイド膜が配設されるので、周辺回路部では、後に形成されるビット線コンタクトと活性領域とのコンタクト抵抗が低減できるだけでなく、活性領域のシート抵抗も低減できるので、周辺回路部の電流駆動能力を向上することができる。
【図面の簡単な説明】
【図1】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図2】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図3】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図4】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図5】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図6】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図7】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図8】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図9】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図10】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図11】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図12】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図13】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図14】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図15】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図16】 本発明に係る実施の形態1の半導体装置の製造工程を説明する断面図である。
【図17】 メモリセル部にコンタクトプラグを設けるためのレジストマスクのパターンの一例を示す平面図である。
【図18】 メモリセル部にコンタクトプラグを設けるためのレジストマスクのパターンの一例を示す平面図である。
【図19】 コンタクトプラグ形成後のメモリセル部の平面図である。
【図20】 コンタクトプラグ形成後のメモリセル部の平面図である。
【図21】 周辺回路部のウエットエッチング時の状態を示す平面図である。
【図22】 周辺回路部のウエットエッチング時の状態を示す平面図である。
【図23】 周辺回路部のウエットエッチング時の状態を示す断面図である。
【図24】 周辺回路部のウエットエッチング時の状態を示す断面図である。
【図25】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図26】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図27】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図28】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図29】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図30】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図31】 本発明に係る実施の形態2の半導体装置の製造工程を説明する断面図である。
【図32】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図33】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図34】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図35】 本発明に係る実施の形態3の半導体装置の製造工程を説明する断面図である。
【図36】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図37】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図38】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図39】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図40】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図41】 本発明に係る実施の形態4の半導体装置の製造工程を説明する断面図である。
【図42】 本発明に係る実施の形態5の半導体装置の製造工程を説明する断面図である。
【図43】 本発明に係る実施の形態5の半導体装置の製造工程を説明する断面図である。
【図44】 本発明に係る実施の形態5の半導体装置の製造工程を説明する断面図である。
【図45】 本発明に係る実施の形態5の半導体装置の製造工程を説明する断面図である。
【図46】 本発明に係る実施の形態6の半導体装置の製造工程を説明する断面図である。
【図47】 本発明に係る実施の形態6の半導体装置の製造工程を説明する断面図である。
【図48】 本発明に係る実施の形態6の半導体装置の製造工程を説明する断面図である。
【図49】 本発明に係る実施の形態6の半導体装置の製造工程を説明する断面図である。
【図50】 本発明に係る実施の形態6の半導体装置の製造工程を説明する断面図である。
【図51】 本発明に係る実施の形態6の半導体装置の製造工程を説明する断面図である。
【図52】 本発明に係る実施の形態6の半導体装置の製造工程を説明する断面図である。
【符号の説明】
7a,7b 保護絶縁膜、9a,9b サイドウォール窒化膜、14,18 層間絶縁膜、17a コンタクトプラグ、28b サイドウォール窒化膜、29b サイドウォール酸化膜、31b ソース・ドレイン領域、32a,32b メタルシリサイド膜、G1,G2 ゲート配線。
Claims (17)
- 同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置の製造方法であって、
(a)前記半導体基板上の前記データ保持部および前記周辺回路部に、ゲート配線を形成する工程と、
(b)前記データ保持部の前記ゲート配線の側面外方の前記半導体基板の表面内に、第1の不純物領域を形成する工程と、
(c)前記データ保持部および前記周辺回路部の前記ゲート配線の側面に、それぞれ第1のサイドウォール絶縁膜を形成する工程と、
(d)前記データ保持部の前記第1のサイドウォール絶縁膜の側面外方の前記半導体基板の表面内に、第2の不純物領域を形成する工程と、
(e)前記データ保持部上および前記周辺回路部上を覆い、前記第1のサイドウォール絶縁膜と異なる材質の第1の層間絶縁膜を形成する工程と、
(f)前記データ保持部上の前記層間絶縁膜を複数の前記ゲート配線に跨るようにストライプ状もしくは階段状に選択的に除去して、前記第1および第2の不純物領域が形成された前記半導体基板の表面に達する第1の開口部を形成し、該第1の開口部に導電体を埋め込んでコンタクトプラグを形成する工程と、
(g)前記コンタクトプラグの形成後、前記周辺回路部の前記第1の層間絶縁膜を除去するとともに、
前記データ保持部と前記周辺回路部との境界部のうち、前記ゲート配線の延在する方向と交差する境界部においては、前記境界部に最も近い前記コンタクトプラグをエッチングストップ膜として、前記コンタクトプラグの前記境界部側の側面を露出し、
前記ゲート配線の延在する方向に対して垂直の方向と交差する境界部においては、前記境界部に最も近い前記ゲート配線の前記第1のサイドウォール絶縁膜をエッチングストップ膜として、前記ゲート配線の前記境界部側の前記第1のサイドウォール絶縁膜の側面を露出する工程と、
(h)前記工程(g)の後、前記周辺回路部において、前記第1のサイドウォール絶縁膜を有する前記ゲート配線を用いて前記周辺回路部の前記半導体基板の表面内に自己整合的に第3の不純物注入を行い、第3の不純物領域を形成する工程と、を備える、半導体装置の製造方法。 - 前記工程(g)の後、前記工程(h)に先だって、
(i)前記データ保持部および前記周辺回路部の全面に絶縁膜を形成した後、異方性エッチングにより前記周辺回路部の前記ゲート配線の前記第1のサイドウォール絶縁膜の側面に第2のサイドウォール絶縁膜を形成する工程をさらに備え、
前記工程(h)は、
前記周辺回路部の前記第2のサイドウォール絶縁膜が形成された前記ゲート配線を用いて自己整合的に、前記第3の不純物注入を行う工程を含む、請求項1記載の半導体装置の製造方法。 - 前記工程(h)の後に、
(j)前記周辺回路部の前記第3の不純物領域が形成された前記半導体基板の表面にシリサイド膜を形成する工程をさらに備える、請求項1記載の半導体装置の製造方法。 - 前記工程(i)は、
前記データ保持部上の前記絶縁膜を、前記異方性エッチングに対して保護した状態で前記周辺回路部の前記絶縁膜を除去する工程を含み、
前記工程(h)の後に、
(j)前記周辺回路部の前記第3の不純物領域が形成された前記半導体基板の表面に、シリサイド膜を形成する工程をさらに備える、請求項2記載の半導体装置の製造方法。 - 前記工程(i)は、
前記データ保持部上の前記絶縁膜を、前記異方性エッチングにより併せて除去する工程を含み、
前記工程(h)の後に、
(j)前記データ保持部の前記コンタクトプラグ上および前記周辺回路部の前記第3の不純物領域が形成された前記半導体基板の表面に、それぞれシリサイド膜を形成する工程をさらに備える、請求項2記載の半導体装置の製造方法。 - 前記工程(i)は、
前記絶縁膜をシリコン酸化膜で形成する工程を含み、
前記工程(j)の後に、
前記シリコン酸化膜をウエットエッチングにより除去し、前記データ保持部上および前記周辺回路部上を覆う第2の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第2の層間絶縁膜を貫通して、それぞれ前記コンタクトプラグおよび前記シリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項4記載の半導体装置の製造方法。 - 前記工程(i)は、
前記絶縁膜をシリコン酸化膜で形成する工程を含み、
前記工程(j)の後に、
前記シリコン酸化膜をウエットエッチングにより除去し、前記データ保持部上および前記周辺回路部上を覆う第2の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第2の層間絶縁膜を貫通して、それぞれ、前記シリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項5記載の半導体装置の製造方法。 - 前記工程(i)は、
前記絶縁膜をシリコン窒化膜で形成する工程を含み、
前記工程(j)の後に、
前記データ保持部上および前記周辺回路部上を覆う第2の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第2の層間絶縁膜を貫通して、それぞれ前記コンタクトプラグおよび前記シリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項4記載の半導体装置の製造方法。 - 前記工程(i)は、
前記絶縁膜をシリコン窒化膜で形成する工程を含み、
前記工程(j)の後に、
前記データ保持部上および前記周辺回路部上を覆う第2の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第2の層間絶縁膜を貫通して、それぞれ前記シリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項5記載の半導体装置の製造方法。 - 前記工程(i)は、
前記絶縁膜を、シリコン窒化膜上にシリコン酸化膜が配設された2層膜で形成する工程を含み、前記第2のサイドウォール絶縁膜は、サイドウォール窒化膜とサイドウォール酸化膜との2層膜で構成され、
前記工程(j)の後に、
前記シリコン酸化膜をウエットエッチングにより除去し、前記データ保持部上および前記周辺回路部上を覆う第2の層間絶縁膜を形成する工程と、
前記データ保持部上および前記周辺回路部上の前記第2の層間絶縁膜を貫通して、それぞれ前記コンタクトプラグおよび前記シリサイド膜に達するコンタクト開口部を自己整合的に形成する工程と、をさらに備える、請求項4記載の半導体装置の製造方法。 - 前記第1のサイドウォール絶縁膜は、シリコンと窒素を含む絶縁膜であり、前記第1の層間絶縁膜は、シリコンと酸素を含む絶縁膜である、請求項1ないし請求項10のいずれか1項に記載の半導体装置の製造方法。
- 同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、
前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設されたゲート配線と、
前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第1のサイドウォール絶縁膜と、
前記データ保持部の前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第1および第2の不純物領域と、
前記周辺回路部の前記ゲート配線の前記第1のサイドウォール絶縁膜の側面に配設された第2のサイドウォール絶縁膜と、
前記データ保持部上に設けられた第1の層間絶縁膜を、複数の前記ゲート配線に跨るようにストライプ状もしくは階段状に貫通して、前記第1および第2の不純物領域が形成された前記半導体基板の表面に達する導電体で構成されるコンタクトプラグと、
前記周辺回路部の前記第2のサイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第1および第2の不純物領域よりも不純物濃度が高い第3の不純物領域と、
前記データ保持部の前記コンタクトプラグ上および前記周辺回路部の前記第3の不純物領域が形成された前記半導体基板の表面に配設されたシリサイド膜と、
前記データ保持部の前記第1の層間絶縁膜上および前記周辺回路部上を覆うように配設された第2の層間絶縁膜と、を備え、
前記データ保持部と前記周辺回路部との境界部のうち、前記ゲート配線の延在する方向と交差する境界部においては、前記境界部に最も近い前記コンタクトプラグの前記境界部側の側面が、前記第2の層間絶縁膜と接し、
前記ゲート配線の延在する方向に対して垂直の方向と交差する境界部においては、前記境界部に最も近い前記ゲート配線の前記境界部側の前記第1のサイドウォール絶縁膜の側面が、前記第2の層間絶縁膜と接する半導体装置。 - 同一の半導体基板上にデータ保持部と、該データ保持部に連動して動作する周辺回路部とを備える半導体装置であって、
前記半導体基板上の前記データ保持部および前記周辺回路部にそれぞれ配設されたゲート配線と、
前記データ保持部および前記周辺回路部の前記ゲート配線の側面にそれぞれ配設された第1のサイドウォール絶縁膜と、
前記データ保持部の前記ゲート配線の側面外方の前記半導体基板の表面内に選択的に配設された第1および第2の不純物領域と、
前記周辺回路部の前記ゲート配線の前記第1のサイドウォール絶縁膜の側面に配設された第2のサイドウォール絶縁膜と、
前記データ保持部上に設けられた第1の層間絶縁膜を、複数の前記ゲート配線に跨るようにストライプ状もしくは階段状に貫通して、前記第1および第2の不純物領域が形成された前記半導体基板の表面に達する導電体で構成されるコンタクトプラグと、
前記周辺回路部の前記第2のサイドウォール絶縁膜の側面外方の前記半導体基板の表面内に選択的に配設された、前記第1および第2の不純物領域よりも不純物濃度が高い第3の不純物領域と、
前記周辺回路部の前記第3の不純物領域が形成された前記半導体基板の表面にのみ配設されたシリサイド膜と、
前記データ保持部上および前記周辺回路部上を覆うように配設された第2の層間絶縁膜と、を備え、
前記データ保持部と前記周辺回路部との境界部のうち、前記ゲート配線の延在する方向と交差する境界部においては、前記境界部に最も近い前記コンタクトプラグの前記境界部側の側面が、前記第2の層間絶縁膜と接し、
前記ゲート配線の延在する方向に対して垂直の方向と交差する境界部においては、前記境界部に最も近い前記ゲート配線の前記境界部側の前記第1のサイドウォール絶縁膜の側面が、前記第2の層間絶縁膜と接する半導体装置。 - 前記第2のサイドウォール絶縁膜は、サイドウォール窒化膜である、請求項12または請求項13記載の半導体装置。
- 前記データ保持部の前記第1の層間絶縁膜上および前記周辺回路部上の前記第2の層間絶縁膜を貫通して自己整合的に形成され、それぞれ前記シリサイド膜に達するビット線コンタクトと、をさらに備える、請求項12記載の半導体装置。
- 前記データ保持部上および前記周辺回路部上の前記第2の層間絶縁膜を貫通して自己整合的に形成され、それぞれ前記コンタクトプラグおよび前記シリサイド膜に達するビット線コンタクトと、をさらに備える、請求項13記載の半導体装置。
- 前記第1のサイドウォール絶縁膜は、シリコンと窒素を含む絶縁膜であり、前記第1の層間絶縁膜は、シリコンと酸素を含む絶縁膜である、
請求項12ないし請求項16のいずれか1項に記載の半導体装置。
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