JP4249691B2 - 半導体装置の製造方法 - Google Patents
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Description
DRAM部においては、通常、各メモリセルを構成するMISFETのゲート電極が、ワード線と一体に形成される。ワード線は、ポリシリコン等で形成され、その抵抗を下げるために、ワード線を構成するポリシリコンに不純物を高濃度にドープすることが好ましい。一方、ロジック回路部では、MISFETのしきい値等から好ましい不純物濃度が決定される。メモリセル部のゲート電極とロジック回路部のゲート電極との好適な不純物濃度は、必ずしも一致しない。
図2(D)に示すように、基板の全表面を覆う厚さ800〜1200nmのBPSG膜23を堆積する。基板温度700〜850℃で熱処理した後、CMPにより表面を平坦化する。
上記第1の実施例では、メモリセル部のMISFETのゲート電極、すなわちワード線8aに、図1(A)に示す第1回目のイオン注入と図1(B)に示す第2回目のイオン中が行われる。一方、ロジック回路部のnチャネルMISFETのゲート電極8bには、図1(A)に示す第1回目のイオン注入のみが行われる。
図8(A)は、第1の実施例の図1(C)に対応する状態を示す。第1の実施例と異なるのは、ワード線8aの上に厚さ100nm程度の上部SiO2膜80が配置されている点である。以下、図8(A)までの工程を、第1の実施例の図1(C)までの工程との相違点に着目して説明する。
図8(B)に示すように、ロジック回路部のゲート電極8bの上面上、及びソース/ドレイン領域の高濃度領域12bの上面上に、CoSi2膜15が形成される。メモリセル部は、SiO2膜10aで覆われている。SiO2膜10aの厚さは、50〜120nmとする。
図10(A)に示すように、シリコン基板90のメモリセル部内(図10(A)のほぼ右半分の領域)に、MISFET91、ワード線92、層間絶縁膜98、ビット線93、層間絶縁膜99、蓄積電極94、容量絶縁膜95、及び対向電極96が形成されている。ここまでの構成は、第1の実施例の図1(A)から図3までの工程と同様の方法で形成される。ただし、ロジック回路部においては、ゲート電極のみが形成され、図2(A)に示すソース/ドレイン領域の高濃度領域12b形成のためのイオン注入、及び図2(B)に示すCoSi2膜15の形成は行われない。ロジック回路部には、ゲート電極100、及びその側壁上に配置されたサイドウォール絶縁膜101が形成されている。層間絶縁膜98、99、及び対向電極96は、ロジック回路部上にも形成されている。
上記第4の実施例では、対向電極96の縁が、サイドエッチングにより画定され、対向電極96の縁を画定するための専用のフォトマスクを用いない。すなわち、メモリセル部とロジック回路部との境界線を画定するためのレジストパターン97のみを用いることにより、対向電極96の縁を画定することができる。
上記実施例から、以下の付記に示された発明が導出される。
前記ゲート電極の上面及び側面を覆う絶縁材料からなる被覆絶縁部材と、
前記ソース/ドレイン領域の上面から前記被覆絶縁部材の側面を覆うように配置された導電性のパッドと、
前記パッド及び前記MISFETを覆うように、前記半導体基板上に配置された層間絶縁膜と、
前記層間絶縁膜に形成されたコンタクトホールであって、基板法線方向から見た時、該コンタクトホールが前記パッドに内包されるように配置されている前記コンタクトホールと、
前記層間絶縁膜上に形成され、一方の電極が前記コンタクトホールを介して前記パッドに接続されたキャパシタと
を有する半導体装置。
前記半導体基板のメモリセル部上にDRAM回路を形成する工程であって、該DRAM回路が、MISFETとキャパシタとの組からなる複数のメモリセルとビット線とを含み、該キャパシタの一方の電極が、対応するMISFETのソース/ドレイン領域のうち一方の領域に接続され、該ビット線が、一部のメモリセルのMISFETのソース/ドレイン領域のうち他方の領域同士を相互に接続し、該ビット線が前記メモリセル部とロジック回路部との境界線近傍まで延在し、該キャパシタの他方の対向電極が、前記ビット線よりも上層に配置されて複数のキャパシタ間で相互に接続され、前記ビット線と前記MISFETとの間が第1の層間絶縁膜で絶縁され、前記ビット線と前記キャパシタとの間が第2の層間絶縁膜で絶縁され、前記対向電極、前記第1及び第2の層間絶縁膜はロジック回路部上にも配置されたDRAM回路を形成する工程と、
前記対向電極の表面のうち前記メモリセル部の上方の領域をレジストパターンで覆う工程であって、該レジストパターンの縁が前記ビット線の先端よりも前記ロジック回路部側に位置するように覆う工程と、
前記レジストパターンをマスクとして、前記対向電極を等方的にエッチングし、前記ロジック回路部上の対向電極を除去する工程であって、該対向電極の縁が前記ビット線の先端よりも後退するまで該対向電極をサイドエッチングする工程と、
前記レジストパターンをマスクとして前記第1及び第2の層間絶縁膜をエッチングし、前記ロジック回路部上の第1及び第2の層間絶縁膜を除去する工程と、
前記半導体基板の全面を第3の層間絶縁膜で覆う工程と、
前記第3の層間絶縁膜にコンタクトホールを形成する工程であって、該コンタクトホールが、前記対向電極の縁よりも前記ロジック回路部側に配置され、前記ビット線の一部を露出させる前記コンタクトホールを形成する工程と、
前記第3の絶縁膜の上に配線を形成する工程であって、該配線が前記コンタクトホールを介して前記ビット線に接続され、かつ前記ロジック回路部上まで延在している前記配線を形成する工程と
を有する半導体装置の製造方法。
前記半導体基板のメモリセル部とロジック回路部との境界領域に形成された素子分離構造体と、
前記素子分離構造体の上に配置された連結配線と、
前記半導体基板のメモリセル部上に形成されたDRAM回路であって、該DRAM回路が、MISFETとキャパシタとの組からなる複数のメモリセルとビット線とを含み、該キャパシタの一方の電極が、対応するMISFETのソース/ドレイン領域のうち一方の領域に接続され、該ビット線が、一部のメモリセルのMISFETのソース/ドレイン領域のうち他方の領域同士を相互に接続し、かつ前記メモリセル部とロジック回路部との境界線近傍まで延在し、前記連結配線よりも上層に配置され、該連結配線に接続された前記DRAM回路と、
前記DRAM回路を覆い、かつ前記ロジック回路部をも覆う層間絶縁膜と、
前記層間絶縁膜に形成され、前記連結配線の上面の一部を底面とするコンタクトホールと、
前記層間絶縁膜の上に配置され、前記コンタクトホールを介して前記連結配線に接続され、前記ロジック回路部まで延在する上層配線と
を有する半導体装置。
2 素子分離構造体
3、4 活性領域
7 ゲート酸化膜
8 ポリシリコン膜
8a ワード線
8b ゲート電極
9a ソース/ドレイン領域
9b 低濃度領域
10a SiO2膜
10b サイドウォール絶縁膜
11 レジストパターン
12b 高濃度領域
15 CoSi2膜
18 BPSG膜
19 コンタクトホール
20 ビット線
24 コンタクトホール
25 蓄積電極
28 誘電体膜
29 対向電極
35、42 Wプラグ
40、43 配線
41、44 SiO2膜
45 カバー膜
50 シリコン基板
51 素子分離構造体
52 ゲート酸化膜
53 第1の導電膜
55 第2のゲート酸化膜
56 容量絶縁膜
60 ポリシリコン膜
61 WSi膜
62 第1のSiN膜
65 ワード線
66 キャパシタ上部電極
67 ソース/ドレイン領域
68 サイドウォール絶縁膜
70a、70b、70d サイドウォール絶縁膜
70c 埋込絶縁部材
71 ソース/ドレイン領域
72 CoSi2膜
80 上部SiO2膜
81 低温形成SiO2膜
82 サイドウォール絶縁膜
83 パッド
90 シリコン基板
91 MISFET
92 ワード線
93 ビット線
94 蓄積電極
95 容量絶縁膜
96 対向電極
97 レジストパターン
98、99 層間絶縁膜
100 ゲート電極
101 サイドウォール絶縁膜
105 層間絶縁膜
106 コンタクトホール
107 配線
111 連結配線
Claims (4)
- 主表面内にメモリセル部とロジック回路部とが画定された半導体基板を準備する工程と、
前記半導体基板の主表面の一部の領域上に、絶縁材料からなる素子分離構造体を形成し、活性領域を画定する工程と、
前記半導体基板の主表面のうち前記素子分離構造体の形成されていない領域上に第1のゲート絶縁膜を形成する工程と、
前記素子分離構造体及び前記第1のゲート絶縁膜上に、第1の導電膜を形成する工程と、
前記第1の導電膜のうち前記メモリセル部上の部分を除去する工程と、
前記第1の導電膜の表面上に容量絶縁膜を形成する工程と、
前記容量絶縁膜の上及び前記半導体基板の上に、第2の導電膜を形成する工程と、
前記第2の導電膜をパターニングし、前記素子分離構造体の上方に上部電極を残すとともに、前記メモリセル部の上方に、ゲート電極を兼ねる複数のワード線を残す工程と、
前記容量絶縁膜及び第1の導電膜をパターニングし、該第1の導電膜からなる下部電極を残す工程であって、半導体基板の法線方向から見て前記下部電極が前記上部電極を内包する形状に前記下部電極を残すとともに、前記ロジック回路部の活性領域上に前記第1の導電膜からなるゲート電極を残し、前記上部電極と下部電極との間に前記容量絶縁膜を残す工程と
を有する半導体装置の製造方法。 - 前記メモリセル部上の第1の導電膜を除去する工程の後、前記容量絶縁膜を形成する工程の前に、さらに、前記メモリセル部上の前記第1のゲート絶縁膜を除去する工程を含み、
前記容量絶縁膜を形成する工程が、さらに前記半導体基板の主表面のうち前記メモリセル部の領域上に第2のゲート絶縁膜を形成する工程を含む請求項1に記載の半導体装置の製造方法。 - さらに、前記ロジック回路部のゲート電極の側壁上に第1のサイドウォール絶縁膜を形成するとともに、前記メモリセル部のワード線の間を絶縁材料からなる埋込絶縁部材で埋め込む工程と、
前記ロジック回路部のゲート電極の両側の基板表面層に不純物を注入する工程と、
前記ロジック回路部のゲート電極の上面上、及びその両側の半導体基板表面上に金属シリサイド膜を形成する工程と
を含む請求項1に記載の半導体装置の製造方法。 - 前記第2の導電膜を形成する工程の後、さらに該第2の導電膜の上に、前記埋込絶縁部材とはエッチング耐性の異なる絶縁材料からなる上部絶縁膜を堆積する工程を含み、
前記第2の導電膜をパターニングする工程において、前記上部絶縁膜も該第2の導電膜と同一パターンになるようにパターニングし、
前記ワード線を残す工程の後、さらに該ワード線の側壁上に、前記埋込絶縁部材とはエッチング耐性の異なる絶縁材料からなる第2のサイドウォール絶縁膜を形成する工程を含み、
前記埋込絶縁部材が、相互に隣接するワード線の対向する側壁の各々の上に配置された前記第2のサイドウォール絶縁膜の間を埋め込む請求項3に記載の半導体装置の製造方法。
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