KR100712972B1 - 반도체 집적회로 장치 및 그 제조방법 - Google Patents

반도체 집적회로 장치 및 그 제조방법 Download PDF

Info

Publication number
KR100712972B1
KR100712972B1 KR1019990052132A KR19990052132A KR100712972B1 KR 100712972 B1 KR100712972 B1 KR 100712972B1 KR 1019990052132 A KR1019990052132 A KR 1019990052132A KR 19990052132 A KR19990052132 A KR 19990052132A KR 100712972 B1 KR100712972 B1 KR 100712972B1
Authority
KR
South Korea
Prior art keywords
semiconductor
region
conductivity type
film
misfet
Prior art date
Application number
KR1019990052132A
Other languages
English (en)
Other versions
KR20000047699A (ko
Inventor
오기시마아쯔시
오유키요노리
Original Assignee
엘피다 메모리 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘피다 메모리 가부시키가이샤 filed Critical 엘피다 메모리 가부시키가이샤
Publication of KR20000047699A publication Critical patent/KR20000047699A/ko
Application granted granted Critical
Publication of KR100712972B1 publication Critical patent/KR100712972B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

MIS·FET와 용량소자로 이루어지는 메모리셀을 가지는 반도체 집적회로 장치에서, 메모리셀의 리프레시 특성을 향상시키기 위해서, 메모리셀을 구성하는 n채널형의 메모리셀 선택용 MIS·FET(Q)의 게이트전극(5g)을 구성하는 저저항 폴리실리콘막의 도전형을 p+형으로 한다.
MISFET, 용량소자, 메모리셀, 반도체 집적회로 장치, 에칭, 게이트전극, 불순물농도, 층간절연막,

Description

반도체 집적회로 장치 및 그 제조방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND THE METHOD OF PRODUCING THEREOF}
도 1은 본 발명의 일실시형태인 반도체 집적회로 장치의 요부단면도,
도 2에서 도 44는 도 1의 반도체 집적회로 장치의 제조공정 중에서의 요부단면도,
도 45는 n채널형의 메모리셀 선택용 MIS트랜지스터의 축적노드의 반도체영역과 소자 분리영역과의 계면에서 깊이 방향의 불순물농도 분포로서, (a)는 n+게이트의 메모리셀 선택용 MIS트랜지스터에서의 불순물농도 분포이고, (b)는 p+게이트의 메모리셀 선택용 MIS트랜지스터에서의 불순물농도 분포이다.
본 발명은 반도체 집적회로 장치 및 그 제조기술에 관한 것으로, 특히 메모리회로와 논리회로가 동일 반도체기판에 설치된 로직(Logic : 논리회로) 혼재형 메모리를 가지는 반도체 집적회로 장치 및 그 제조기술에 적용되는 유효한 기술에 관한 것이다.
근년, DRAM(Dynamic Random Access Memory)과 논리회로를 동일의 반도체기판 상에 설치하는 로직 혼재형 메모리의 개발 및 제조가 진보되고 있다.
그러나, DRAM의 메모리셀은 하나의 메모리셀 선택 MIS트랜지스터와, 그것에 직렬로 접속된 커패시터로 구성되어 있고, 정보를 기억하는 소자로서 커패시터를 이용하고 있기 때문에 그대로 방치하여 두면 정보의 기억에 이용되는 신호전하가 시간의 경과와 함께 리크(leak)하여 버려 기억내용을 잃어버리게 된다.
이 때문에 DRAM에 있어서는, 메모리셀의 정보를 계속 기억하기 위해서 기억내용을 정기적으로 재생하는, 소위 리프레시 동작이 필요하며, DRAM 전체의 동작속도의 향상과 함께, 이 리프레시 특성을 향상시키기 위해 여러가지의 구조상 및 회로상의 연구 및 기술개발이 행해지고 있다.
또, DRAM에서 메모리셀 선택 MIS트랜지스터의 Vth(문턱치전압)를 높이는 과제가 있으며, 그 구체적 수단으로서 n채널형의 MIS트랜지스터의 게이트전극에 도전형이 p형의 다결정 실리콘을 이용하는 것이 일본공개특허 평2-214155호 공보, 일본공개특허 평4-58556호 공보 혹은 일본공개특허 평9-36318호 공보에 개시되어 있다.
메모리셀 선택용 MIS트랜지스터는 커패시터와 비트선과의 사이에 개재되어 그 쌍방을 전기적으로 접속하거나 절연하기 위한 스위칭 소자이며, 반도체기판에 형성된 소스·드레인용의 한쌍의 반도체 영역과, 반도체기판 상에 게이트 절연막을 통해서 형성된 게이트전극을 가지고 있다.
이 메모리셀 선택용 MIS트랜지스터가 형성되는 활성영역은 소자 분리영역에 의해 규정되어 있고, 제조의 용이성 등으로 이 소자 분리영역에는 LOCOS(Local Oxidation of Silicon)가 일반적으로 이용되고 있다.
그러나, LOCOS와 반도체기판과의 경계에는 반전방지용의 불순물영역이 필요하며, 반도체기판과 동일의 도전형에서 고농도의 불순물영역이 LOCOS하의 반도체기판에 형성된다.
이 때문에, 메모리셀 선택용 MIS트랜지스터의 축적노드의 반도체영역과 상기 불순물영역과의 접합부에서 전계가 크게 되며, 메모리셀의 리프레시 특성을 열화시키는 과제가 있다.
또, 로직 혼재형 DRAM에서는 DRAM과 논리회로와의 프로세스상의 통일화가 도모되어 있고, 예를 들어 DRAM의 메모리셀 선택 MIS트랜지스터의 게이트 절연막과 논리회로의 MIS트랜지스터의 게이트 절연막과는 동시에 형성되어 있다. 그러나, 메모리셀 선택 MIS트랜지스터에서는 워드선 전위의 승압시에 고전압이 필요하기 때문에 신회성을 확보하는 관점에서 게이트 절연막의 막두께를 아주 얇게 할 수 없다. 이 때문에, 논리회로의 MIS트랜지스터의 게이트 절연막도 메모리셀 선택 MIS트랜지스터의 게이트 절연막에 맞추어 두껍게 하지 않으면 않되고, 논리회로의 MIS트랜지스터에서는 게이트 절연막이 필요 이상으로 두껍게 되고, 구동전류 등의 성능향상이 저해된다는 문제가 있다.
본 발명의 목적은, 로직 혼재형 메모리를 가지는 반도체 집적회로 장치에서, 리프레시 특성을 향상시킬 수 있는 기술을 제공하는 것이다.
또, 본 발명의 다른 목적은 로직 혼재형 메모리를 가지는 반도체 집적회로 장치에서 논리회로의 MIS트랜지스터의 구동능력을 향상시킬 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 명백하게 된다.
본원에 있어서 개시된 발명 중, 대표적인 것의 개요를 간단하게 설명하면 다음과 같다.
본 발명의 반도체 집적회로 장치는, 반도체기판 상에 MIS트랜지스터와 용량소자가 직렬 접속된 메모리셀을 가지는 반도체 집적회로 장치로서, 상기 MIS트랜지스터는 게이트 절연막에 접하여 다결정 실리콘이 설치된 게이트전극을 가지고 있고, 상기 다결정 실리콘의 도전형은 상기 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형과는 반대이며, 또한 상기 MIS트랜지스터가 형성된 반도체기판의 활성영역을 규정하는 소자 분리영역은 상기 반도체기판에 형성된 분리 홈내에 절연막이 매립되어 형성되어 있는 것이다.
또, 본 발명의 반도체 집적회로 장치는 상기 메모리셀의 주위에는 논리회로가 형성되어 있고, 상기 논리회로를 구성하는 MIS트랜지스터의 게이트전극의 도전형을 그 MIS트랜지스터에서의 소스·드레인용의 반도체영역의 도전형과 동일의 도전형으로 한 것이다.
또, 본 발명의 반도체 집적회로 장치는 상기 메모리셀의 MIS트랜지스터의 게이트 절연막의 두께를 상기 논리회로를 구성하는 MIS트랜지스터의 게이트 절연막의 두께보다도 상대적으로 두껍게 설치한 것이다.
또, 본 발명의 반도체 집적회로 장치의 제조방법은 반도체기판 상에 MIS트랜지스터와 용량소자가 직렬 접속된 메모리셀을 형성하는 반도체 집적회로 장치의 제조방법으로서,
(a) 상기 반도체기판의 주면상에 분리 홈을 형성한 후, 상기 분리 홈에 절연막을 매립 분리영역을 형성하는 공정과,
(b) 상기 반도체기판 상에 게이트 절연막을 형성하는 공정과,
(c) 상기 게이트 절연막 상에 다결정 실리콘막을 퇴적하는 공정과,
(d) 상기 다결정 실리콘막에서 상기 MIS트랜지스터의 게이트전극 형성영역에 상기 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형과는 반대의 도전형의 불순물을 도입하는 공정을 가지고, 상기 다결정 실리콘막에서의 게이트전극 형성영역으로의 불순물의 도입 공정시에, 상기 불순물을 상기 다결정 실리콘막에서 상기 메모리셀 선택용 MIS트랜지스터 이외의 다른 MIS트랜지스터의 게이트전극 형성영역에도 동시에 도입하는 것이다.
이하, 본 발명의 실시형태를 도면에 의거하여 상세하게 설명한다(또한, 실시형태를 설명하기 위한 전체 도면에서 동일 기능을 가지는 것은 동일 부호를 붙이고, 그 반복의 설명은 생략한다).
도 1은 본 발명의 일실시형태인 반도체 집적회로 장치의 요부단면도, 도2 ~ 도44는 도 1의 반도체 집적회로 장치의 제조공정 중에서의 요부단면도, 도 45는 축적노드의 반도체영역과 소자 분리영역과의 계면에서의 깊이 방향의 불순물농도 분 포이며, (a)는 n+게이트의 n채널형의 MOS·FET에서의 불순물농도 분포, (b)는 p+게이트의 n채널형의 MOS·FET에서의 불순물농도 분포이다.
먼저, 본 실시형태 1의 DRAM에서의 단면구조를 도 1에 의해 설명한다. 반도체기판(1)은, 예를 들어 p-형의 실리콘 단결정으로 이루어지며, 그 메모리 영역에는 깊은 n웰(2nw)이 형성되어 있다. 이 깊은 n웰(2nw)에는, 예를 들어 n형 불순물의 인이 도입되어 있다.
이 깊은 n웰(2nw)의 상층에는 p웰(3pwm)이 형성되어 있다. 이 p웰(3pwm)은 그 주위가 깊은 n웰(2nw)에 의해 둘러 쌓여 논리회로 영역 등으로부터 전기적으로 분리되어 있다. 이 p웰(3pwm)에는, 예를 들어 p형 불순물의 붕소가 도입되어 있다. 그 p형 불순물의 농도는, 예를 들어 1017 ~ 1018/㎤ 정도이다.
또, 논리회로 영역 등에서의 반도체기판(1)에서 메모리영역의 p웰(3pwm)과 거의 같은 정도의 깊이 영역에는 p웰(3pwp)이 형성되어 있다. 이 p웰(3pwp)에는, 예를 들어 p형 불순물의 붕소가 도입되어 있다. 그 p형 불순물의 농도는 예를 들어 1017 ~ 1018/㎤ 정도이다.
또, 논리회로 영역 등에서의 반도체기판(1)에서 메모리영역의 p웰(3pwm)과 거의 같은 정도의 깊이 영역에는 n웰(3nwp)이 형성되어 있다. n웰(3nwp)에는, 예를 들어 n형 불순물의 인 또는 비소(As)가 도입되어 있다. 그 n형 불순물의 농도는 예를 들어 1017 ~ 1018/㎤ 정도이다.
이와 같은 반도체기판(1)의 상층부에는 얕은 홈 매립형의 소자 분리영역(4)이 형성되어 있다. 즉, 이 소자 분리영역(4)은 반도체기판(1)의 두께방향으로 파여진 0.3 ~ 0.4㎛ 깊이의 분리 홈(4a)내에 분리용의 절연막(4b1, 4b2)이 매립되어 형성되어 있다.
이 분리용의 절연막(4b1, 4b2)은, 예를 들어 이산화실리콘(SiO2) 등으로 이루어진다. 또한, 이 소자 분리영역(4)의 상면은 그 높이가 반도체기판(1)의 주면의 높이와 거의 일치하도록 평탄하게 형성되어 있다.
얕은 홈 매립형의 소자 분리영역(4)에 의해, 예를 들어 다음의 효과를 얻는 것이 가능하게 되어 있다.
즉, 0.3 ~ 0.4㎛ 깊이의 홈을 가지는 것 및 분리용의 절연막(4b1, 4b2) 하의 반도체기판(1)의 도전형이 반전하는 것이 어렵기 때문에, 소자 분리영역(4) 하의 반도체기판(1)에는 반전방지용의 불순물영역을 형성할 필요가 없다. 이 때문에, 후에 설명되는 메모리셀 선택용 MIS·FET의 축적노드의 불순물영역과 소자 분리영역(4)과의 계면에서의 pn접합부의 불순물농도가 낮게되며, 접합전계를 작게 하는 것이 가능하게 되어 있다.
메모리영역(도 1의 좌측)에서의 반도체기판(1)의 p웰(2pwm)상에는 DRAM의 메모리셀이 형성되어 있다. 이 메모리셀은 하나의 메모리셀 선택용 MIS·FET(Q)와 하나의 커패시터(정보축적용 용량소자)(C)로 구성되어 있다.
메모리셀 선택용 MIS·FET(Q)는 p웰(3pwm)의 상부에 서로 이간(離間)하여 형 성된 한쌍의 반도체영역(5a, 5b)과, 반도체기판(1) 상에 형성된 게이트 절연막(5i)과, 그 위에 형성된 게이트전극(5g)를 가지고 있다. 또한, 메모리셀 선택용 MIS·FET(Q)의 문턱치전압은, 예를 들어 1V 전후이다.
반도체영역(5a, 5b)은 메모리셀 선택용 MIS·FET(Q)의 소스·드레인을 형성하기 위한 영역이고, 이 영역에는 예를 들어 n형 불순물의 As가 도입되어 있다. 이 반도체영역(5a, 5b)의 사이에서 게이트전극(5g)의 바로 아래에는 메모리셀 선택용 MIS·FET(Q)의 채널영역이 형성된다.
또, 게이트전극(5g)은 워드선(WL)의 일부에 의해 형성되어 있고, 예를 들어 저저항 폴리실리콘막, 질화티탄(TiN)막 및 텅스텐막이 하층에서부터 순서대로 퇴적되며, 폴리메탈 구조를 구성하고 있다. 저저항 게이트전극 재료로서의 폴리메탈은 그 시트저항이 2Ω/□ 정도로 낮기 때문에 게이트전극 재료로서 뿐만 아니라 배선재료로서 이용할 수도 있다.
이 게이트전극(5g)에서의 저저항 폴리실리콘막에, 예를 들어 p형 불순물의 붕소가 도입되어 있다. 이것에 의해, 예를 들어 다음의 효과를 얻는 것이 가능하게 되어 있다.
즉, 반도체기판(1)의 불순물농도(즉 p웰(3pwm)의 불순물농도 : 이하, 기판농도라고 함)를 올리지 않더라도 메모리셀 선택용 MIS·FET(Q)의 문턱치전압을 높이는 것이 가능하게 되어 있기 때문에, 게이트전극(5g)의 바로 아래의 채널영역에는 문턱치전압 조정용의 불순물을 도입할 필요가 없고, 기판농도를 저감할 수 있다.
이것은 p+형의 폴리실리콘의 일함수가 5.15V 정도이고, n+형의 폴리실리콘의 4.15V에 대해서 약 1V 정도 크기 때문에, 기판농도가 같더라도 p+형 폴리실리콘의 게이트전극을 이용한 n채널형의 메모리셀 선택용 MIS·FET(Q)쪽이 n+형 폴리실리콘의 게이트전극을 이용한 n채널형의 메모리셀 선택용 MIS·FET보다도, 그 문턱치전압을 약 1V 정도 높게 할 수 있기 때문이다.
상기 기판농도의 저감에 의해, 커패시터(C)가 접속되는 반도체영역(5a)의 접합 근방의 전계를 완화할 수 있기 때문에, 축적노드와 반도체기판(1)과의 사이의 리크전류를 저감할 수 있다. 더욱이, 기판농도의 저감에 의해 메모리셀 선택용 MIS·FET(Q)의 서브드레시홀드(subthreshold) 전류를 저감할 수 있기 때문에, 같은 문턱치라도 MIS·FET의 리크전류를 저감할 수 있다. 그리고, 이들 리크전류의 저감에 의해 메모리셀의 리프레시 특성을 향상시키는 것이 가능하게 되어 있다.
게이트 절연막(5i)은, 예를 들어 SiO2로 이루어지며, 그 두께는 예를 들어 6 ~ 12㎚정도, 바람직하게는 8㎚정도로 설정되어 있다.
이와 같은 메모리셀 선택용 MIS·FET(Q)의 게이트전극(5g), 즉 워드선(WL)의 상면에는 예를 들어 SiO2 등으로 이루어지는 절연막을 통해서, 예를 들어 질화실리콘으로 이루어지는 캡(cap) 절연막(6)이 형성되어 있다. 또한 캡 절연막(6)의 하층의 절연막은 캡 절연막(6)으로부터의 응력을 완화하기 위한 것이다.
또, 이 캡 절연막(6)의 표면, 게이트전극(5g)(워드선(WL))의 측면 및 서로 인접하는 워드선(WL) 사이에서의 반도체기판(1)의 주면상에는, 예를 들어 질화실리콘으로 이루어지는 절연막(7)이 형성되어 있다.
한편, 논리회로 영역(도 1의 우측)에서의 p웰(3pwp) 상에는 n채널형의 MIS·FET(Qn)가 형성되어 있다. n채널형의 MIS·FET(Qn)는 p웰(3pwp)의 상부에 서로 이간하여 형성된 한쌍의 반도체영역(8a, 8b)과 반도체기판(1) 상에 형성된 게이트 절연막(8i)과 그 위에 형성된 게이트전극(8g)을 가지고 있다. 또한 MIS·FET(Qn)에서의 문턱치 전압은 예를 들어 0.1V 전후이다.
반도체영역(8a, 8b)은 n채널형의 MIS·FET(Qn)의 소스·드레인을 형성하기 위한 영역이며, 이 반도체영역(8a, 8b)의 사이에서 게이트전극(8g)의 바로 아래에 n채널형의 MIS·FET(Qn)의 채널영역이 형성된다.
이 반도체영역(8a, 8b)은 LDD(Lightly Doped Drain) 구조로 되어 있다. 즉 반도체영역(8a, 8b)은 각각 저농도영역(8a1, 8b1)과, 고농도영역(8a2, 8b 2)을 가지고 있다. 이 저농도영역(8a1, 8b1)은 채널영역 측에 형성되어 있고, 고농도영역(8a2, 8b2)은 그 외측에 배치되어 있다.
이 저농도영역(8a1, 8b1)에는, 예를 들어 n형 불순물의 As가 도입되어 있다. 또 고농도영역(8a2, 8b2)에는 예를 들어 n형의 불순물의 As가 도입되어 있지만, 그 불순물농도는 저농도영역(8a1, 8b1) 중의 불순물농도 보다도 높게 설정되어 있다. 또한, 반도체영역(8a, 8b)의 상층부에는 예를 들어 티탄실리사이드(TiSix) 등으로 이루어지는 실리사이드층(8c)이 형성되어 있다.
또, 게이트전극(8g)은 예를 들어 저저항 폴리실리콘막, TiN막 및 텅스텐막이 하층에서부터 순서대로 퇴적되어 이루어진다. 이 게이트전극(8a)에서의 저저항 폴리실리콘막에는, 예를 들어 n형 불순물의 인 또는 As가 도입되어 있다. 또 게이트전극(8g)을 형성하는 텅스텐막 등의 금속막은 게이트전극(8g)의 시트저항을 2 ~ 2.5Ω/□정도까지 저감할 수 있는 기능을 가지고 있다. 이것에 의해 DRAM의 동작 속도를 향상시키는 것이 가능하게 되어 있다.
게이트 절연막(8i)은 예를 들어 SiO2로 이루어지며, 그 두께는 상기 메모리셀 선택용 MIS·FET(Q)의 게이트 절연막(5i)과 동일하게, 예를 들어 6 ~ 12㎚ 정도, 바람직하게는 8㎚ 정도로 설정되어 있다. 또는 그 두께는 예를 들어 4㎚ 정도로 설정되어 있고, 메모리셀 선택용 MIS·FET(Q)의 게이트 절연막(5i) 보다도 얇게 설정해도 좋고, n채널형의 MIS·FET(Qn)의 동작 속도를 향상시키는 것이 가능하게 된다.
이 게이트전극(8g)의 상면에는, 예를 들어 SiO2 등으로 이루어지는 절연막을 통해서, 예를 들어 질화실리콘으로 이루어지는 캡 절연막(6)이 형성되어 있다. 또한 캡 절연막(6)의 하층의 절연막은 캡 절연막(6)으로부터의 응력을 완화하기 위한 것이다.
또, 이 캡 절연막(6) 및 게이트전극(8g)의 측면에는 예를 들어 질화실리콘으로 이루어지는 사이드월(9)이 형성되어 있다. 또한, 이 사이드월(9)은 주로 상기한 저농도영역(8a1, 8b1)과 고농도영역(8a2, 8b2)을 반도체기판(1) 상에 형성하기 위한 이온주입용의 마스크로서 이용되고 있다.
또, 논리회로 영역에서의 n웰(3nwp) 상에는 p채널형의 MIS·FET(Qp)가 형성되어 있다. p채널형의 MIS·FET(Qp)는 n웰(3nwp)의 상부에 서로 이간하여 형성된 한쌍의 반도체영역(10a, 10b)과, 반도체기판(1) 상에 형성된 게이트 절연막(10i)과, 그 위에 형성된 게이트전극(10g)을 가지고 있다. 또한, 이 MIS·FET(Qp)에서의 문턱치 전압은 예를 들어 0.1V 전후이다.
반도체영역(10a, 10b)은 p채널형의 MIS·FET(Qp)의 소스·드레인을 형성하기 위한 영역이며, 이 반도체영역(10a, 10b)의 사이에서 게이트전극(10g)의 바로 아래에 p채널형의 MIS·FET(Qp)의 채널영역이 형성된다.
이 반도체영역(10a, 10b)은 LDD(Lightly Doped Drain) 구조로 되어 있다. 즉, 반도체영역(10a, 10b)은 각각 저농도영역(10a1, 10b1)과 고농도영역(10a2, 10b2)을 가지고 있다. 이 저농도영역(10a1, 10b1)은 채널영역 측에 형성되어 있고, 고농도영역(10a2, 10b2)은 그 외측에 배치되어 있다.
저농도영역(10a1, 10b1)에는 예를 들어 p형 불순물의 붕소가 도입되어 있다. 또 고농도영역(10a2, 10b2)에는 예를 들어 p형 불순물의 붕소가 도입되어 있지만, 그 불순물농도는 저농도영역(10a1, 10b1) 중의 불순물농도 보다도 높게 설정되어 있다. 또한, 반도체영역(10a, 10b)의 상층부에는 예를 들어 티탄실리사이드(TiSix) 등 으로 이루어지는 실리사이드층(10c)이 형성되어 있다.
게이트전극(10g)는, 예를 들어 저저항 폴리실리콘막, TiN막 및 텅스텐막이 하층으로부터 순서대로 퇴적되어 형성되어 있다.
이 게이트전극(10g)에서의 저저항 폴리실리콘막에는, 예를 들어 p형 불순물의 붕소가 도입되어 있다. 이것에 의해, 저전압 동작 대응의 p채널형의 MIS·FET(Qp)의 문턱치 전압을 낮출수 있고, 그 특성 및 동작 신회성의 향상이 도모되어 있다. 또, 게이트전극(8g)을 형성하는 텅스텐막 등의 금속막은 게이트전극(8g)의 시트저항을 2 ~ 2.5Ω/□ 정도까지 저감할 수 있는 기능을 가지고 있다. 이것에 의해, DRAM의 동작 속도를 향상시키는 것이 가능하게 되어 있다.
게이트 절연막(10i)은 예를 들어 SiO2로 이루어지며, 그 두께는 상기 메모리셀 선택용 MIS·FET(Q)의 게이트 절연막(5i)과 동일하게, 예를 들어 6 ~ 12㎚ 정도, 바람직하게는 8㎚정도로 설정되어 있다. 또는 그 두께는 예를 들어 4㎚ 정도로 설정되어 있고, 메모리셀 선택용 MIS·FET(Q)의 게이트 절연막(5i)보다도 얇게 설정해도 좋고, p채널형의 MIS·FET(Qp)의 동작 속도를 향상시키는 것이 가능하게 된다.
이 게이트전극(10g)의 상면에는, 예를 들어 SiO2 등으로 이루어지는 절연막을 통해서, 예를 들어 질화실리콘으로 이루어지는 캡 절연막(6)이 형성되어 있다. 또한, 캡 절연막(6)의 하층의 절연막은 캡 절연막(6)으로부터의 응력을 완화하기 위한 것이다.
또, 이 캡 절연막(6) 및 게이트전극(10g)의 측면에는, 예를 들어 질화실리콘 등으로 이루어지는 사이드월(9)이 형성되어 있다. 또한, 이 사이드월(9)은 주로 상기 한 저농도영역(10a1, 10b1)과 고농도영역(10a2, 10b2)을 반도체기판(1) 상에 형성하기 위한 이온주입용의 마스크로서 이용되고 있다.
또한, 이들 n채널형의 MIS·FET(Qn) 및 p채널형의 MIS·FET(Qp)에 의해, DRAM의 센스엠프회로 , 컬럼디코더회로, 컬럼드라이버회로, 로디코더회로, 로드라이버회로, I/O셀렉터회로, 데이터입력버퍼회로, 데이터출력버퍼회로 및 전원회로 등과 같은 논리회로가 형성되어 있다.
이와 같은 메모리셀 선택용 MIS·FET(Q), p채널형의 MIS·FET(Qp) 및 n채널형의 MIS·FET(Qn) 등의 반도체 집적회로 소자는, 반도체기판(1) 상에 퇴적된 층간절연막(11a ~ 11c)에 의해 피복되어 있다.
층간절연막(11a ~ 11c)은 예를 들어 SiO2 등으로 이루어진다. 이 중, 층간절연막(11a)은, 예를 들어 SOG(Spin On Glass)법에 의해 퇴적되어 있다. 또, 층간절연막(11b, 11c)은 예를 들어 플라즈마 CVD법 등에 의해 퇴적되어 있다. 층간절연막(11c)의 상면은 메모리영역과 논리회로 영역에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
메모리영역에서의 층간절연막(11a ~ 11c), 절연막(7)에는 반도체영역(5a, 5b)이 노출하는 접속구멍(12a, 12b)이 천공되어 있다. 이 접속구멍(12a, 12b)의 하부에서 게이트전극(5g)(워드선(WL))의 폭 방향의 치수는, 서로 인접하는 게이트전 극(5g) (워드선(WL))의 측면의 절연막(7)부분에 의해 규정되어 있다. 즉, 접속공(12a, 12b)은 게이트전극(5g)(워드선(WL)) 측면의 절연막(7)에 의해 자기정합적으로 천공되어 있다.
이것에 의해 이 접속구멍(12a, 12b)의 패턴을 전사하기 위한 노광처리시에 그 접속구멍(12a, 12b)의 패턴과 메모리셀 선택용 MIS·FET(Qs)의 활성영역과의 상대적인 평면위치가 약간 어긋났다 하더라도, 이 접속구멍(12a, 12b)에서 게이트전극(5g)(워드선(WL))의 일부가 노출되지 않도록 되어있다.
이 접속구멍(12a, 12b) 내에는 각각 플러그(13a, 13b)가 매립되어 있다. 플러그(13a, 13b)는, 예를 들어 n형 불순물의 인이 함유된 저저항 폴리실리콘으로 이루어지며, 각각 메모리셀 선택용 MIS·FET(Q)의 반도체영역(5a, 5b)과 전기적으로 접속되어 있다. 또한, 플러그(13b)의 상면에는 예를 들어 TiSix 등과 같은 실리사이드막이 형성되어 있다.
층간절연막(11c) 상에는 층간절연막(11d)이 퇴적되어 있다. 이 층간절연막(11d)은 예를 들어 SiO2 등으로 이루어지며, 예를 들어 플라즈마 CVD법 등에 의해 형성되어 있다. 이 층간절연막(11d) 상에는 비트선(BL) 및 제1층 배선(14(14a ~ 14b))이 형성되어 있다.
이 비트선(BL)은 예를 들어 Ti막, TiN막 및 텅스텐막이 하층에서부터 순서대로 퇴적되어 이루어지며, 층간절연막(11d)에 천공된 접속구멍(15)을 통해서 플러그(13b)와 전기적으로 접속되고, 또한 플러그(13b)를 통해서 메모리셀 선택 MIS·FET(Q)의 반도체영역(5b)과 전기적으로 접속되어 있다. 이 비트선(BL)의 표면(상면 및 측면)에는 예를 들어 질화실리콘으로 이루어지는 절연막(16)이 피복되어 있다.
또한, 비트선(BL)은 워드선(WL)의 연장 방향에 대해서 교차하는 방향으로 연장되어 있다. 따라서, 도 1에 나타낸 단면에는 비트선(BL)은 나타내지 않는 것이 통상이지만, 비트선(BL)이 배치되어 있는 배선층을 나타내기 위해서, 또 비트선(BL) 표면에 피복된 절연막(16)의 작용을 후술하기 위한 등의 이유로 비트선(BL)을 나타내고 있다.
한편, 논리회로 영역의 제1층 배선(14)은 비트선(BL)과 동일하게, 예를 들어 Ti막, TiN막 및 텅스텐막이 하층에서부터 순서대로 퇴적되어 이루어지며, 그 표면(상면 및 측면)에는 예를 들어 질화실리콘으로 이루어지는 절연막(16)이 피복되어 있다.
이 중 제1층 배선(14a)은 층간절연막(11a ~ 11d)에 천공된 접속구멍(17)을 통해서 n채널형의 MIS·FET(Qn)의 반도체영역(8a)과 전기적으로 접속되어 있다. 또 제 1층 배선(14b)은 층간절연막(11a ~ 11d)도 천공된 접속구멍(17)을 통해서 n채널형의 MIS·FET(Qn)의 반도체영역(8b) 및 p채널형의 MIS·FET(Qp)의 반도체영역(10a)과 전기적으로 접속되어 있다. 또한 제1층 배선(14c)은 층간절연막(11a ~ 11d)에 천공된 접속구멍(17)을 통해서 p채널형의 MIS·FET(Qp)의 반도체영역(10b)과 전기적으로 접속되어 있다.
층간절연막(11d)의 상면에는 층간절연막(11e ~ 11g)이 하층에서부터 순서대 로 퇴적되어 있고, 이것에 의해 절연막(16)이 피복되어 있다. 층간절연막(11e ~ 11g)은 예를 들어 SiO2 등으로 이루어진다. 이 중, 층간절연막(11e)은 예를 들어 SOG(Spin On Glass)법에 의해 퇴적되어 있다. 또 층간절연막(11f, 11g)은 예를 들어 플라즈마 CVD법 등에 의해 형성되어 있다. 층간절연막(11g)의 상면은 메모리영역과 논리회로 영역에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
메모리영역에서의 층간절연막(11d ~ 11g)에는 플러그(13a)의 상면이 노출하는 접속구멍(18)이 천공되어 있다. 본 실시형태에 있어서는 비트선(BL)의 표면에 질화실리콘 등으로 이루어지는 절연막(16)이 피복되어 있기 때문에, 이 접속구멍(18)의 평면적인 위치가 비트선(BL)의 폭 방향으로 어긋나 비트선(BL)에 겹치도록 되어 있다 하더라도 질화실리콘 등으로 이루어지는 절연막(16)이 에칭스토퍼로서 기능하기 때문에, 그 접속구멍(18)으로부터 비트선(BL)이 직접 노출되어 버리는 것을 방지하는 것이 가능하게 되어 있다.
이 접속구멍(18) 내에는 플러그(19)가 매립되어 있다. 플러그(19)는 예를 들어 n형 불순물의 인이 함유된 저저항 폴리실리콘으로 이루어지며, 플러그(13a)와 전기적으로 접속되고, 또한 이것을 통해서 메모리셀 선택용 MIS·FET(Q)의 반도체영역(5a)과 전기적으로 접속되어 있다.
층간절연막(11g)의 상면에는 층간절연막(11h, 11i)이 퇴적되어 있다. 층간절연막(11h)은 예를 들어 질화실리콘으로 이루어지며, 주로 메모리영역을 덮도록 형성되어 있다. 층간절연막(11i)은 예를 들어 SiO2 등으로 이루어진다. 이 층간절연막(11h, 11i)에는 플러그(19)의 상면이 노출하는 개구부(20)가 개구되어 있고, 이 개구부(20) 내에 상기 메모리셀의 커패시터(C)가 형성되어 있다.
커패시터(C)는 예를 들어 크라운 형상으로 형성되어 있고, 축적전극(21a)과 그 표면에 피복된 용량 절연막(21b)과 그 표면에 피복된 플레이트전극(21c)으로 구성되어 있다.
커패시터(C)의 축적전극(21a)은 예를 들어 저저항 폴리실리콘으로 이루어지며, 그 표면에는 커패시터(C)의 점유면적을 증가하지 않고 용량을 증대시키기 위해 예를 들어 복수의 미세한 요철(凹凸)이 형성되어 있다.
이 축적전극(21a)의 하부는 개구부(20)를 통해서 플러그(19)와 전기적으로 접속되고, 이것을 통해서 메모리셀 선택용 MIS·FET(Q)의 반도체영역(5a)과 전기적으로 접속되어 있다. 또한 도 1의 메모리영역과 논리회로 영역과의 경계영역(도 1의 거의 중앙)에 배치되어 있는 축적전극(21a1)은 더미(dummy)이다.
또, 커패시터(C)의 용량 절연막(21b)은 예를 들어 산화탄탈(Ta2O5) 등으로 이루어진다. 커패시터(C)의 플레이트전극(21c)은 예를 들어 TiN 등으로 이루어지며, 복수의 축적전극(21a)을 덮도록 형성되어 있다.
층간절연막(11i)상에는 층간절연막(11j)이 퇴적되어 있고, 이것에 의해 플레이트전극(21c)이 피복되어 있다. 이 층간절연막(11j)은 예를 들어 SiO2 등으로 이루어지며, 그 상면에는 제2층 배선(22(22a, 22b))이 형성되어 있다.
제2층 배선(22)은 예를 들어 TiN막, 알루미늄(Al)막 및 Ti막이 하층에서부터 순서대로 퇴적되어 이루어진다. 논리회로 영역에서의 제2층 배선(22b)은 층간절연막(11e ~ 11g, 11i, 11j) 및 절연막(16)에 천공된 접속구멍(23) 내의 도체막(24)을 통해서 제1층 배선(14b)과 전기적으로 접속되어 있다. 이 도체막(24)은 예를 들어 TiN막 및 텅스텐막이 하층에서부터 순서대로 퇴적되어 이루어진다.
층간절연막(11j) 상에는 층간절연막(11k, 11m, 11n)이 하층에서부터 순서대로 퇴적되어 있고, 이것에 의해 제2층 배선(22)이 피복되어 있다. 층간절연막(11k, 11n)은 예를 들어 SiO2 등으로 이루어지며, 예를 들어 플라즈마 CVD법 등에 의해 형성되어 있다. 층간절연막(11m)은 예를 들어 SiO2 등으로 이루어지며, 예를 들어 SOG법 등에 의해 형성되어 있다.
층간절연막(11n) 상에는 제3층 배선(25(25a ~ 25c))이 형성되어 있다. 제3층 배선(25)은 예를 들어 TiN막, Al막 및 Ti막이 하층에서부터 순서대로 퇴적되어 이루어진다.
이 중, 논리회로 영역에서의 제3층 배선(25b)은 층간절연막(11j, 11k, 11m, 11n)에 천공된 접속구멍(26) 내의 도체막(27)을 통해서 플레이트전극(21c)과 전기적으로 접속되어 있다. 또 논리회로 영역에서의 제3층 배선(25c)은 층간절연막(11k, 11m, 11n)에 천공된 접속구멍(28) 내의 도체막(29)을 통해서 제 2층 배선(22b)과 전기적으로 접속되어 있다. 도체막(27, 29)은 예를 들어 TiN막 및 텅스텐막이 하층에서부터 순서대로 퇴적되어 이루어진다.
제3층 배선(25)의 상부에는, 예를 들어 산화실리콘막과 질화실리콘막을 적층 한 2층의 절연막 등으로 구성된 패시베이션막이 형성되어 있지만, 그들의 도시는 생략한다.
다음에 본 실시형태 1의 반도체 집적회로 장치의 제조방법의 일예를 도 2 ~ 도 44에 의해 설명한다.
먼저, 도 2에 나타내는 바와 같이 p형의 Si단결정으로 이루어지는 반도체기판(1)을 열처리하여 그 표면에 예를 들어 막두께 10 ~ 30㎚ 정도의 SiO2 등으로 이루어지는 패드막(30)을 형성한 후, 이 패드막(30) 상에 예를 들어 막두께 100 ~ 200㎚ 정도의 질화실리콘 등으로 이루어지는 내산화성막(31)을 CVD(Chemical Vapor Deposition)법에 의해 퇴적한다.
이어서, 도 3에 나타내는 바와 같이 내산화성막(31) 상에 형성한 포토레지스트(32a)를 에칭마스크로 하여 소자 분리영역의 내산화성막(31), 패드막(30), 반도체기판(1)을 순차 에칭하는 것에 의해 반도체기판(1)에 깊이 350 ~ 400㎚ 정도의 분리 홈(4a)을 형성한다. 이때, 내산화성막(31)을 에칭하는 가스는 예를 들어 CF4+CHF3+Ar 또는 CF4+Ar을 사용하고, 반도체기판(1)을 에칭하는 가스는 예를 들어 HBr+Cl2+He+O2를 사용한다.
그 후, 도 4에 나타내는 바와 같이 에칭에 의해 분리 홈(4a)의 내벽에 생긴 데미지층을 제거하기 위해, 산화처리를 행하여 분리 홈(4a)의 내면에 예를 들어 SiO2로 이루어지는 절연막(4b1)을 형성한 후, 도 5에 나타내는 바와 같이 반도체기 판(1) 상에 예를 들어 SiO2 등으로 이루어지는 절연막(4b2)을 CVD법에 의해 퇴적한다. 이때, 절연막(4b2)은 예를 들어 TEOS(Tetraethoxysilane)가스를 이용한 플라즈마 CVD법 등에 의해 형성한다.
이어서, 절연막(4b2) 상에 예를 들어 질화실리콘으로 이루어지는 절연막(33)을 CVD법 등에 의해 퇴적한 후, 이 절연막(33)을 도 7에 나타내는 바와 같이 포토레지스트(32b)를 에칭마스크로 하여, 상대적으로 폭(면적)이 넓은 소자 분리영역 상에 질화실리콘 등으로 이루어지는 절연막(33a)의 패턴을 형성한다.
소자 분리영역의 상부에 남은 질화실리콘 등으로 이루어지는 절연막(33a)은 다음의 공정에서 절연막(4b2)을 화학적 기계연마(Chemical Mechanical Polishing : CMP)법으로 연마하여 평탄화할 때, 상대적으로 넓은 면적의 분리 홈(4a)의 내부의 절연막(4b2)이 상대적으로 좁은 면적의 소자 분리영역의 분리 홈(4a)의 내부의 절연막(4b2)에 비교하여 깊게 연마되는 현상(디싱 : dishing)을 방지하기 위해 형성된다.
이어서, 절연막(4b2)을 , 절연막(31, 33a)을 스토퍼로 이용한 CMP법에 의해 연마하여 분리 홈(4a)의 내부에 남기는 것에 의해, 도 8에 나타내는 바와 같이 소자 분리영역(4)을 형성한다. 이때 본 실시형태에 있어서는 상대적으로 폭(면적)이 넓은 소자 분리영역(4) 상에 절연막(33a)의 패턴을 설치한 것에 의해, 소자 분리영역(4)에서의 분리용의 절연막(4b2) 상면의 깍임을 방지할 수 있다. 이 때문에 소자 분리영역(4)에서의 분리용의 절연막(4b2)의 상면의 높이를 반도체기판(1)의 주면의 높이에 거의 일치시키는 것이 가능하게 되어 있다.
이어서, 내산화성막(31) 및 절연막(33a)을 열인산 등에 의해 제거하고, 패드막(30)을 제거한 후, 반도체기판(1)에 대해서 프레산화처리를 행한다.
이어서, 반도체기판(1) 상에 메모리영역이 노출하는 깊은 n웰 형성용의 포토레지스트 패턴을 형성한 후, 그것을 마스크로 하여 반도체기판(1)의 메모리영역에 예를 들어 n형 불순물의 인을 이온 주입한다.
그 후, 깊은 n웰 형성용의 포토레지스트 패턴을 제거한 후, 반도체기판(1) 상에 p웰영역이 노출하는 포토레지스트 패턴을 형성하고, 그것을 마스크로 하여 반도체기판(1)의 p웰 형성영역에, 예를 들어 p형 불순물의 붕소 등을 이온 주입한다.
이어서, p웰 형성용의 포토레지스트 패턴을 제거한 후, 반도체기판(1)상에 n웰영역이 노출하는 포토레지스트 패턴을 형성하고, 그것을 마스크로 하여 반도체기판(1)의 n웰 형성영역에, 예를 들어 n형의 불순물의 인등을 이온 주입한다.
이어서, n웰 형성용의 포토레지스트 패턴을 제거한 후, 반도체기판(1)에 대해서 열처리를 행하는 것에 의해, 도 9에 나타내는 바와 같이 반도체기판(1)에 깊은 n웰(2nw), p웰(3pwm, 3pwp), n웰(3nwp)을 형성한다.
이 깊은 n웰(2nw)은 입출력회로 등에서 반도체기판(1)을 통해 메모리영역의 p웰(3pwm)에 노이즈가 칩입하는 것을 방지하고 메모리셀 내 축적전하의 삭제를 방지하기 위해 형성된다.
그 후, 반도체기판(1)에 대해서 열산화처리 또는 웨이트 산화처리를 행하는 것에 의해, 반도체기판(1)의 활성영역 주면상에 예를 들어 6 ~ 12㎚ 바람직하게는 막두께 8㎚ 정도의 SiO2로 이루어지는 게이트 절연막(5i, 8i, 10i)을 형성한다.
이어서, 도 10에 나타내는 바와 같이 반도체기판(1) 상에 폴리실리콘막(34)을 CVD법 등에 의해 퇴적한다.
이어서, 반도체기판(1) 상에 형성되는 MIS·FET의 게이트전극에서의 도전형을 설정하기 위한 불순물 도입공정으로 이행한다.
즉, 도 11에 나타내는 바와 같이 폴리실리콘막(34) 상에 논리회로 영역에서의 n채널형의 MIS·FET 형성영역이 노출하는 포토레지스트(32c)를 형성한 후, 이것을 마스크로 하여 예를 들어 n형 불순물의 인 또는 비소(As)를 폴리실리콘막(34)에 이온 주입한다.
이어서, 포토레지스트(32c)를 제거한 후, 도 12에 나타내는 바와 같이 메모리셀 선택용 MIS·FET 형성영역 및 논리회로 영역에서의 p채널형의 MIS·FET 형성영역이 노출하는 포토레지스트(32d)를 형성한 후, 이것을 마스크로 하여 예를 들어 p형 불순물의 붕소 또는 BF2를 폴리실리콘막(34)에 이온 주입한다.
이 붕소 또는 BF2 등과 같은 p형 불순물의 이온 주입시에는 주입 에너지를 제어하는 것에 의해, 붕소 등이 폴리실리콘막(34)의 아주 깊은 위치까지 도달하지 않도록 해도 된다.
이것은 붕소 등을 폴리실리콘막(34)의 하층부의 깊은 위치까지 도입하여 버 리면, 붕소 등이 그 후의 열 프로세스에 의해 게이트 절연막(5i)을 통과하여 반도체기판(1)에 확산하여 버리는 현상이 발생하기 쉽다고 생각되기 때문에 그것을 억제하기 위함이다.
이어서, 도 13에 나타내는 바와 같이 폴리실리콘막(34) 상에 예를 들어 TiN 또는 질화텅스텐 등으로 이루어지는 베리어 금속막(35), 예를 들어 텅스텐 등으로 이루어지는 금속막(36) 및 예를 들어 질화실리콘으로 이루어지는 절연막(6)을 하층에서부터 순서대로 퇴적한다.
이어서, 도 14에 나타내는 바와 같이, 절연막(6) 상에 형성한 게이트전극 형성용의 포토레지스트(32e)를 에칭마스크로 하여 에칭처리를 행하는 것에 의해, 게이트전극(5g)(즉 워드선(WL)), 게이트전극(8g, 10g) 및 캡 절연막(6)을 패턴 형성한다.
게이트전극(5g)은 메모리셀 선택용 MIS·FET의 일부를 구성하고, 활성영역 이외의 영역에서는 워드선(WL)으로서 기능한다. 이 게이트전극(5g)(워드선(WL))의 폭, 즉 게이트 길이는 메모리셀 선택용 MIS·FET의 단채널효과를 억제하여, 문턱치 전압을 일정치 이상으로 확보할 수 있는 허용범위 내의 최소 치수(예를 들어 0.24㎛)로 구성된다. 또, 인접하는 2개의 게이트전극(5g)(워드선(WL))의 간격은 포토리소그래피의 해상 한계로 결정하는 최소 치수(예를 들어 0.22㎛)로 구성된다. 게이트전극(8g) 및 게이트전극(10g)은 논리회로의 n채널형의 MIS·FET 및 p채널형의 MIS·FET의 각 일부를 구성한다.
이어서, 반도체기판(1) 상에 n채널형의 MIS·FET(메모리셀 선택용 MIS·FET 를 포함한다)가 노출하는 포토레지스트를 형성한 후, 그것을 마스크로 하여 반도체기판(1)에, 예를 들어 n형 불순물의 As를 이온 주입한다.
이어서, 그 n채널형의 MIS·FET용의 포토레지스트를 제거 한 후, 반도체기판(1) 상에 p채널형의 MIS·FET가 노출하는 포토레지스트를 형성하고, 그것을 마스크로 하여 반도체기판(1)에 예를 들어 p형 불순물의 붕소를 이온 주입한다. 이온 주입후 약 800℃의 어닐처리가 행하여진다. 이들의 불순물 도입공정은 도 15에 나타내는 저농도영역(5a1, 5b1, 8a1, 8b1, 10a1, 10b1)을 형성하기 위한 불순물 도입공정 이다.
이어서, 도 16에 나타내는 바와 같이 반도체기판(1) 상에 예를 들어 질화실리콘으로 이루어지는 절연막(7)을 CVD법 등에 의해 퇴적한 후, 도 17에 나타내는 바와 같이 절연막(7)상에 형성한 포토레지스트(32f)를 에칭마스크로 하여 이방성 드라이에칭 처리를 행한다. 이것에 의해 메모리영역에서는 절연막(7)을 남기고, 논리회로 영역에서는 게이트전극(8g,10g)의 측면에 질화실리콘 등으로 이루어지는 사이드월(9)을 형성한다.
이 에칭은 게이트 절연막(5i, 8i, 10i)이나 소자 분리영역(4)에 매립된 절연막(4b1, 4b2)의 삭감량을 최소로 하기 위해, 산화실리콘막에 대하는 질화실리콘막의 에칭 레이트가 크게되도록 에칭 가스를 사용하여 행한다. 또 게이트전극(8g, 10g) 상의 질화실리콘막 등으로 이루어지는 절연막(6)의 삭감량을 최소로 하기 위해서 오버 에칭량을 필요 최소한으로 억제하도록 한다.
이어서, 반도체기판(1) 상에 논리회로 영역에서의 n채널형의 MIS·FET의 형성영역이 노출하는 포토레지스트를 형성한 후, 그 포토레지스트, 게이트전극(8g) 및 사이드월(9)을 마스크로 하여 예를 들어 n형 불순물의 As를 이온 주입법 등에 의해 도입한다.
이어서, 반도체기판(1) 상에 논리회로 영역에서의 p채널 MIS·FET의 형성영역이 노출하는 포토레지스트를 형성한 후, 그 포토레지스트, 게이트전극(10g) 및 사이트월(9)을 마스크로 하여 예를 들어 p형 불순물의 붕소를 이온 주입법 등에 의해 도입한다.
그 후, 반도체기판(1)에 대해서, 예를 들어 질소가스 분위기 중에서 열처리를 행하는 것에 의해, 반도체기판(1)의 논리회로 영역에 고농도영역(8a2, 8b2, 10a2, 10b2)을 형성한다. 이것에 의해 도 18에 나타내는 바와 같이 논리회로용의 n채널형의 MIS·FET(Qn) 및 p채널형의 MIS·FET(Qp)를 형성한다.
이어서, 도 19에 나타내는 바와 같이 반도체기판(1) 상에 예를 들어 SiO2 등으로 이루어지는 층간절연막(11a)을 SOG법 등에 의해서 퇴적한다.
이어서, 이 층간절연막(11a) 상에 예를 들어 TEOS (Tetraethoxysilane)가스를 이용한 플라즈마 CVD법 등에 의해서 SiO2 등으로 이루어지는 절연막을 퇴적한 후, 그 상부를 CMP법 등에 의해서 에치백(etch back) 하는 것에 의해, 도 20에 나타내는 바와 같이 층간절연막(11a) 상에 층간절연막(11b)을 형성한다.
그 후, 그 층간절연막(11b) 상에 예를 들어 TEOS가스를 이용한 플라즈마 CVD 법 등에 의해서 SiO2 등으로 이루어지는 층간절연막(11c)을 형성한다. 이 층간절연막(11c)은 CMP법에 의해 층간절연막(11b)의 상부에 형성된 손상 등을 덮는 기능을 가지고 있고, 그 상면은 메모리영역과 논리회로 영역에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
이어서, 도 21에 나타내는 바와 같이, 그 층간절연막(11c) 상에 플러그용의 접속구멍이 노출하는 포토레지스트(32g)를 형성한다. 이 때, 본 실시형태 1에서는 층간절연막(11c)의 상면을 평탄화 하고 있기 때문에 충분한 포토리소그래피 마진을 확보할 수 있고, 양호한 패턴 전사가 가능하다.
그 후, 그 포토레지스트(32g)를 에칭마스크로 하여 플러그용의 접속구멍을 천공하기 위한 에칭처리를 행한다. 본 실시형태에 있어서는 그 에칭처리를, 예를 들어 다음과 같이 한다.
먼저, 도 21에 나타내는 바와 같이, 절연막(7)이나 캡 절연막(6) 등이 표출한 시점에서 에칭이 멈추도록 SiO2막은 제거되지만, 질화실리콘막은 제거되기 어려운 조건으로 에칭처리를 행한다. 이 때의 에칭 가스로서는, 예를 들어 C4F8/아르곤(Ar) 등의 혼합 가스를 이용한다.
이어서, 에칭 조건을 질화실리콘막은 제거되지만 SiO2막은 제거되기 어려운 조건으로 바꾸는 것에 의해, 도 22에 나타내는 바와 같이 반도체기판(1)의 일부가 노출하는 플러그용의 접속구멍(12a, 12b)을 천공한다. 이것에 의해 포토리소그래피의 해상 한계 이하의 미세한 지름을 가지는 접속구멍(12a, 12b)을 형성할 수 있다. 이 때의 에칭 가스로서는, 예를 들어 CHF3/Ar/CF4 등의 혼합 가스를 이용한다.
이와 같은 에칭 처리를 행하는 이유는 그와 같이 하지 않으면, 플러그용의 접속구멍(12a, 12b)을 형성하기 위한 에칭 처리에 의해서, 그 플러그용의 접속구멍(12a, 12b)에서 노출하는 소자 분리영역(4)의 분리용의 절연막(4b1, 4b2)이 에칭 제거되어 버려 불량이 생기기 때문이다.
그 후, 포토레지스트(32g)를 제거한 후, 접속구멍(12a, 12b)에서 노출하는 반도체기판(1)에 예를 들어 n형 불순물의 인을 이온 주입한다. 이것은 전계 완화용의 불순물 도입공정 이다.
이어서, 반도체기판(1) 상에 예를 들어 n형 불순물을 함유하는 저저항 폴리실리콘을 CVD법 등에 의해서 퇴적한 후, 그 저저항 폴리실리콘을 에치백하는 것에 의해, 도 23에 나타내는 바와 같이 플러그용의 접속구멍(12a, 12b) 내에 플러그(13a, 13b)를 형성한다.
이어서, 도 24에 나타내는 바와 같이, 반도체기판(1) 상에 예를 들어 SiO2 등으로 이루어지는 층간절연막(11d)을 CVD법 등에 의해서 퇴적하는 것에 의해 플러그(13a, 13b)의 상면을 피복한다.
또한, 도 24 중의 부호 5a2, 5b2는 상기한 전계 완화용의 불순물 도입공정에 의해 도입된 인을 함유하는 고농도영역이고, 이 고농도영역(5a2, 5b2)과 저농도영역(5a1, 5b1)에서 메모리셀 선택용 MIS·FET(Q)의 반도체영역(5a, 5b)이 구 성되어 있다.
그 후, 도 25에 나타내는 바와 같이, 그 층간절연막(11d) 상에 비트선용의 접속구멍 형성용의 포토레지스트(32h)를 형성한 후, 이것을 에칭마스크로 하여 층간절연막(11d)에 플러그(13b)의 상면이 노출하는 접속구멍(15)을 천공한다.
이어서, 그 포토레지스트(32h)를 제거한 후, 도 26에 나타내는 바와 같이, 그 층간절연막(11d) 상에 논리회로용의 접속구멍 형성용의 포토레지스트(32i)를 형성하고, 그것을 에칭마스크로 하여 층간절연막(11a ~ 11d)에 반도체기판(1)의 상면(반도체영역(8a, 8b, 10a, 10b))이 노출하는 접속구멍(17)을 천공한다.
이어서, 포토레지스트(32i)를 제거한 후, 도 27에 나타내는 바와 같이, 반도체기판(1) 상에 예를 들어 Ti막 및 TiN막을 스퍼터링법 등에 의해서 하층에서부터 순서대로 퇴적하고, 그 위에 예를 들어 텅스텐막을 CVD법 등에 의해서 적층시켜 도체막(37)을 형성하며, 또한 그 위에 예를 들어 질화실리콘으로 이루어지는 절연막(16a)을 CVD법에 의해 퇴적한다.
또한, 도 27 중의 부호 8c, 10c는 예를 들어 도체막(37)의 하층의 Ti막과 반도체기판(1)과의 열처리 반응에 의해서 형성된 TiSix 등과 같은 실리사이드층 이다.
그 후, 도 28에 나타내는 바와 같이, 절연막(16a) 상에 배선 형성용의 포토레지스트(32j)를 형성하고, 그것을 에칭마스크로 하여 절연막(16a) 및 도체막(37)을 에칭법에 의해서 패터닝하는 것에 의해, 비트선(BL) 및 제 1층 배선(14)을 형성한다.
이어서, 포토레지스터(32j)를 제거한 후, 반도체기판(1) 상에 예를 들어 질화실리콘으로 이루어지는 절연막을 퇴적한 후, 그 절연막을 에치백하는 것에 의해, 도 29에 나타내는 바와 같이 비트선(BL) 및 제 1층 배선(14)의 측면에 사이드월(16a)을 형성한다.
이어서, 도 30에 나타내는 바와 같이, 예를 들어 SiO2 등으로 이루어지는 층간절연막(11e)을 SOG법 등에 의해 퇴적하는 것에 의해, 비트선(BL) 및 제 1층 배선(14)을 피복한다.
그 후, 이 층간절연막(11e) 상에 예를 들어 TEOS가스를 이용한 플라즈마 CVD법 등에 의해서 SiO2 등으로 이루어지는 절연막을 퇴적한 후, 그 상부를 CMP법 등에 의해서 에치백하는 것에 의해, 도 31에 나타내는 바와 같이 층간절연막(11e) 상에 층간절연막(11f)을 형성한다.
그 후, 그 층간절연막(11f) 상에 예를 들어 TEOS가스를 이용한 플라즈마 CVD법 등에 의해서 SiO2 등으로 이루어지는 층간절연막(11g)을 형성한다. 이 층간절연막(11g)은 층간절연막(11f)의 상부에 CMP법에 의해 형성된 손상 등을 덮는 기능을 가지고 있고, 층간절연막(11g)의 상면은 메모리영역과 논리회로 영역에서 그 높이가 거의 일치하도록 평탄하게 형성되어 있다.
이어서, 도 32에 나타내는 바와 같이, 그 층간절연막(11g) 상에 플러그용의 접속구멍이 노출하는 포토레지스트(32k)를 형성한다. 이 때, 본 실시형태에서는 층간절연막(11g)의 상면을 평탄하게 하고 있기 때문에 충분한 포토리소그래피 마진을 확보할 수 있고, 양호한 패턴 전사가 가능하다.
그 후, 그 포토레지스트(32k)를 에칭마스크로 하여, 층간절연막(11d ~ 11g)에 플러그(13a)의 상면이 노출하는 접속구멍(18)을 천공한 후, 포토레지스트(32k)를 제거한다.
이 때 본 실시형태에 있어서는, 이 에칭처리 시에 SiO2 막에 대한 질화실리콘막의 에칭 레이트가 크게 되는 조건으로 행한다. 이것에 의해, 비트선(BL)의 표면에 질화실리콘으로 이루어지는 절연막(16)이 형성되어 있기 때문에, 만약 접속구멍(18)과 플러그(13a)와의 사이에 상대적인 위치 어긋남이 발생하여 접속구멍(18)의 패턴이 평면적으로 비트선(BL)에 중첩되어 버려도, 절연막(16)이 에칭스토퍼로 되기 때문에 비트선(BL)이 접속구멍(18)에서 노출되어 버리는 것을 방지하는 것이 가능하게 되어 있다.
이어서, 반도체기판(1) 상에 예를 들어 저저항 폴리실리콘으로 이루어지는 도체막을 CVD법 등에 의해 퇴적한 후, 그 도체막이 접속구멍(18) 내에만 남도록 에치백하는 것에 의해, 도 33에 나타내는 바와 같이, 접속구멍(18) 내에 플러그(19)를 형성한다.
이어서, 도 34에 나타내는 바와 같이, 반도체기판(1) 상에 예를 들어 질화실리콘으로 이루어지는 절연막(11h)을 CVD법 등에 의해 퇴적한 후, 그 위에 메모리영역을 덮도록 포토레지스트(32m)를 형성하고, 그것을 에칭마스크로 하여 절연막(11h)을 에칭법에 의해 패터닝 한다.
그 후, 포토레지스트(32m)를 제거한 후, 도 35에 나타내는 바와 같이 반도체기판(1) 상에 예를 들어 TEOS가스를 이용한 플라즈마 CVD법 등에 의해 SiO2 등으로 이루어지는 층간절연막(11i)을 형성한다.
이어서, 그 층간절연막(11i) 상에 커패시터 형성용의 포토레지스트(32n)를 형성한 후, 그것을 에칭마스크로 하여 포토레지스트(32n)에서 노출하는 층간절연막(11i, 11h)을 제거하는 것에 의해, 플러그(19)의 상면이 노출하는 개구부(20)를 형성한다.
이어서, 도 36에 나타내는 바와 같이, 반도체기판(1) 상에 예를 들어 저저항 폴리실리콘으로 이루어지는 도체막(38)을 CVD법 등에 의해 퇴적한다. 이것에 의해 층간절연막(11i)의 상면 및 개구부(20)의 내면에 도체막(38)이 피착된다.
그 후, 도 37에 나타내는 바와 같이, 반도체기판(1) 상에 예를 들어 SiO2 등으로 이루어지는 절연막(39)을 SOG법 등에 의해 퇴적한다. 여기서는, 그 절연막(39)의 상면이 거의 평탄하게 되는 정도까지 절연막(39)을 퇴적한다.
이어서, 그 절연막(39)을 층간절연막(11i) 상의 도체막(38)이 노출하는 정도까지 에칭 제거한 후, 노출한 도체막(38)을 에치백하는 것에 의해, 도 38에 나타내는 바와 같이 개구부(20) 내에 저저항 폴리실리콘 등으로 이루어지는 축적전극(21a) 및 더미 축적전극(21a1)을 형성한다.
이어서, 도 39에 나타내는 바와 같이, 반도체기판(1) 상에 더미 축적전극(21a1) 및 논리회로 영역을 피복하는 포토레지스트(32p)를 형성한 후, 그것 을 에칭마스크로 하여 층간절연막(11i)을 웨트 에치법 등에 의해서 제거하는 것에 의해, 축적전국(21a)의 표면을 노출시킨다. 이 때, 층간절연막(11h)은 웨트 에칭처리 시에서의 에칭스토퍼로서 기능함과 동시에, 축적전극(21a)을 고정하는 부재로서도 기능한다.
또, 포토레지스트(32p)의 단부를 메모리영역과 논리회로 영역과의 경계부, 즉 더미 축적전극(21a1) 상에 배치한다. 이와 같이 하면, 포토레지스트(32p)의 단부에 맞춤 어긋남이 발생한 경우에도, 메모리영역의 가장 외측에 형성되는 축적전극(21a)의 내부에 절연막이 남거나, 논리회로 영역의 층간절연막(11i)이 에칭되거나 하는 일은 없다.
그 후, 포토레지스트(32p)를 제거한 후, 도 40에 나타내는 바와 같이 축적전극(21a)의 표면을 질화하고, 또한 그 표면에 예를 들어 산화탄탈(Ta2O5)로 이루어지는 용량 절연막(21b)을 피복한다.
이어서, 도 41에 나타내는 바와 같이, TiN으로 이루어지는 도체막을 반도체기판(1) 상에 퇴적한 후, 그 도체막을 그 상면에 형성한 플레이트전극 형성용의 포토레지스트(32q)를 에칭마스크로 하여 패터닝하는 것에 의해 플레이트전극(21c)을 형성한다. 이것에 의해 정보 축적용의 커패시터(C)를 형성한다.
이어서, 포토레지스트(32q)를 제거한 후, 도 42에 나타내는 바와 같이, 예를 들어 TEOS가스를 이용한 플라즈마 CVD법 등에 의해서 SiO2 등으로 이루어지는 층간절연막(11j)을 반도체기판(1) 상에 형성한다. 이것에 의해 플레이트전극(21c)을 피 복한다.
그 후, 층간절연막(11j) 상에 논리회로의 접속구멍 형성용의 포토레지스트(32r)를 형성한 후, 그것을 에칭마스크로 하여, 제1층 배선(14b)의 일부가 노출하는 접속구멍(23)을 천공한다.
이어서, 포토레지스트(32r)를 제거한 후, 반도체기판(1) 상에 예를 들어 TiN 및 텅스텐을 하층에서부터 순서대로 스퍼터링법 등에 의해서 퇴적하고, 이것을 에치백하는 것에 의해, 도 43에 나타내는 바와 같이 접속구멍(23) 내에 도체막(24)을 매립한다.
이어서, 반도체기판(1) 상에 예를 들어 TiN, Al 및 Ti를 하층에서부터 순서대로 스퍼터링법 등에 의해 퇴적한 후, 이것을 포토리소그래피 기술 및 드라이에칭 기술에 의해서 패터닝하는 것에 의해, 도 44에 나타내는 바와 같이 층간절연막(11j) 상에 제2층 배선(22)을 형성한다.
그 후, 제2층 배선(22)의 형성공정과 동일한 배선 형성공정을 거쳐, 도 1에 나타낸 바와 같이 반도체기판(1) 상에 제3층 배선(25)을 형성하여 DRAM을 제조한다.
다음에, 메모리셀 선택용 MIS·FET의 축적노드의 반도체영역과 소자 분리영역과의 계면에서의 깊이 방향의 불순물 분포를 도 45에 나타낸다. (a)는 종래의 n+게이트의 메모리셀 선택용 MIS·FET에서의 불순물농도 분포이며, (b)는 본 실시형태의 p+게이트의 메모리셀 선택용 MIS·FET에서의 불순물농도 분포이다.
종래의 n+게이트의 메모리셀 선택용 MIS·FET에서는 채널영역에 불순물의 도입이 필요하기 때문에 축적노드의 반도체영역과 반도체기판과의 접합부에서의 불순물농도는 약 1018㎝-3으로 높게 된다. 이에 비해서 본 실시형태인 p+게이트의 메모리셀 선택용 MIS·FET에서는 채널영역에 불순물의 도입을 필요로 하지 않기 때문에, 상기 접합부에서의 불순물농도는 약 5×1016㎝-3으로 낮고, 접합부에서의 전계 강도가 작게 되는 것이 가능하게 된다.
이와 같이 본 실시형태에 의하면, 이하의 효과를 얻는 것이 가능하게 된다.
(1) 메모리셀 선택용 MIS·FET(Q)의 게이트전극(5g)을 구성하는 저저항 폴리실리콘의 도전형을 p+형으로 한 것에 의해, 반도체기판(1)의 불순물농도(즉, p웰(3pwm)의 불순물농도 : 기판농도)를 올리지 않아도 메모리셀 선택용 MIS·FET(Q)의 문턱치 전압을 높게 하는 것이 가능하게 된다.
(2) 소자 분리영역(4) 하의 반도체기판(1)에는 반전방지용의 p형의 불순물영역을 형성할 필요가 없기 때문에, 메모리셀 선택용 MIS·FET(Q)의 커패시터(C)가 접속되는 반도체영역(5a)과 소자 분리영역(4)과의 계면 근방에서의 접합 전계를 완화할 수 있다.
(3) 상기 (1)에 의해, 기판농도를 저감할 수 있기 때문에 커패시터(C)가 접속되는 반도체영역(5a)의 접합 근방의 전계를 완화할 수 있다. 이 때문에, 축적노드와 반도체기판(1)과의 사이의 리크전류를 저감하는 것이 가능하게 된다.
(4) 상기 (1)에 의해, 기판농도를 저감할 수 있기 때문에, 메모리셀 선택용 MIS·FET(Q)의 서브드레시홀드 전류를 저감할 수 있다. 이 때문에, 동일한 문턱치라도 MIS·FET의 리크전류를 저감하는 것이 가능하게 된다.
(5) 상기 (2), (3) 및 (4)에 의해, 메모리셀의 리프레시 특성을 향상시키는 것이 가능하게 된다.
(6) 논리회로용의 n채널형의 MIS·FET(Qn) 및 p채널형의 MIS·FET(Qp)의 게이트 절연막(8i, 10i)의 두께를 메모리셀 선택용 MIS·FET(Q)의 게이트 절연막(5i)의 두께보다도 얇게 형성하는 것에 의해, 논리회로용의 n채널형의 MIS·FET(Qn) 및 p채널형의 MIS·FET(Qp)의 구동능력을 향상시키는 것이 가능하게 된다.
(7) 상기 (1)에 의해, p웰(3pwm)의 채널영역에 불순물을 이온 주입하는 공정을 불필요하게 하는 것이 가능하게 된다.
(8) 게이트전극 형성용의 폴리실리콘막(34)에서, 메모리셀 선택용 MIS·FET(Q)의 게이트전극 형성영역에, p형 불순물을 도입할 때, 그 p형 불순물을 동일한 포토레지스트를 마스크로 하여, 논리회로용의 p채널형의 MIS·FET(Qp)의 게이트전극 형성영역에도 도입하는 것에 의해, 그것들의 불순물 도입공정을 별도로 행하는 경우에 비해, 포토레지스트 패턴의 형성공정을 적게 할 수 있다.
(9) 상기 (7) 및 (8)에 의해, DRAM의 제조공정의 간략화를 도모할 수 있기 때문에, 그 반도체 집적회로 장치의 개발·제조 시간을 단축할 수 있고, 또한 DRAM을 가지는 반도체 집적회로 장치의 코스트 저감을 추진하는 것이 가능하게 된다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 의거하여 구체적으로 설 명했지만, 본 발명은 상기 실시형태에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지 변경 가능한 것은 말 할 필요도 없다.
예를 들어 상기 실시형태에 있어서는, 메모리셀 선택용 MIS·FET 및 반도체기판상의 MIS·FET의 게이트전극을 폴리실리콘막 상에 금속막을 적층시켜 이루어진 구조로 한 경우에 대해서 설명했지만, 이것에 한정되는 것이 아니고, 예를 들어 폴리실리콘의 단체(單體)막 또는 폴리실리콘막 상에 텅스텐 실리사이드 등과 같은 실리사이드막을 적층시켜 이루어진 구조로 해도 좋다.
또, 상기 실시형태에 있어서는, 비트선의 상층에 정보 축적용 용량소자를 설치한 경우에 대해서 설명했지만, 이것에 한정되는 것이 아니고, 비트선의 하층에 정보 축적용 용량소자를 설치하는 구조로 해도 좋다.
또, 상기 실시형태에 있어서는, 정보 축적용 용량소자를 크라운 형상으로 한 경우에 대해서도 설명했지만, 이것에 한정되는 것이 아니고, 예를 들어 핀(fin) 형상 등이라도 좋다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 DRAM 기술등에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것이 아니고, 예를 들어 p채널형의 부하용 MIS트랜지스터 및 n채널형의 구동용 MIS트랜지스터로 이루어지는 플립플롭 회로와 n채널형의 전송용 MIS트랜지스터로 이루어지는 메모리셀을 가지는 SRAM 기술 또는 부하 저항소자 및 n채널형의 구동용 MIS트랜지스터로 이루어지는 플립플롭 회로와 n채널형의 전송용 MIS트랜지스터로 이루어지는 메모리셀을 가지는 SRAM 기술등에도 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면, 이하와 같다.
(1) 본 발명의 반도체 집적회로 장치에 의하면, 메모리회로를 구성하는 메모리셀의 MIS트랜지스터의 게이트 폴리실리콘 전극(게이트 절연막에 접한 다결정 실리콘)의 도전형을, 메모리셀의 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형과는 반대의 도전형으로 한 것에 의해, 반도체기판의 불순물농도를 올리지 않아도, 메모리셀의 MIS트랜지스터의 문턱지전압을 높게 하는 것이 가능하게 된다.
(2) 본 발명의 반도체 집적회로 장치에 의하면, 메모리회로를 구성하는 메모리셀의 MIS트랜지스터가 형성된 반도체기판의 활성영역을 규정하는 소자 분리영역은 반도체기판에 형성된 분리 홈내에 분리막이 매립되어 형성되어 있지 않으므로, 소자 분리영역 하의 반도체기판에는 반전방지용의 반도체기판과 동일한 도전형의 불순물영역을 형성할 필요가 없기 때문에, 메모리셀의 축적노드의 반도체영역과 소자 분리영역과의 계면 근방에서의 접합 전계를 완화할 수 있다.
(3) 상기 (1)에 의해, 메모리회로 영역의 반도체기판의 불순물농도를 저감할 수 있기 때문에, 메모리셀의 MIS트랜지스터에서 축적노드의 반도체영역의 접합 근방의 전계를 완화할 수 있다. 이 때문에, 축적노드와 반도체기판과의 사이의 리크전류를 저감하는 것이 가능하게 된다.
(4) 상기 (1)에 의해, 메모리회로 영역의 반도체기판의 불순물농도를 저감할 수 있기 때문에, 메모리셀의 MIS트랜지스터의 서브드레시홀드 전류를 저감할 수 있 다. 이 때문에, 동일한 문턱치라도 메모리셀의 MIS트랜지스터의 리크전류를 저감하는 것이 가능하게 된다.
(5) 상기 (2), (3) 및 (4)에 의해, 메모리셀의 리프레시 특성을 향상시키는 것이 가능하게 된다.
(6) 논리회로를 구성하는 MIS트랜지스터의 게이트 절연막의 두께를 메모리회로를 구성하는 메모리셀의 MIS트랜지스터의 게이트 절연막의 두께보다도 상대적으로 얇게 형성하는 것에 의해, 논리회로용의 MIS트랜지스터의 구동능력을 향상시키는 것이 가능하게 된다.
(7) 상기 (1)에 의해, 메모리회로를 구성하는 메모리셀의 MIS트랜지스터의 채널영역에 불순물을 이온 주입하는 공정을 불필요하게 하는 것이 가능하게 된다.
(8) 본 발명의 반도체 집적회로 장치의 제조방법에 의하면, 메모리회로와 논리회로를 동일 반도체기판 상에 설치한 로직 혼재형 메모리를 가지는 반도체 집적회로 장치의 제조방법으로서, 반도체기판 상에 퇴적된 게이트전극 형성용의 다결정 실리콘막에서 메모리회로를 구성하는 메모리셀의 MIS트랜지스터의 게이트전극 형성영역에, 상기 메모리셀의 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형과는 반대의 도전형의 불순물을 도입하는 공정을 가지고, 상기 다결정 실리콘막에서의 게이트전극 형성영역으로의 불순물의 도입 공정시에, 상기 불순물을 상기 다결정 실리콘막에서 상기 메모리셀의 MIS트랜지스터 이외의 다른 MIS트랜지스터의 게이트전극 형성영역에도 동시에 도입하는 것에 의해, 그들의 불순물 도입공정을 별도로 행하는 경우에 비해서 포토레지스트 패턴의 형성공정을 적게 할 수 있다.
(9) 상기 (7) 및 (8)에 의해, 로직 혼재형 메모리를 가지는 반도체 집적회로 장치의 제조 공정의 간략화를 도모할 수 있기 때문에, 그 반도체 집적회로 장치의 개발·제조시간을 단축할 수 있고, 또한 로직 혼재형 메모리를 가지는 반도체 집적회로 장치의 코스트 저감을 추진하는 것이 가능하게 된다.

Claims (30)

  1. 반도체기판 상에 MIS트랜지스터와 용량소자가 직렬 접속된 메모리셀을 가지는 반도체 집적회로 장치에 있어서,
    (a) 그 표면에 활성영역과 소자 분리영역이 구비된 반도체기판과,
    (b) 상기 활성영역에 형성되고, 게이트전극과 소스·드레인용의 반도체영역이 구비된 MIS트랜지스터를 가지고,
    상기 소스·드레인용의 반도체영역의 도전형과 상기 게이트전극의 도전형과는 반대이며, 상기 소자 분리영역은 상기 반도체기판의 표면에 형성된 분리 홈내에 절연막을 매립하는 것에 의해 형성되어 있는 것을 특징으로 하는 반도체 집적회로 장치.
  2. 제 1 항에 있어서,
    상기 분리 홈내의 절연막은 화학적 기상성장법에 의해 형성된 산화막인 것을 특징으로 하는 반도체 집적회로 장치.
  3. 제 1 항에 있어서,
    상기 MIS트랜지스터는 게이트 절연막에 접하여 다결정 실리콘이 설치된 게이트전극을 가지고 있는 것을 특징으로 하는 반도체 집적회로 장치.
  4. 제 1 항에 있어서,
    상기 메모리셀의 주위에는 논리회로가 형성되어 있고, 상기 논리회로를 구성하는 MIS트랜지스터의 게이트전극의 도전형을, 그 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형과 동일의 도전형으로 한 것을 특징으로 하는 반도체 집적회로 장치.
  5. 제 1 항에 있어서,
    상기 메모리셀의 주위에는 논리회로가 형성되어 있고, 상기 메모리셀의 MIS트랜지스터의 게이트 절연막의 두께는, 상기 논리회로를 구성하는 MIS트랜지스터의 게이트 절연막의 두께보다도 상대적으로 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
  6. 제 1 항에 있어서,
    상기 MIS트랜지스터의 채널영역에, 문턱치 전압 조정용의 불순물 이온이 도입되어 있지 않은 것을 특징으로 하는 반도체 집적회로 장치.
  7. 제 1 항에 있어서,
    상기 메모리셀이 메모리셀 선택용 MIS트랜지스터와, 이것에 직렬로 접속된 정보축적용 용량소자로 구성되는 DRAM 셀인 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제 1 항에 있어서,
    상기 메모리셀이, p채널형의 부하용 MIS트랜지스터 및 n채널형의 구동용 MIS트랜지스터로 이루어지는 플립플롭 회로와, n채널형의 전송용 MIS트랜지스터로 이루어지는 SRAM 셀인 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제 1 항에 있어서,
    상기 메모리셀이, 부하 저항소자 및 n채널형의 구동용 MIS트랜지스터로 이루어지는 플립플롭 회로와, n채널형의 전송용 MIS트랜지스터로 이루어지는 SRAM 셀인 것을 특징으로 하는 반도체 집적회로 장치.
  10. 제 7 항에 있어서,
    상기 메모리셀 선택용 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형이 n형이고, 상기 메모리셀 선택용 MIS트랜지스터의 게이트전극의 도전형이 p형인 것을 특징으로 하는 반도체 집적회로 장치.
  11. 제 7 항에 있어서,
    상기 메모리셀의 주위에는 논리회로가 형성되어 있고, 상기 메모리셀 선택용 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형이 n형이고, 상기 메모리셀 선택용 MIS트랜지스터의 게이트전극의 도전형이 p형이며, 상기 논리회로를 구성하 는 p채널형의 MIS트랜지스터의 게이트전극의 도전형이 p형이고, 상기 논리회로를 구성하는 n채널형의 MIS트랜지스터의 게이트전극의 도전형이 n형인 것을 특징으로 하는 반도체 집적회로 장치.
  12. 제 8 항에 있어서,
    상기 p채널형의 부하용 MIS트랜지스터의 게이트전극의 도전형이 n형이고, 상기 n채널형의 구동용 MIS트랜지스터 및 상기 n채널형의 전송용 MIS트랜지스터의 게이트전극의 도전형이 p형인 것을 특징으로 하는 반도체 집적회로 장치.
  13. 제 9 항에 있어서,
    상기 n채널형의 구동용 MIS트랜지스터 및 상기 n채널형의 전송용 MIS트랜지스터의 게이트전극의 도전형이 p형인 것을 특징으로 하는 반도체 집적회로 장치.
  14. 반도체기판 상에 MIS트랜지스터와 용량소자가 직렬 접속된 메모리셀을 형성하는 반도체 집적회로 장치의 제조방법에 있어서,
    (a) 상기 반도체기판의 주면상에 분리 홈을 형성한 후, 상기 분리 홈에 절연막을 매립하여 분리영역을 형성하는 공정과,
    (b) 상기 반도체기판 상에 게이트 절연막을 형성하는 공정과,
    (c) 상기 게이트 절연막 상에 다결정 실리콘막을 퇴적하는 공정과,
    (d) 상기 다결정 실리콘막에서, 상기 MIS트랜지스터의 게이트전극 형성영역 에, 상기 MIS트랜지스터의 소스·드레인용의 반도체영역의 도전형과는 반대의 도전형의 불순물을 도입하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  15. 제 14 항에 있어서,
    상기 다결정 실리콘막에서의 게이트전극 형성영역으로의 불순물의 도입 공정시에 상기 불순물을 상기 다결정 실리콘막에서 상기 메모리셀의 MIS트랜지스터 이외의 다른 MIS트랜지스터의 게이트전극 형성영역에도 동시에 도입하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  16. 반도체기판 상에 MIS트랜지스터와 용량소자가 직렬 접속된 메모리셀과 상기 메모리셀의 주위에 논리회로를 형성하는 반도체 집적회로 장치의 제조방법에 있어서,
    (a) 상기 반도체기판의 주면 상에 분리 홈을 형성한 후, 상기 분리 홈에 절연막을 매립하여 분리영역을 형성하는 공정과,
    (b) 상기 반도체기판 상에 게이트 절연막을 형성하는 공정과,
    (c) 상기 게이트 절연막 상에 다결정 실리콘을 퇴적하는 공정과,
    (d) 상기 다결정 실리콘막에서, 상기 메모리셀의 n채널형의 MIS트랜지스터의 게이트전극 형성영역 및 상기 논리회로를 구성하는 p채널형의 MIS트랜지스터의 게이트전극 형성영역에 p형의 불순물을 도입하는 공정을 가지는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 메모리셀의 MIS트랜지스터의 게이트 절연막의 두께를 상기 논리회로를 구성하는 MIS트랜지스터의 게이트 절연막의 두께보다도 상대적으로 두껍게 형성하는 것을 특징으로 하는 반도체 집적회로 장치의 제조방법.
  18. 제1 MIS·FET와 용량소자를 포함하는 메모리셀과, 제2 MIS·FET를 가지고,
    (a) 그 표면에 제1 도전형의 제1 반도체영역과, 상기 제1 반도체영역과는 다른 영역에 제1 도전형의 제2 반도체영역을 가지는 반도체기판과,
    (b) 상기 제1 반도체영역 내에 형성되고, 상기 제1 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제3 반도체영역과,
    (c) 상기 반도체기판 상에서, 상기 제3 반도체영역의 사이에 위치하고, 상기 제1 MIS·FET의 게이트로서 기능하는 제1 도체층과,
    (d) 상기 제2 반도체영역 내에 형성되고, 상기 제2 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제4 반도체영역과,
    (e) 상기 반도체기판 상에서, 상기 제4 반도체영역의 사이에 위치하고, 상기 제2 MIS·FET의 게이트로서 기능하는 제2 도체층으로 이루어지는 반도체 집적회로 장치에 있어서,
    상기 제1 도체층은 제1 도전형의 제1 폴리실리콘막과 제1 금속막과의 적층 구조로 이루어지며, 상기 제2 도체층은 제2 도전형의 제2 폴리실리콘막과 제2 금속막과의 적층 구조로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  19. 제 18 항에 있어서,
    상기 제1 및 제2 금속막은 텅스텐층으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  20. 제 19 항에 있어서,
    상기 제1 폴리실리콘막과 제1 금속막과의 사이 및 상기 제2 폴리실리콘막과 제2 금속막과의 사이에는 제3 금속막이 개재하는 것을 특징으로 하는 반도체 집적회로 장치.
  21. 제 20 항에 있어서,
    상기 제3 금속막은 질화텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  22. 제 18 항에 있어서,
    상기 제4 반도체영역의 표면에 금속 실리사이드층을 더 가지는 것을 특징으로 하는 반도체 집적회로 장치.
  23. 제1 MIS·FET와 용량소자를 포함하는 메모리셀과, 제2 MIS·FET를 가지고,
    (a) 그 표면에 제1 도전형의 제1 반도체영역과, 상기 제1 반도체영역과는 다른 영역에 제1 도전형의 제2 반도체영역을 가지는 반도체기판과,
    (b) 상기 제1 반도체영역 내에 형성되고, 상기 제1 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제3 반도체영역과,
    (c) 상기 제3 반도체영역의 사이에 위치하고, 상기 반도체기판 상에 제1 게이트 절연막을 통해서 형성되며, 상기 제1 MIS·FET의 게이트로서 기능하는 제1 도체층과,
    (d) 상기 제2 반도체영역 내에 형성되고, 상기 제2 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제4 반도체영역과,
    (e) 상기 제4 반도체영역의 사이에 위치하고, 상기 반도체기판 상에 제2 게이트 절연막을 통해서 형성되며, 상기 제2 MIS·FET의 게이트로서 기능하는 제2 도체층으로 이루어지는 반도체 집적회로 장치에 있어서,
    상기 제1 도체층은 제1 도전형의 제1 폴리실리콘막을 가지고, 상기 제2 도체층은 제2 도전형의 제2 폴리실리콘막을 가지며,
    상기 제1 게이트 절연막의 막두께는 상기 제2 게이트 절연막의 막두께보다도 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
  24. 제 23 항에 있어서,
    상기 제1 도체층은 제1 도전형의 제1 폴리실리콘막과 제1 금속막과의 적층구조로 이루어지며, 상기 제2 도체층은 제2 도전형의 제2 폴리실리콘막과 제2 금속막과의 적층구조로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  25. 제 24 항에 있어서,
    상기 제1 및 제2 금속막은 텅스텐층으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  26. 제 25 항에 있어서,
    상기 제1 폴리실리콘막과 제1 금속막과의 사이 및 상기 제2 폴리실리콘막과 제2 금속막과의 사이에는 제3 금속막이 개재하는 것을 특징으로 하는 반도체 집적회로 장치.
  27. 제 26 항에 있어서,
    상기 제3 금속막은 질화텅스텐막으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  28. 제 23 항에 있어서,
    상기 제4 반도체영역의 표면에 금속 실리사이드층을 더 가지는 것을 특징으로 하는 반도체 집적회로 장치.
  29. 제1 MIS·FET와 용량소자를 포함하는 메모리셀과 제2 MIS·FET 및 제3 MIS·FET를 가지고,
    (a) 그 표면에 제1 도전형의 제1 반도체영역과, 상기 제1 반도체영역과는 다른 영역에 제1 도전형의 제2 반도체영역과, 제2 도전형의 제3 반도체영역을 가지는 반도체기판과,
    (b) 상기 제1 반도체영역 내에 형성되고, 상기 제1 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제4 반도체영역과,
    (c) 상기 반도체기판 상에서, 상기 제4 반도체영역의 사이에 위치하고, 상기 제1 MIS·FET의 게이트로서 기능하는 제1 도체층과,
    (d) 상기 제2 반도체영역 내에 형성되고, 상기 제2 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제5 반도체영역과,
    (e) 상기 반도체기판 상에서, 상기 제5 반도체영역의 사이에 위치하고, 상기 제2 MIS·FET의 게이트로서 기능하는 제2 도체층과,
    (f) 상기 제3 반도체영역 내에 형성되고, 상기 제3 MIS·FET의 소스 또는 드레인으로서 기능하는 제1 도전형의 제6 반도체영역과,
    (g) 상기 반도체기판 상에서, 상기 제6 반도체영역의 사이에 위치하고, 상기 제3 MIS·FET의 게이트로서 기능하는 제3 도체층으로 이루어지는 반도체 집적회로 장치에 있어서,
    상기 제1 도체층은 제1 도전형의 제1 폴리실리콘막과 제1 금속막과의 적층구조로 이루어지고, 상기 제2 도체층은 제2 도전형의 제2 폴리실리콘막과 제2 금속막과의 적층구조로 이루어지며, 상기 제3 도체층은 제1 도전형의 제3 폴리실리콘막과 제3 금속막과의 적층구조로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
  30. 제1 MIS·FET와 용량소자를 포함하는 메모리셀과, 제2 MIS·FET와 제3 MIS·FET를 가지고,
    (a) 그 표면에 제1 도전형의 제1 반도체영역과, 상기 제1 반도체영역과는 다른 영역에 제1 도전형의 제2 반도체영역과, 제2 도전형의 제3 반도체영역을 가지는 반도체기판과,
    (b) 상기 제1 반도체영역 내에 형성되고, 상기 제1 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제4 반도체영역과,
    (c) 상기 제4 반도체영역의 사이에 위치하고, 상기 반도체기판 상에 제1 게이트 절연막을 통해서 형성되며, 상기 제1 MIS·FET의 게이트로서 기능하는 제1 도체층과,
    (d) 상기 제2 반도체영역 내에 형성되고, 상기 제2 MIS·FET의 소스 또는 드레인으로서 기능하는 제2 도전형의 제5 반도체영역과,
    (e) 상기 제5 반도체영역의 사이에 위치하고, 상기 반도체기판 상에 제2 게이트 절연막을 통해서 형성되며, 상기 제2 MIS·FET의 게이트로서 기능하는 제2 도체층과,
    (f) 상기 제3 반도체영역 내에 형성되고, 상기 제3 MIS·FET의 소스 또는 드레인으로서 기능하는 제1 도전형의 제6 반도체영역과,
    (g) 상기 제6 반도체영역의 사이에 위치하고, 상기 반도체기판 상에 제3 게이트 절연막을 통해서 형성되며, 상기 제3 MIS·FET의 게이트로서 기능하는 제3 도체층으로 이루어지는 반도체 집적회로 장치에 있어서,
    상기 제1 도체층은 제1 도전형의 제1 폴리실리콘막을 가지고, 상기 제2 도체층은 제2 도전형의 제2 폴리실리콘막을 가지며, 상기 제3 도체층은 제1 도전형의 제3 폴리실리콘막을 가지고,
    상기 제1 게이트 절연막의 막두께는, 상기 제2 게이트 절연막 및 제3 게이트 절연막의 막두께보다도 두꺼운 것을 특징으로 하는 반도체 집적회로 장치.
KR1019990052132A 1998-12-01 1999-11-23 반도체 집적회로 장치 및 그 제조방법 KR100712972B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP98-341599 1998-12-01
JP10341599A JP2000174225A (ja) 1998-12-01 1998-12-01 半導体集積回路装置およびその製造方法

Publications (2)

Publication Number Publication Date
KR20000047699A KR20000047699A (ko) 2000-07-25
KR100712972B1 true KR100712972B1 (ko) 2007-04-30

Family

ID=18347333

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990052132A KR100712972B1 (ko) 1998-12-01 1999-11-23 반도체 집적회로 장치 및 그 제조방법

Country Status (4)

Country Link
US (1) US6734479B1 (ko)
JP (1) JP2000174225A (ko)
KR (1) KR100712972B1 (ko)
TW (1) TW462126B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6232168B1 (en) * 2000-08-25 2001-05-15 Micron Technology, Inc. Memory circuitry and method of forming memory circuitry
JP2003031684A (ja) * 2001-07-11 2003-01-31 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP4068340B2 (ja) 2001-12-17 2008-03-26 エルピーダメモリ株式会社 半導体集積回路装置
US6921692B2 (en) * 2003-07-07 2005-07-26 Micron Technology, Inc. Methods of forming memory circuitry
US7838369B2 (en) * 2005-08-29 2010-11-23 National Semiconductor Corporation Fabrication of semiconductor architecture having field-effect transistors especially suitable for analog applications
KR101116361B1 (ko) * 2010-02-26 2012-03-09 주식회사 하이닉스반도체 반도체 장치 제조 방법
US8785271B2 (en) * 2011-01-31 2014-07-22 GlobalFoundries, Inc. DRAM cell based on conductive nanochannel plate
JP5930650B2 (ja) 2011-10-07 2016-06-08 キヤノン株式会社 半導体装置の製造方法
US11264323B2 (en) * 2019-10-08 2022-03-01 Nanya Technology Corporation Semiconductor device and method for fabricating the same
TW202137499A (zh) * 2020-03-17 2021-10-01 聯華電子股份有限公司 半導體元件及其製作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980070397A (ko) * 1997-01-08 1998-10-26 니시무로타이조 반도체장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02214155A (ja) 1989-02-15 1990-08-27 Hitachi Ltd 半導体装置
JPH0458556A (ja) 1990-06-28 1992-02-25 Sony Corp 半導体装置
JPH0936318A (ja) 1995-07-18 1997-02-07 Fujitsu Ltd ダイナミックメモリ
JP3466851B2 (ja) * 1997-01-20 2003-11-17 株式会社東芝 半導体装置及びその製造方法
JPH1168105A (ja) * 1997-08-26 1999-03-09 Mitsubishi Electric Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980070397A (ko) * 1997-01-08 1998-10-26 니시무로타이조 반도체장치
KR100317741B1 (ko) * 1997-01-08 2002-08-13 가부시끼가이샤 도시바 반도체장치

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
1003177410000
1019980070397 *

Also Published As

Publication number Publication date
KR20000047699A (ko) 2000-07-25
JP2000174225A (ja) 2000-06-23
TW462126B (en) 2001-11-01
US6734479B1 (en) 2004-05-11

Similar Documents

Publication Publication Date Title
US5547893A (en) method for fabricating an embedded vertical bipolar transistor and a memory cell
KR100320332B1 (ko) 반도체 장치 및 그 제조 방법
KR100579365B1 (ko) 메모리 어레이 및 지지 트랜지스터의 형성 방법, 및 이중일함수 지지 트랜지스터 및 매립형 ｄｒａｍ 어레이를포함하는 반도체 장치
US8536008B2 (en) Manufacturing method of vertical channel transistor array
US5023683A (en) Semiconductor memory device with pillar-shaped insulating film
US7411257B2 (en) Semiconductor device having guard ring and manufacturing method thereof
US6620674B1 (en) Semiconductor device with self-aligned contact and its manufacture
JP3599548B2 (ja) 半導体集積回路装置の製造方法
KR20010014804A (ko) 반도체 집적 회로 장치 및 그 제조 방법
KR20040027269A (ko) 반도체 장치 및 그 제조 방법
KR100665428B1 (ko) 트랜지스터 제조 방법
US6417555B1 (en) Semiconductor device and manufacturing method therefor
KR100522475B1 (ko) 자기정렬 무경계 콘택트를 마스킹 프로세스없이 형성하는방법
KR100251217B1 (ko) 동적 램과 그의 제조 공정
JP3617971B2 (ja) 半導体記憶装置
KR100712972B1 (ko) 반도체 집적회로 장치 및 그 제조방법
US5705438A (en) Method for manufacturing stacked dynamic random access memories using reduced photoresist masking steps
US6380589B1 (en) Semiconductor-on-insulator (SOI) tunneling junction transistor SRAM cell
US20050186743A1 (en) Method for manufacturing semiconductor device
US6642093B2 (en) Method for manufacturing a semiconductor device
JP4715065B2 (ja) 半導体装置およびその製造方法
JP3843367B2 (ja) 半導体集積回路装置の製造方法
JPH1126711A (ja) 半導体集積回路装置およびその製造方法
JP4249691B2 (ja) 半導体装置の製造方法
JPH09321249A (ja) 半導体集積回路装置の製造方法および半導体集積回路装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130404

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140401

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee