JPH09321249A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法および半導体集積回路装置

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JPH09321249A
JPH09321249A JP8138836A JP13883696A JPH09321249A JP H09321249 A JPH09321249 A JP H09321249A JP 8138836 A JP8138836 A JP 8138836A JP 13883696 A JP13883696 A JP 13883696A JP H09321249 A JPH09321249 A JP H09321249A
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film
region
isolation
integrated circuit
circuit device
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Makoto Yoshida
吉田　　誠
Takahiro Kumauchi
隆宏 熊内
Yoshitaka Tadaki
▲芳▼▲隆▼ 只木
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Abstract

(57)【要約】 【課題】 溝掘り埋込み形の分離構造を有する半導体集
積回路装置の電気的特性を向上させる。 【解決手段】 溝掘り埋込み形の分離領域２において、
接続孔９ａ1,９ｂ1,９ｂ2 等から露出する部分に、層間
絶縁膜８ａ〜８ｃに対してエッチング選択比の高い材料
からなる分離膜２ｂ1 を設ける。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、半導体集積回路装置における素子分離技術に適用し
て有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置における素子分離技
術は、素子集積度の向上を図りつつ素子の電気的特性を
確保し、半導体集積回路装置全体の性能の向上を図る上
で重要な技術である。
【０００３】特に、大容量の半導体メモリにおいては隣
接素子間の間隔を如何にして縮小するかがメモリセル領
域の寸法を左右する要素であるから素子分離技術はメモ
リ容量の増大を図る上で重要である。
【０００４】また、素子の電気的特性という観点から
は、例えばＭＯＳ・ＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ）のナローチャネル効果、
エッジでの電界集中、サブスレッショルド特性を始め、
ジャンクションリーク等に影響する。
【０００５】素子分離技術としては、選択酸化（Local
Oxidization of Silicon；以下、ＬＯＣＯＳという）に
よるものが一般的であるが、素子集積度の向上要求に伴
い、ＬＯＣＯＳによる素子分離に代わる新しい素子分離
技術の開発が進められている。
【０００６】そのような新しい素子分離技術として、溝
掘り埋込み形の素子分離技術がある。この技術は、半導
体基板に形成された溝内に所定の材料を埋め込むことで
素子分離を行う技術であり、素子分離間隔を縮小するこ
とができる、素子分離膜厚の設定制御が容易であり、フ
ィールド反転電圧の設定がし易い、溝内の側壁と底部と
で不純物を打ち分けることにより、反転防止層を素子用
の拡散層やチャネル領域から分離できるので、サブスレ
ッショルド特性の確保、ジャンクションリーク、バック
ゲート効果の低減に対しても有利である等の優れた効果
を有している。
【０００７】この溝掘り埋込み形の素子分離技術につい
て本発明者が検討した技術によれば、半導体基板に掘ら
れた分離部形成用の溝内に、二酸化シリコン（Ｓｉ
Ｏ2 ）等のような層間絶縁膜に使用される絶縁膜と同一
材料からなる絶縁膜を埋め込み素子分離を行うようにし
ている。
【０００８】なお、溝掘り埋込み形の素子分離技術につ
いては、例えば株式会社プレスジャーナル社、平成３年
２月２０日発行、「月刊セミコンダクタワールド（Semi
conductor World ）１９９１. ３月号」Ｐ１１２〜Ｐ１
１７に記載があり、溝掘り埋込み形の素子分離構造およ
びその特徴や課題について説明されている。
【０００９】
【発明が解決しようとする課題】ところが、上記分離用
の溝内に層間絶縁膜と同じ材料を埋め込む溝掘り埋込み
形の素子分離技術においては、以下の問題があることを
本発明者は見出した。
【００１０】すなわち、層間絶縁膜に接続孔を穿孔して
半導体基板の素子領域を露出させる場合に、その接続孔
が素子分離領域の端部にかかっていると、層間絶縁膜と
素子分離領域内に埋め込まれた絶縁材料との間にはエッ
チング選択比がないため、オーバーエッチング処理時に
接続孔から露出する素子分離領域端部の絶縁膜も同時に
エッチング除去されてしまう結果、その素子分離領域端
部において素子領域の下層のウエル領域までも露出して
しまうので、接続孔内に埋め込まれた導体膜を通じて素
子領域とウエル領域とが短絡し、素子の電気的特性が劣
化してしまう問題がある。
【００１１】また、このような問題を防止するために素
子分離領域と接続孔との間の合わせ余裕を大きめに確保
する必要が生じる結果、素子の高密度化が阻害され、素
子の高集積化が阻害される問題がある。
【００１２】本発明の目的は、溝掘り埋込み形の分離構
造を有する半導体集積回路装置の電気的特性を向上させ
ることのできる技術を提供することにある。
【００１３】本発明の他の目的は、溝掘り埋込み形の分
離構造を有する半導体集積回路装置の歩留まりおよび信
頼性を向上させることのできる技術を提供することにあ
る。
【００１４】本発明の他の目的は、溝掘り埋込み形の分
離構造を有する半導体集積回路装置において素子集積度
を向上させることのできる技術を提供することにある。
【００１５】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１６】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１７】本発明の半導体集積回路装置の製造方法
は、半導体基板に形成された分離溝に分離膜が埋め込ま
れてなる溝掘り埋込み形の分離領域と、前記半導体基板
において前記溝掘り埋込み形の分離領域に囲まれた活性
領域に形成された所定の半導体領域と、前記半導体基板
上に堆積された絶縁膜に、前記所定の半導体領域が露出
するように穿孔された接続孔とを有する半導体集積回路
装置の製造方法であって、（ａ）前記半導体基板に前記
分離溝を掘る工程と、（ｂ）前記分離溝内に分離膜を埋
め込む場合に、前記溝掘り埋込み分離領域において少な
くとも前記接続孔から露出する領域に、前記絶縁膜に対
してエッチング選択比を持つようなストッパ部が配置さ
れるように分離溝を埋め込む工程と、（ｃ）前記分離膜
の埋込み工程後に、前記半導体基板上に前記絶縁膜を堆
積する工程と、（ｄ）前記絶縁膜に前記所定の半導体領
域が露出するような接続孔をエッチング処理によって穿
孔する工程とを有するものである。
【００１８】また、本発明の半導体集積回路装置の製造
方法は、（ａ）前記所定の半導体領域がＭＩＳトランジ
スタのソース・ドレイン領域を構成する半導体領域であ
り、（ｂ）前記ＭＩＳトランジスタのゲート電極の周囲
に窒化膜からなるキャップ絶縁膜および側壁絶縁膜を形
成する工程と、（ｃ）前記絶縁膜を半導体基板上に堆積
して前記ＭＩＳトランジスタを被覆した後、前記接続孔
を、前記キャップ絶縁膜および側壁絶縁膜で規定した状
態で自己整合的に穿孔する工程とを有するものである。
【００１９】また、本発明の半導体集積回路装置の製造
方法は、半導体基板に形成された分離溝内に分離膜が埋
め込まれてなる溝掘り埋込み形の分離領域を有する半導
体集積回路装置の製造方法であって、（ａ）前記半導体
基板に前記分離溝を掘る工程と、（ｂ）前記分離溝内に
分離膜を埋め込む場合に、前記溝掘り埋込み分離領域に
おいて少なくとも前記接続孔から露出する領域に、前記
絶縁膜に対してエッチング選択比を持つようなストッパ
部が配置されるように分離溝を埋め込む工程と、（ｃ）
前記半導体基板の活性領域上にゲート絶縁膜を形成した
後、その半導体基板上に金属からなる単体膜または低抵
抗ポリシリコン膜上に金属膜を堆積してなる積層膜を堆
積する工程と、（ｄ）前記単体膜または積層膜をパター
ニングする工程とを有するものである。
【００２０】また、本発明の半導体集積回路装置の製造
方法は、半導体基板に形成された分離溝内に分離膜が埋
め込まれてなる溝掘り埋込み形の分離領域を有する半導
体集積回路装置の製造方法であって、ウエル領域を形成
した後、溝掘り埋込み形の分離領域を形成するものであ
る。
【００２１】また、本発明の半導体集積回路装置の製造
方法は、半導体基板に形成された分離溝内に分離膜が埋
め込まれてなる溝掘り埋込み形の分離領域を有する半導
体集積回路装置の製造方法であって、溝掘り埋込み形の
分離領域に囲まれた素子形成領域に設けられたメモリセ
ル選択ＭＩＳトランジスタのソース接合耐圧が0.４ＭＶ
/ ｃｍ以下になるように、前記分離溝の深さ、ウエル領
域形成用の不純物導入エネルギーおよびウエル領域形成
用の不純物ドーズ量を設定する工程を有するものであ
る。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。
【００２３】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置のメモリセル領域の要部
断面図、図２は図１の半導体集積回路装置の周辺回路領
域の要部断面図、図３は図１の半導体集積回路装置のメ
モリセル領域の要部平面図、図４は図１の半導体集積回
路装置のメモリセル領域の要部平面図、図５は図１の半
導体集積回路装置の要部断面図、図６〜図１１は図１の
半導体集積回路装置の製造工程中における要部断面図で
ある。
【００２４】本実施の形態１の半導体集積回路装置は、
例えば６４ＭビットＤＲＡＭである。ただし、本発明
は、６４ＭビットＤＲＡＭに適用することに限定される
ものではなく種々適用可能である。
【００２５】このＤＲＡＭを図１〜図５によって説明す
る。なお、図１は図４のＩ−Ｉ線の断面図を示してい
る。
【００２６】ＤＲＡＭを構成する半導体基板１ｓは、例
えばｐ- 形のシリコン（Ｓｉ）単結晶からなり、その上
部には、素子分離用の溝掘り埋込み形の分離領域（以
下、単に分離領域という）２が形成されている。
【００２７】分離領域２は、半導体基板１ｓに掘られた
分離溝２ａ内に分離膜２ｂが埋め込まれて形成されてい
る。分離溝２ａの深さは、例えば0.３μｍ程度である。
【００２８】本実施の形態１においては、分離膜２ｂが
２層構造となっている。すなわち、分離膜２ｂは、分離
膜（ストッパ部）２ｂ1 と分離膜２ｂ2 とが下層から順
に堆積されて構成されている。ただし、半導体基板１ｓ
と分離膜２ｂ1 との間には、分離溝２ａ形成時のダメー
ジ除去および応力緩和を目的として、例えば厚さ１００
Å程度の薄いＳｉＯ2 からなる分離膜が形成されてい
る。
【００２９】そして、平面的には、分離膜２ｂ1 が分離
膜２ｂ2 の周囲を取り囲むように配置されている。すな
わち、分離領域２の外周領域には、所定の幅を持った分
離膜２ｂ1 が配置されている（図３参照）。
【００３０】下層の分離膜２ｂ1 は、後述する半導体基
板１ｓ上の層間絶縁膜に半導体基板１ｓの半導体領域が
露出するような接続孔をエッチング処理によって穿孔す
る場合にエッチングストッパとして機能する膜であり、
その層間絶縁膜に対してエッチング選択比を大きくとれ
る材料で構成されている。本実施の形態１において分離
膜２ｂ1 は、例えば厚さ１０００Å程度の窒化シリコン
によって形成されている。
【００３１】また、分離膜２ｂ1 において、半導体基板
１ｓの主面側に面する部分の幅は、上記した接続孔の合
わせ余裕程度あるいはそれ以上となるように設定されて
いる。
【００３２】このような分離膜２ｂ1 を設けたことによ
り、上記した接続孔の穿孔処理に際して、その接続孔か
ら分離領域２の端部（分離膜２ｂ1 ）が露出していたと
しても、その露出領域から分離膜２ｂがエッチング除去
されてしまうのを防止することが可能な構造となってい
る。
【００３３】分離膜２ｂ1 の上層の分離膜２ｂ2 は、専
ら分離溝２ａを埋め込むための膜であり、例えばＳｉＯ
2 からなる。分離膜２ｂ1,２ｂ2 の上面は、半導体基板
１ｓの主面の高さと同一高さになるように平坦に形成さ
れている。
【００３４】メモリセル領域Ｍにおける半導体基板１ｓ
の上部には、ｐウエル３ｐが形成されている。このｐウ
エル３ｐには、例えばｐ形不純物のホウ素が導入されて
いる。そして、このｐウエル３ｐ上には、メモリセルＭ
Ｃが形成されている。このメモリセルＭＣは、１つのメ
モリセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳとい
う）４と１つのキャパシタ５とから構成されている。こ
の１個のメモリセルＭＣのサイズは、例えば1.１５μｍ
2 程度である。
【００３５】選択ＭＯＳ４は、半導体基板１ｓの上部に
互いに離間して形成された一対の半導体領域４ａ, ４ｂ
と、半導体基板１ｓ上に形成されたゲート絶縁膜４ｃ
と、ゲート絶縁膜４ｃ上に形成されたゲート電極４ｄと
を有している。
【００３６】半導体領域４ａ, ４ｂは、選択ＭＯＳ４の
ソース領域およびドレイン領域を形成するための領域で
あり、この半導体領域４ａ, ４ｂには、例えばｎ形不純
物のリンまたはヒ素（Ａｓ）が導入されている。なお、
この半導体領域４ａ, ４ｂの間に選択ＭＯＳ４のチャネ
ル領域が形成されている。
【００３７】この半導体領域４ａ, ４ｂおよび２個のチ
ャネル領域からなる１個の活性領域は、その平面形状が
分離領域２によって囲まれて規定されており、半導体領
域４ａを中心にして左右対称の形状に形成されている
（図３参照）。
【００３８】なお、選択ＭＯＳ４のゲート電極４ｄ下の
チャネル領域は、平面で見たときに屈折した上辺と下辺
とを有しているが、その屈折角度は１３５°以上に設計
されているので、チャネル領域の上辺と下辺でほぼ同じ
バーズビークの伸びおよび分離領域２の端部の形状が得
られるようになっている。
【００３９】これにより、本実施の形態１によれば、選
択ＭＯＳ４のチャネル領域の表面に段差が形成され難く
なるので、チャネル領域の全面にほぼ同じ深さに不純物
をイオン注入により導入することが可能となっている。
このため、均一な不純物濃度分布を有するチャネル領域
を得ることができるので、選択ＭＯＳ４のしきい値電圧
の変動を防ぐことが可能となっている。
【００４０】ゲート絶縁膜４ｃは、例えばＳｉＯ2 から
なる。また、ゲート電極４ｄは、例えば低抵抗ポリシリ
コン膜からなる導体膜４ｄ1 上に、例えばタングステン
からなる導体膜４ｄ2 を堆積して形成されている。この
導体膜４ｄ2 により、ゲート電極４ｄの低抵抗化を図っ
ている。
【００４１】ただし、ゲート電極４ｄは、低抵抗ポリシ
リコンの単体膜で形成しても良し、タングステン等のよ
うな金属膜の単体膜で形成しても良い。また、導体膜４
ｄ2は、例えばタングステンシリサイド（ＷＳｉ2)等の
ようなシリサイド膜を用いても良い。
【００４２】このゲート電極４ｄは、ワード線ＷＬの一
部でもある。ワード線ＷＬは、上記した活性領域が延在
する方向に対して直交する方向に延在しており、選択Ｍ
ＯＳ４のしきい値電圧を得るために必要な一定の幅（Ｌ
ｇ）を有している（図３参照）。この互いに隣接するワ
ード線ＷＬの間隔は、例えば0.６７μｍ程度である。
【００４３】なお、Ｌｇの寸法を有するワード線ＷＬの
領域は、少なくとも製造プロセスにおけるマスク合わせ
余裕寸法に相当する分、活性領域の幅よりも広く設けら
れている。
【００４４】ところで、素子分離領域をＬＯＣＯＳ法に
よるフィールド絶縁膜で形成した場合は、フィールド絶
縁膜の上部が半導体基板１ｓの主面よりも突出し、半導
体基板１ｓの主面上にフィールド絶縁膜による段差が形
成されるので、その主面上にワード線ＷＬを形成すると
ワード線ＷＬを構成する金属膜の段差被覆率の悪さから
段差部で膜厚が薄くなり、ワード線ＷＬの抵抗が増大す
る問題がある。
【００４５】しかし、本実施の形態１においては、分離
領域２の上面が平坦に形成されているので、図５に示す
ように、ワード線ＷＬがその延在方向においてほぼ等し
い膜厚で形成されている。このため、分離領域２として
フィールド絶縁膜を用いた場合に比べて、ワード線ＷＬ
の抵抗を低減することが可能となっている。
【００４６】このゲート電極４ｄ（ワード線ＷＬ）の上
面および側面は、絶縁膜６ａ, ６ｂを介してキャップ絶
縁膜７ａおよびサイドウォール（側壁絶縁膜）７ｂによ
って被覆されている。これらのキャップ絶縁膜７ａおよ
びサイドウォール７ｂは、層間絶縁膜８ａ〜８ｃによっ
て被覆されている。そして、層間絶縁膜８ａ〜８ｃに
は、半導体基板１ｓの上層部の半導体領域４ａが露出す
るような接続孔９ａ1 が形成され、層間絶縁膜８ａ, ８
ｂには、半導体基板１ｓの上層部の半導体領域４ｂが露
出するような接続孔９ｂ1 が形成されている。これら接
続孔９ａ1,９ｂ１の直径は、例えば０．３６μｍ程度で
ある。
【００４７】絶縁膜６ａ, ６ｂは、例えばＳｉＯ2 から
なり、例えば次の２つの機能を有している。すなわち、
第１は、キャップ絶縁膜７ａおよびサイドウォール７ｂ
を形成する際にその成膜処理装置内が導体膜４ｄ2 の構
成金属元素で汚染されるのを防止する機能である。第２
は、半導体集積回路装置の製造工程における熱処理等に
際し、熱膨張差に起因してキャップ絶縁膜７ａおよびサ
イドウォール７ｂに加わるストレスを緩和する機能であ
る。
【００４８】また、本実施の形態１においては、キャッ
プ絶縁膜７ａおよびサイドウォール７ｂが、例えば厚さ
１０００〜３０００Å程度の窒化シリコンで形成されて
いる。
【００４９】これにより、キャップ絶縁膜７ａおよびサ
イドウォール７ｂは、層間絶縁膜８ａ, ８ｂに接続孔９
ａ1,９ｂ1 を形成する際にエッチングストッパとなり、
互いに隣接するワード線ＷＬ間に接続孔９ａ1,９ｂ1 を
自己整合的に形成するようになっている。すなわち、キ
ャップ絶縁膜７ａおよびサイドウォール７ｂは、ワード
線ＷＬの幅方向における接続孔９ａ1,９ｂ1 の寸法を規
定している。
【００５０】このため、例えば接続孔９ａ1,９ｂ1 がワ
ード線ＷＬの幅方向（図３の左右方向）に多少ずれたと
しても、キャップ絶縁膜７ａおよびサイドウォール７ｂ
がエッチングストッパとして機能するので、その接続孔
９ａ1,９ｂ1 からワード線ＷＬの一部が露出するような
こともない。したがって、接続孔９ａ1,９ｂ1 の位置合
わせ余裕を小さくすることができる。すなわち、メモリ
セルＭＣの微細化を推進することが可能となっている。
【００５１】また、本実施の形態１においては、上記し
たように、分離領域２の周囲にも窒化シリコンからなる
分離膜２ｂ1 を設けているので、接続孔９ａ1,９ｂ1 内
から分離膜２ｂ1 が露出したとしても分離膜２ｂ1 が削
れて下層の半導体基板１ｓが露出してしまうこともな
い。これは、接続孔９ａ1,９ｂ1 がワード線ＷＬの延在
方向および交差方向に位置ずれしたとしても同様の効果
が得られる。
【００５２】すなわち、分離膜２ｂ1 は、接続孔９ａ1,
９ｂ1 の自己整合的な形成にも寄与している。したがっ
て、分離領域２と接続孔９ａ1,９ｂ1 との配置において
合わせ余裕を小さくすることができるので、メモリセル
ＭＣの寸法を縮小することができ、メモリセルＭＣの集
積度を向上させることが可能となっている。
【００５３】層間絶縁膜８ａは、例えばＳｉＯ2 からな
り、層間絶縁膜８ｂは、例えばＢＰＳＧ（Boro Phospho
Silicate Glass)からなる。この層間絶縁膜８ａは、そ
の上層の層間絶縁膜８ｂ中のホウ素またはリンが下層の
半導体基板１ｓに拡散するのを防止する機能を有してい
る。
【００５４】また、層間絶縁膜８ｂは、配線層の下地を
平坦にする機能を有している。これにより、フォトリソ
グラフィのマージンを確保することができ、接続孔９ａ
1,９ｂ1 や配線のパターン転写精度を向上させることが
できるようになっている。
【００５５】層間絶縁膜８ｂ上には、例えばＳｉＯ2 か
らなる層間絶縁膜８ｃが形成されている。この層間絶縁
膜８ｃは、後述するビット線形成工程時等において、層
間絶縁膜８ｂからキャップ絶縁膜７ａの一部が露出して
いると、その露出部分がエッチングされてワード線ＷＬ
が露出してしまう場合があるので、それを防止するため
の膜である。したがって、そのような問題が生じない場
合には、設けなくても良い。
【００５６】層間絶縁膜８ｃ上には、ビット線ＢＬが形
成されている。このビット線ＢＬは、例えば低抵抗ポリ
シリコンからなる導体膜ＢＬ1 の上層に、例えばＷＳｉ
2 からなる導体膜ＢＬ2 が堆積されてなり、接続孔９ａ
1 を介して半導体領域４ａと電気的に接続されている。
この互いに隣接するビット線ＢＬの間隔は、例えば0.８
６μｍ程度である。
【００５７】導体膜ＢＬ1 と層間絶縁膜８ｃとの間に
は、接続孔９ａ1 を形成する際にエッチングマスクとな
ったマスク膜１０ｂが残されている。このマスク膜１０
ｂは、接続孔９ａ1 形成時におけるエッチング選択比を
高くするための膜で、例えば低抵抗ポリシリコンからな
り、ビット線ＢＬの一部でもある。
【００５８】このビット線ＢＬは、上記したワード線Ｗ
Ｌと直交するように配置されている（図４参照）。ビッ
ト線ＢＬの中心線は、ビット線用の接続孔９ａ1 の中心
に必ずしも一致させる必要はないが、この場合、ビット
線ＢＬはキャパシタ用の接続孔９ｂ1,９ｂ2 を完全に囲
むための突出部を必要とする。
【００５９】なお、ビット線ＢＬに上記突出部を形成す
ると、隣接するビット線ＢＬと突出部との短絡不良が生
じる可能性があるため、その突出部に隣接するビット線
ＢＬ部分を突出部から離れるように少し屈曲してある。
【００６０】ビット線ＢＬの上面および側面は、絶縁膜
６ｃ, ６ｄを介してキャップ絶縁膜１１ａおよびサイド
ウォール１１ｂによって被覆されている。
【００６１】このキャップ絶縁膜１１ａおよびサイドウ
ォール１１ｂは、上記したワード線ＷＬを被覆するキャ
ップ絶縁膜７ａおよびサイドウォール７ｂの構成材料と
同一材料で形成されている。
【００６２】このキャップ絶縁膜１１ａおよびサイドウ
ォール１１ｂの厚さは、例えば１０００Å程度である。
このキャップ絶縁膜１１ａおよびサイドウォール１１ｂ
は、絶縁膜１２によって被覆されている。この絶縁膜１
２は、キャパシタ５を形成した後の下地の絶縁膜を除去
する際にエッチングストッパとして機能する膜であり、
例えば窒化シリコンからなる。
【００６３】この絶縁膜１２の厚さは、例えば１００〜
５００Å、好ましくは２５０Å程度に設定されている。
これ以上厚いと、ダングリングボンドを終端するための
最終的な水素アニール処理時に、水素が窒化シリコン膜
で捕縛されてしまい、充分な終端効果が得られなくなっ
てしまうからである。
【００６４】このビット線ＢＬの上層には、例えば円筒
形のキャパシタ５が形成されている。すなわち、本実施
の形態１のＤＲＡＭは、ＣＯＢ（Capacitor Over Bitli
ne）構造となっている。キャパシタ５は、第１電極５ａ
表面にキャパシタ絶縁膜５ｂを介して第２電極５ｃが被
覆され構成されている。すなわち、本実施の形態１で
は、第１電極５ａの下面側およびキャパシタ５の軸部側
面にも容量部が形成されており、これにより大きな容量
を確保することが可能となっている。
【００６５】第１電極５ａは、例えば低抵抗ポリシリコ
ンからなり、接続孔９ｂ1 内に埋め込まれた導体膜１３
を通じて選択ＭＯＳ４の一方の半導体領域４ｂと電気的
に接続されている。導体膜１３は、例えば低抵抗ポリシ
リコンからなる。
【００６６】キャパシタ絶縁膜５ｂは、例えば窒化シリ
コン膜上にＳｉＯ2 膜が堆積されて形成されている。ま
た、第２電極５ｃは、例えば低抵抗ポリシリコンからな
り、所定の配線と電気的に接続されている。
【００６７】なお、キャパシタ５の第１電極５ａの下部
のマスク膜１０ｃは、接続孔９ｂ2を穿孔する際にマス
クとして用いた膜である。このマスク膜１０ｃは、例え
ば低抵抗ポリシリコンからなり、キャパシタ５の第１電
極５ａの一部となっている。
【００６８】一方、周辺回路領域Ｐにおける半導体基板
１ｓの上部には、ｐウエル３ｐおよびｎウエル３ｎが形
成されている。このｐウエル３ｐには、例えばｐ形不純
物のホウ素が導入されている。また、ｎウエル３ｎに
は、例えばｎ形不純物のリンまたはＡｓが導入されてい
る。そして、このｐウエル３ｐ上およびｎウエル３ｎ上
には、例えばｎＭＯＳ１４およびｐＭＯＳ１５が形成さ
れている。
【００６９】これらのｎＭＯＳ１４およびｐＭＯＳ１５
によって、ＤＲＡＭのセンスアンプ回路、カラムデコー
ダ回路、カラムドライバ回路、ロウデコーダ回路、ロウ
ドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッフ
ァ回路、データ出力バッファ回路および電源回路等のよ
うな周辺回路が形成されている。
【００７０】ｎＭＯＳ１４は、ｐウエル３ｐの上部に互
いに離間して形成された一対の半導体領域１４ａ, １４
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１４
ｃと、ゲート絶縁膜１４ｃ上に形成されたゲート電極１
４ｄとを有している。
【００７１】半導体領域１４ａ, １４ｂは、ｎＭＯＳ１
４のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１４ａ, １４ｂには、例えば
ｎ形不純物のリンまたはＡｓが導入されている。なお、
この半導体領域１４ａ, １４ｂの間にｎＭＯＳ１４のチ
ャネル領域が形成されている。
【００７２】ゲート絶縁膜１４ｃは、例えばＳｉＯ2 か
らなる。また、ゲート電極１４ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１４ｄ1 上にタングステンから
なる導体膜１４ｄ2 が堆積されてなる。ただし、ゲート
電極１４ｄは、例えば低抵抗ポリシリコンの単体膜で形
成しても良いし、タングステン等のような金属膜の単体
膜で形成しても良い。また、導体膜１４ｄ2 は、例えば
ＷＳｉ2 等のようなシリサイド膜を用いても良い。
【００７３】ゲート電極１４ｄの上面および側面には、
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
【００７４】また、キャップ絶縁膜７ａおよびサイドウ
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ（Li
ghtly Doped Drain)構造を構成するための膜である。
【００７５】ｐＭＯＳ１５は、ｎウエル３ｎの上部に互
いに離間して形成された一対の半導体領域１５ａ, １５
ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１５
ｃと、ゲート絶縁膜１５ｃ上に形成されたゲート電極１
５ｄとを有している。
【００７６】半導体領域１５ａ, １５ｂは、ｐＭＯＳ１
５のソース領域およびドレイン領域を形成するための領
域であり、この半導体領域１５ａ, １５ｂには、例えば
ｐ形不純物のホウ素が導入されている。なお、この半導
体領域１５ａ, １５ｂの間にｐＭＯＳ１５のチャネル領
域が形成されている。
【００７７】ゲート絶縁膜１５ｃは、例えばＳｉＯ2 か
らなる。また、ゲート電極１５ｄは、例えば低抵抗ポリ
シリコンからなる導体膜１５ｄ1 上にＷＳｉ2 からなる
導体膜１５ｄ2 が堆積されてなる。ただし、ゲート電極
１５ｄは、例えば低抵抗ポリシリコンの単体膜で形成し
ても良いし、タングステン等のような金属の単体膜で形
成しても良い。また、導体膜１５ｄ2 は、例えばＷＳｉ
2 等のようなシリサイド膜を用いても良い。
【００７８】ゲート電極１５ｄの上面および側面には、
絶縁膜６ａ, ６ｂを介してキャップ絶縁膜７ａおよびサ
イドウォール７ｂが形成されている。絶縁膜６ａ, ６ｂ
は、上記したメモリセル領域Ｍの絶縁膜６ａ, ６ｂと同
一の機能を有しており、例えばＳｉＯ2 からなる。
【００７９】また、キャップ絶縁膜７ａおよびサイドウ
ォール７ｂは、例えば窒化シリコンからなる。ただし、
この場合のサイドウォール７ｂは、主としてＬＤＤ構造
を構成するための膜である。
【００８０】このｎＭＯＳ１４およびｐＭＯＳ１５は、
上記した層間絶縁膜８ａ〜８ｃによって被覆されてお
り、その層間絶縁膜８ｃ上には、上記した絶縁膜１２が
堆積されている。さらに、このようなメモリセル領域Ｍ
および周辺回路領域Ｐにおいて、絶縁膜１２上には、層
間絶縁膜８ｄが形成されており、これによってキャパシ
タ５の第２電極５ｂが被覆されている。
【００８１】層間絶縁膜８ｄは、例えばＳｉＯ2 からな
る絶縁膜８ｄ1 上に、例えばＢＰＳＧからなる絶縁膜８
ｄ2 が堆積されて形成されている。絶縁膜８ｄ1 は、そ
の上層の絶縁膜８ｄ2 中のホウ素またはリンがキャパシ
タ５の第２電極５ｃ側等に拡散するのを防止する機能を
有している。
【００８２】次に、本実施の形態１の半導体集積回路装
置の製造方法を図６〜図１０によって説明する。なお、
図６〜図１０は上記したｎＭＯＳ１４（図２参照）の形
成領域を一例として記してある。
【００８３】まず、図６に示すように、半導体基板１ｓ
上に分離領域が露出するようなフォトレジストパターン
１６ａをフォトリソグラフィ技術によって形成する。
【００８４】続いて、そのフォトレジストパターン１６
ａをエッチングマスクとして、半導体基板１ｓの分離領
域に、例えば深さ0.３μｍ程度の浅い分離溝２ａを形成
する。
【００８５】その後、フォトレジストパターン１６ａを
除去した後、エッチングダメージを除去するためと、こ
れから堆積する窒化シリコンからなる分離膜２ｂ1 の応
力緩和のために、半導体基板１ｓに対して表面酸化処理
を施すことにより、図７に示すように、半導体基板１ｓ
の表面に、例えば厚さ１００Å程度の絶縁膜２ｂ0 を形
成する。
【００８６】次いで、半導体基板１ｓ上に、例えば厚さ
１０００Å程度の窒化シリコンからなる分離膜２ｂ1 を
ＣＶＤ法等によって堆積した後、その上面に、例えば厚
さ５０００Å程度のＳｉＯ2 からなる分離膜２ｂ2 をＣ
ＶＤ法等によって堆積する。
【００８７】続いて、図８に示すように、分離膜２ｂ2
を、半導体基板１ｓの素子形成領域上における分離膜２
ｂ1 の上面が露出する程度まで、例えばＣＭＰ（Chemic
al Mechanical Polishing)技術によって削り、半導体基
板１ｓの上面を平坦にする。
【００８８】その後、図９（ａ）に示すように、素子形
成領域における半導体基板１ｓ上の分離膜２ｂ2 をエッ
チング除去して半導体基板１ｓ面を露出させた後、通常
のＭＯＳ・ＦＥＴの製造技術によって半導体基板１ｓ上
にｎＭＯＳ１４を形成する。
【００８９】すなわち、ｐウエル３ｐを形成した後、半
導体基板１ｓ上にゲート絶縁膜１４ｃを熱酸化法によっ
て形成する。続いて、半導体基板１ｓ上に導体膜１４ｄ
1,１４ｄ2 、絶縁膜６ａおよびキャップ絶縁膜７ａを順
次ＣＶＤ法によって形成した後、これをパターニングす
ることによってゲート電極１４ｄを形成する。その後、
ゲート電極１４ｄをマスクとして半導体基板１ｓにｎ形
不純物のリンまたはＡｓ等をイオン注入し熱処理を施す
ことにより、半導体領域１４ａを形成する。その後、半
導体基板１ｓ上に、例えば窒化シリコンからなる絶縁膜
を堆積した後、その絶縁膜をエッチバックすることによ
り、図９（ｂ）に示すように、ゲート電極側面にサイド
ウォール７ｂを形成する。
【００９０】続いて、図１０に示すように、半導体基板
１ｓ上に、例えばＳｉＯ2 またはＢＰＳＧ等からなる層
間絶縁膜８をＣＶＤ法等によって堆積した後、その層間
絶縁膜８にｎＭＯＳ１４の半導体領域１４ａが露出する
ような接続孔９ｃをエッチング処理等によって穿孔す
る。
【００９１】この際、窒化シリコンをエッチング除去し
ないような条件でエッチング処理を施す。これにより、
接続孔９ｃの内壁面側ではキャップ絶縁膜７ａおよびサ
イドウォール７ｂにより接続孔９ｃを自己整合的に形成
することができる。
【００９２】また、接続孔９ｃの底面側では、接続孔９
ｃが分離領域２にかかっても分離領域２の端部に窒化シ
リコン等からなる分離膜２ｂ1 が配置されているので、
分離領域２が削れてしまうこともない。すなわち、接続
孔９ｃの穿孔時に分離領域２の分離膜が削れｐウエル３
ｐが露出してしまうのを防止することができるので、そ
れによるｎＭＯＳ１４の電気的特性劣化を防止すること
が可能となる。
【００９３】分離領域をＳｉＯ2 のみで形成した場合を
比較のために図１１に示す。この場合、接続孔９ｃから
露出する分離領域３０が削れ、ｎＭＯＳ１４の半導体領
域１４ａの下層のｐウエル３ｐが露出している。このよ
うな接続孔９ｃ内に導体膜を埋め込むとｐウエル３ｐと
半導体領域１４ａとが導体膜を通じて短絡してしまう。
【００９４】また、上記のような不良を防止できるの
で、接続孔９ｃと分離領域２との合わせ余裕を小さくす
ることができる。したがって、ｎＭＯＳ１４等の周辺素
子の素子密度も向上させることが可能となる。
【００９５】この接続孔９ｃの形成処理後は、通常の半
導体集積回路装置の製造方法と同じなので説明を省略す
る。
【００９６】このように本実施の形態１によれば、以下
の効果を得ることが可能となる。
【００９７】(1).ビット線接続用の接続孔９ａ1 および
キャパシタ接続用の接続孔９ｂ1 を自己整合的に形成す
ることができるので、それらの接続孔９ａ1,９ｂ1 と各
層とのフォトリソグラフィでの合わせを不要にすること
が可能となる。
【００９８】(2).ビット線接続用の接続孔９ａ1 および
キャパシタ接続用の接続孔９ｂ1,９ｂ2 を形成する際の
下地絶縁膜の上面を平坦にすることができるので、それ
らの接続孔９ａ1,９ｂ1,９ｂ2 を形成するためのフォト
リソグラフィでのマージンを向上させることができ、パ
ターン転写精度を向上させることが可能となる。
【００９９】(3).上記(1),(2) により、ビット線接続用
の接続孔９ａ1 およびキャパシタ接続用の接続孔９ｂ1,
９ｂ2 の位置合わせ余裕を小さくすることができるの
で、メモリセルＭＣのサイズを縮小することができる。
【０１００】(4).分離領域２の端部に窒化シリコン等か
らなる分離膜２ｂ1 を設けたことにより、接続孔９ｂ1,
９ｂ2,９ｃが分離領域２にかかっても接続孔９ｂ1,９ｂ
2,９ｃの穿孔時に分離領域２の分離膜が削れｐウエル３
ｐが露出してしまうのを防止することができるので、そ
れによるメモリセル領域および周辺回路領域における素
子の電気的特性劣化を防止することが可能となる。
【０１０１】(5).上記(4) により、接続孔９ｃと分離領
域２との合わせ余裕を小さくすることが可能となる。
【０１０２】(6).上記(5) により、メモリセルＭＣおよ
び周辺回路の素子ピッチを縮小することが可能となる。
【０１０３】(7).上記(5) により、メモリセル領域およ
び周辺回路領域における素子の密度を向上させることが
でき、半導体集積回路装置の素子集積度を向上させるこ
とが可能となる。
【０１０４】(8).上記(3),(5),(6) により、半導体チッ
プのサイズを縮小することが可能となる。
【０１０５】(9).上記(1),(2),(4) により、ビット線接
続用の接続孔９ａ1 およびキャパシタ接続用の接続孔９
ｂ1,９ｂ2 での接続不良を低減することができるので、
ＤＲＡＭの歩留まりおよび信頼性を向上させることが可
能となる。
【０１０６】(10). 上記(1),(2),(4) により、ビット線
接続用の接続孔９ａ1 およびキャパシタ接続用の接続孔
９ｂ1,９ｂ2 を形成するのに、高度な合わせ技術や工程
管理が必要ない。また、転写パターンの解像度を上げる
べく位相シフト技術等のような高度で高価なフォトリソ
グラフィ技術を導入する必要もない。
【０１０７】(11). メモリセル領域Ｍのキャップ絶縁膜
７ａおよびサイドウォール７ｂは、周辺回路領域ＰのＭ
ＯＳ・ＦＥＴのＬＤＤ構造を構成するためのキャップ絶
縁膜７ａおよびサイドウォール７ｂと同時に形成できる
ので、製造工程の大幅な増大を招かない。
【０１０８】(12). 上記(10),(11) により、ＤＲＡＭを
有する半導体集積回路装置の開発期間を短縮することが
可能となる。
【０１０９】（実施の形態２）図１２は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図１
３〜図２０は図１２の半導体集積回路装置の製造工程中
における要部断面図である。
【０１１０】本実施の形態２は、前記実施の形態１とほ
ぼ同じ構造となっている。異なるのは、分離領域２の構
造とその形成方法である。
【０１１１】図１２は、本実施の形態２の分離領域２の
構造を示している。なお、図１２において符号１７は引
き出し電極を示している。
【０１１２】本実施の形態２においては、窒化シリコン
等からなる分離膜２ｂ1 が分離領域２の上面を被覆する
ように形成されている。すなわち、分離溝２ａのほとん
どが分離膜２ｂ2 で埋め込まれ、その分離膜２ｂ2 の上
面に分離膜２ｂ1 が堆積されている。ただし、分離膜２
ｂ1 の上面高さは半導体基板１ｓの主面高さと同じにな
っており、半導体基板１ｓの上面は平坦になっている。
【０１１３】このように窒化シリコンからなる分離膜２
ｂ1 を分離膜２ｂ2 上に設けたことにより、分離膜２ｂ
1 と半導体基板１ｓとの接触部分を極めて低減すること
ができるので、半導体基板１ｓの結晶が窒化シリコン等
からなる分離膜２ｂ1 によって応力を受け歪んでしまう
のを大幅に低減することが可能となっている。
【０１１４】次に、本実施の形態２の半導体集積回路装
置の製造方法を図１３〜図２０によって説明する。な
お、図１３〜図２０は上記したｎＭＯＳ１４（図２参
照）の形成領域を一例として記してある。
【０１１５】まず、図１３に示すように、半導体基板１
ｓ上に、例えば厚さ１００Å程度のＳｉＯ2 からなる絶
縁膜および厚さ１０００Å程度の窒化シリコンからなる
絶縁膜を下層から順に堆積した後、その積層膜をフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより、分離領域が露出するよう
なマスク膜１８ａ, １８ｂを形成する。
【０１１６】続いて、マスク膜１８ａ, １８ｂをエッチ
ングマスクとして、半導体基板１ｓの分離領域に、例え
ば深さ0.３μｍ程度の浅い分離溝２ａを形成する。
【０１１７】その後、マスク膜１８ａ, １８ｂをそのま
まにした状態で、エッチングダメージを除去するため
に、半導体基板１ｓに対して表面酸化処理を施すことに
より、図１４に示すように、半導体基板１ｓの表面に、
例えば厚さ１００Å程度の絶縁膜２ｂ0 を形成する。
【０１１８】次いで、半導体基板１ｓ上に、例えば厚さ
６０００Å程度のＳｉＯ2 からなる分離膜２ｂ2 をＣＶ
Ｄ法等によって堆積することにより、分離溝２ａを埋め
込む。
【０１１９】続いて、半導体基板１ｓの素子領域におけ
るマスク膜１８ｂの上面が露出するまでＣＭＰ処理を施
すことにより、図１５に示すように、半導体基板１ｓの
上面を平坦にする。
【０１２０】その後、図１６に示すように、分離溝２ａ
内の分離膜２ｂ2 の上部を、その分離膜２ｂ2 の上面高
さが、半導体基板１ｓの主面高さよりも、例えば２００
Å程度低くなるようにフッ酸処理等によってエッチング
除去する。
【０１２１】次いで、半導体基板１ｓ上の素子形成領域
におけるマスク膜１８ａ, １８ｂを熱リン酸処理等によ
ってエッチング除去した後、図１７に示すように、半導
体基板１ｓ上に、例えば厚さ１０００Å程度の窒化シリ
コンからなる分離膜２ｂ1 をＣＶＤ法等によって堆積す
る。
【０１２２】続いて、素子形成領域と素子分離領域との
段差が無くなるように、半導体基板１ｓに対して、例え
ば４００Å程度の研磨をＣＭＰ処理によって行い、図１
８に示すように、半導体基板１ｓの上面を平坦にする。
【０１２３】その後、半導体基板１ｓに対して熱リン酸
処理等を施すことにより、図１９に示すように、分離領
域２においては分離膜２ｂ2 上に分離膜２ｂ1 を残し、
素子形成領域においては半導体基板１ｓの上面の分離膜
２ｂ1 を除去し半導体基板１ｓ面を露出させる。
【０１２４】次いで、図２０に示すように、通常のＭＯ
Ｓ・ＦＥＴの製造技術によって半導体基板１ｓの露出面
上にｎＭＯＳ１４を形成する。
【０１２５】すなわち、ｐウエル３ｐを形成した後、半
導体基板１ｓ上にゲート絶縁膜１４ｃを熱酸化法によっ
て形成する。続いて、半導体基板１ｓ上に導体膜１４ｄ
1,１４ｄ2 、絶縁膜６ａおよびキャップ絶縁膜７ａを順
次ＣＶＤ法によって形成した後、これをパターニングす
ることによってゲート電極１４ｄを形成する。その後、
ゲート電極１４ｄをマスクとして半導体基板１ｓにｎ形
不純物のリンまたはＡｓ等をイオン注入し熱処理を施す
ことにより、半導体領域１４ａを形成する。その後、半
導体基板１ｓ上に、例えば窒化シリコンからなる絶縁膜
を堆積した後、その絶縁膜をエッチバックすることによ
り、図９（ｂ）に示すように、ゲート電極側面にサイド
ウォール７ｂを形成する。
【０１２６】続いて、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 またはＢＰＳＧ等からなる層間絶縁膜８をＣＶＤ法
等によって堆積した後、その層間絶縁膜８にｎＭＯＳ１
４の半導体領域１４ａが露出するような接続孔９ｃをエ
ッチング処理等によって穿孔する。
【０１２７】この際、窒化シリコンをエッチング除去し
ないような条件でエッチング処理を施す。これにより、
接続孔９ｃの内壁面側ではキャップ絶縁膜７ａおよびサ
イドウォール７ｂにより接続孔９ｃを自己整合的に形成
することができる。
【０１２８】また、接続孔９ｃの底面側では、接続孔９
ｃが分離領域２にかかっても分離領域２の上面に窒化シ
リコン等からなる分離膜２ｂ1 が配置されているので、
分離領域２が削れてしまうこともない。すなわち、接続
孔９ｃの穿孔時に分離領域２の分離膜が削れｐウエル３
ｐが露出してしまうのを防止することができるので、そ
れによるｎＭＯＳ１４の電気的特性劣化を防止すること
が可能となる。
【０１２９】また、上記のような不良を防止できるの
で、接続孔９ｃと分離領域２との合わせ余裕を小さくす
ることができる。したがって、ｎＭＯＳ１４等の周辺素
子の素子密度も向上させることが可能となる。
【０１３０】この接続孔９ｃの形成処理後は、通常の半
導体集積回路装置の製造方法と同じなので説明を省略す
る。
【０１３１】このように、本実施の形態２によれば、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能となる。
【０１３２】(1).窒化シリコンからなる分離膜２ｂ1 を
分離膜２ｂ2 上に設けたことにより、分離膜２ｂ1 と半
導体基板１ｓとの接触部分を極めて低減することができ
るので、半導体基板１ｓの結晶が窒化シリコン等からな
る分離膜２ｂ1 によって応力を受け歪んでしまうのを大
幅に低減することが可能となる。このため、半導体基板
１ｓ上の素子の電気的特性を向上させることが可能とな
る。したがって、半導体集積回路装置の歩留りおよび信
頼性を向上させることが可能となる。
【０１３３】（実施の形態３）図２１は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図２
２は図２１の半導体集積回路装置のソース接合での電界
とイオン注入エネルギーとの関係を示すグラフ図、図２
３は素子分離としてフィールド絶縁膜を用いる半導体集
積回路装置の要部断面図、図２４は図２３の半導体集積
回路装置のソース接合での電界とイオン注入エネルギー
との関係を示すグラフ図である。
【０１３４】本実施の形態３においては、図２１および
図２２に示すように、メモリセル領域Ｍにおける分離領
域２を溝掘り埋込み形の分離構造とするとともに、選択
ＭＯＳ４においてキャパシタ５が接続されるソース接合
部（半導体領域４ｂ）での電界が0.４ＭＶ/ ｃｍ以下に
なるように、分離溝２ａの深さ、ｐウエル３ｐの形成用
のイオン注入エネルギーおよびｐウエル３ｐの形成用不
純物のドーズ量を設定した。
【０１３５】これにより、素子分離能力および必要信号
電圧振幅を維持しながら、ソース接合の耐圧を確保する
ことが可能となっている。
【０１３６】ここで、比較のために、素子分離領域とし
てフィールド絶縁膜を用いた場合の構造およびソース電
界とイオン注入エネルギーとの関係を図２３および図２
４に示す。
【０１３７】メモリセル領域Ｍにおいてフィールド絶縁
膜３１を形成した後に、イオン注入法等によってウエル
を形成する場合、フィールド絶縁膜３１の端部でのウエ
ル不純物分布が浅くなり、ソース接合（半導体領域４
ｂ）近傍でのｐウエル３ｐの不純物濃度が高くなってし
まう。したがって、ソース接合部での電界が高くなり、
ソース接合の耐圧低下を引き起こす。
【０１３８】ここで、フィールド絶縁膜３１を厚く形成
することも考えられるが、そのようにするとバーズビー
クの伸びの制約がある。また、ウエル形成のためのイオ
ン注入エネルギーを高くすることやドーズ量を増やすこ
とも考えられるが、デバイス特性からの制約がある。さ
らに、蓄積電圧を下げることも考えられるが、信号量確
保の制約から困難である。
【０１３９】しかし、本実施の形態３においては、メモ
リセル領域Ｍにおける分離領域２を溝掘り埋込み形の分
離構造とするとともに、ソース接合部（半導体領域４
ｂ）での電界が0.４ＭＶ/ ｃｍ以下になるように、分離
溝２ａの深さ、ｐウエル３ｐの形成用のイオン注入エネ
ルギーおよびｐウエル３ｐを形成用の不純物のドーズ量
を設定したことにより、メモリセルサイズの増大を招く
ことなく、素子分離能力を確保し、必要信号電圧振幅を
維持しながら、ソース接合の耐圧を確保することが可能
となる。
【０１４０】（実施の形態４）図２５は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図２
６〜図２８は図２５の半導体集積回路装置の製造工程中
における要部断面図である。
【０１４１】本実施の形態４においては、図２５に示す
ように、分離領域２の分離溝２ａにおける側面のテーパ
角度が半導体集積回路装置のメモリセル領域Ｍと周辺回
路領域Ｐとで異なっている。
【０１４２】それ以外は、前記実施の形態１〜３と同じ
である。ただし、分離領域２の分離膜２ｂは、前記実施
の形態１, ２のような構造としても良いし、例えばＳｉ
Ｏ2のみで形成する構造としても良い。
【０１４３】本実施の形態４においては、メモリセル領
域Ｍにおける分離領域２の側面のテーパ角が小さく（あ
るいは垂直）、周辺回路領域Ｐにおける分離領域２の側
面のテーパ角が大きい。
【０１４４】メモリセル領域Ｍの幅の小さな分離溝２ａ
は、素子分離特性の要求に対応して溝を深くする可能性
がある。テーパがついていると、溝幅とテーパ角との関
係から溝深さに限界が生じる。したがって、メモリセル
領域Ｍでは、分離領域２の分離溝２ａにおける側面のテ
ーパ角が小さい方が良い場合がある。
【０１４５】一方、テーパを大きくすると埋込分離膜の
平坦度に対するデバイス特性の依存性が小さくすること
ができるので、周辺回路領域Ｐのようにパターン粗密が
あり、平坦度にばらつきがある領域には適している。
【０１４６】次に、本実施の形態４の分離領域２の形成
方法を図２６〜図２９によって説明する。
【０１４７】まず、図２６に示すように、半導体基板１
ｓ上に、例えば窒化シリコンからなる絶縁膜をＣＶＤ法
等によって堆積し、その絶縁膜上にフォトレジスト膜を
堆積した後、そのフォトレジスト膜をフォトリソグラフ
ィ技術によってパターニングすることにより、メモリセ
ル領域Ｍにおける分離溝形成領域が露出するようなフォ
トレジストパターン１６ｂを形成する。
【０１４８】続いて、そのフォトレジストパターン１６
ｂをエッチングマスクとして、フォトレジストパターン
１６ｂから露出する下層の窒化シリコンからなる絶縁膜
をエッチング処理によってパターニングすることによ
り、マスクパターン１９ａを形成する。
【０１４９】その後、フォトレジストパターン１６ｂを
除去した後、図２７に示すように、マスクパターン１９
ａをマスクとして、半導体基板１ｓのメモリセル領域Ｍ
に分離溝２ａを形成する。
【０１５０】この際の分離溝２ａの形成処理において
は、分離溝２ａの側面のテーパ角が小さくあるいは垂直
になるようなエッチング条件でエッチング処理を施す。
また、分離溝２ａの深さもメモリセル領域Ｍにおいて必
要とされる深さに設定する。
【０１５１】次いで、半導体基板１ｓ上に、フォトレジ
スト膜を堆積した後、そのフォトレジスト膜をパターニ
ングすることにより、周辺回路領域Ｐにおける分離溝形
成領域が露出するようなフォトレジストパターン１６ｃ
をフォトリソグラフィ技術によって形成する。
【０１５２】その後、そのフォトレジストパターン１６
ｃをエッチングマスクとして、半導体基板１ｓに分離溝
２ａを形成する。この際の分離溝２ａの形成処理におい
ては、分離溝２ａの側面にある程度のテーパ角が形成さ
れるようなエッチング条件でエッチング処理を施す。ま
た、分離溝２ａの深さも周辺回路領域Ｐにおいて必要と
される深さに設定する。
【０１５３】以上のようにしてメモリセル領域Ｍおよび
周辺回路領域Ｐにおいて、分離溝２ａの側面におけるテ
ーパ角を異なるようにする。
【０１５４】このように、本実施の形態４においては、
以下の効果を得ることが可能となる。
【０１５５】(1).メモリセル領域Ｍにおける分離溝２ａ
の側面におけるテーパ角を小さくすることにより、分離
溝２ａの深さを素子分離特性の要求に応じて深くするこ
とが可能となる。
【０１５６】(2).周辺回路領域Ｐにおける分離溝２ａの
側面におけるテーパ角を大きくすることにより、パター
ン粗密があり平坦度にばらつきがある周辺回路領域Ｐに
おいても平坦性を向上させることが可能となる。
【０１５７】（実施の形態５）図２９は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。
【０１５８】本実施の形態５においては、図２９に示す
ように、メモリセル領域Ｍにおける分離溝２ａのテーパ
角を大きくし、周辺回路領域Ｐにおける分離溝２ａのテ
ーパ角を小さく（あるいは垂直に）した。これ以外は、
前記実施の形態４と同じである。
【０１５９】メモリセル領域Ｍの幅の小さな分離溝２ａ
にテーパをつけることにより、段差被覆率の悪い膜も分
離溝２ａの埋め込みに使用できる。また、上部配線から
の電気力線が終端し易く、素子分離特性が良く（寄生Ｍ
ＯＳのしきい電圧が高く）なる。
【０１６０】一方、分離溝２ａのテーパを小さくする
と、テーパ部の寄生デバイス効果が小さくなり、デバイ
スのゲート幅依存性を小さくすることが可能となる。し
たがって、異なったゲート幅を用いる周辺回路に適して
いる。
【０１６１】このように、本実施の形態５においては、
以下の効果を得ることが可能となる。
【０１６２】(1).メモリセル領域Ｍにおける分離領域２
の分離溝２ａ側面のテーパ角を大きくすることにより、
メモリセル領域Ｍにおける分離溝２ａの埋込に、段差被
覆率の悪い膜を使用することが可能となる。
【０１６３】(2). メモリセル領域Ｍにおける分離領域
２の分離溝２ａ側面のテーパ角を大きくすることによ
り、メモリセル領域Ｍにおいて、上部配線からの電気力
線が終端し易くなり、素子分離特性を向上させることが
可能となる。
【０１６４】(3).周辺回路領域Ｍにおける分離領域２の
分離溝２ａ側面のテーパ角を小さくすることにより、異
なったゲート幅を用いる周辺回路領域において、テーパ
部の寄生デバイス効果を小さくすることができ、デバイ
スのゲート幅依存性を小さくすることが可能となる。
【０１６５】（実施の形態６）図３０〜図３４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。
【０１６６】本実施の形態６においては、ウエルの形成
工程が前記実施の形態１と異なり、ウエルを形成した後
に分離領域を形成する。それ以外は、前記実施の形態１
と同じである。これは、本発明者の検討の結果、以下の
問題が生じることが見出されたからである。
【０１６７】すなわち、溝掘り埋込み形の分離領域を形
成した後に、ｐウエルおよびｎウエルを形成する技術に
おいては、不純物の溶解度の違いに起因して、ウエル形
成等のためのアニール処理中に分離領域に埋め込まれた
酸化膜と半導体基板との界面において不純物の偏析が生
じる。
【０１６８】特に、ｐウエル（ｎＭＯＳ）中のホウ素は
シリコン中よりも酸化膜中に溶けやすいため、ウエル濃
度が低下しｎ形に反転し易くなり、リーク電流が流れて
しまう問題が生じるからである。
【０１６９】次に、本実施の形態６の具体的な製造方法
を説明する。まず、図３０に示すように、半導体基板１
ｓ上に、ｎＭＯＳ形成領域が露出するようなフォトレジ
ストパターン１６ｄを半導体基板１ｓの所定の領域に設
けた所定の合わせターゲットを基準としてフォトリソグ
ラフィ技術によって形成する。
【０１７０】続いて、そのフォトレジストパターン１６
ｄをマスクとして半導体基板１ｓに、例えばｐ形不純物
のホウ素をイオン注入法等によって注入する。
【０１７１】次いで、フォトレジストパターン１６ｄを
除去した後、図３１に示すように、半導体基板１ｓ上
に、ｐＭＯＳ形成領域が露出するようなフォトレジスト
パターン１６ｅを上記と同様にしてフォトリソグラフィ
技術によって形成する。
【０１７２】続いて、そのフォトレジストパターン１６
ｅをマスクとして半導体基板１ｓに、例えばｎ形不純物
のリンまたはＡｓをイオン注入法等によって注入する。
【０１７３】その後、フォトレジストパターン１６ｅを
除去した後、半導体基板１ｓに対してアニール処理を施
すことにより、結晶欠陥を回復させるとともに、半導体
基板１ｓに注入した不純物を活性化させる。
【０１７４】これにより、図３２に示すように、半導体
基板１ｓにおいてｎＭＯＳ形成領域にｐウエル３ｐを形
成し、ｐＭＯＳ形成領域にｎウエル３ｎを形成する。
【０１７５】次いで、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる絶縁膜および窒化シリコンからなる絶縁膜
を順にＣＶＤ法等によって堆積した後、その絶縁膜を上
記した合わせのターゲットを用いてフォトリソグラフィ
技術およびドライエッチング技術によってパターニング
することにより、図３３に示すように、半導体基板１ｓ
上に素子分離領域が露出するようなマスク膜１８ａ, １
８ｂを形成する。
【０１７６】続いて、マスク膜１８ａ, １８ｂをエッチ
ングマスクとして、半導体基板１ｓに対してドライエッ
チング処理を施すことにより、マスク膜１８ａ, １８ｂ
から露出する半導体基板１ｓをエッチング除去して、素
子分離領域に分離溝２ａを形成する。
【０１７７】その後、半導体基板１ｓ上に、例えばＳｉ
Ｏ2 からなる分離膜２ｂをＣＶＤ法等によって堆積した
後、その分離膜２ｂの上部をＣＭＰ技術等によって除去
することにより、図３４に示すように、半導体基板１ｓ
の上面を平坦にするとともに、分離溝２ａ内に分離膜２
ｂを埋め込み分離領域２を形成する。なお、分離膜２ｂ
を前記実施の形態１, ２のような構造としても良い。
【０１７８】このように、本実施の形態６においては、
半導体基板１ｓにウエルを形成した後、溝掘り埋込み形
の分離領域２を形成することにより、ウエル形成のため
のアニール処理時にウエル中の不純物が分離領域２の分
離膜２ｂと半導体基板１ｓとの接触界面に偏析してしま
う問題を防止することができるので、その偏析現象に起
因するＭＯＳ・ＦＥＴでのリーク電流の問題を防止する
ことが可能となる。
【０１７９】したがって、ＭＯＳ・ＦＥＴの電気的特性
を向上させることができ、半導体集積回路装置の歩留ま
りおよび信頼性を向上させることが可能となる。
【０１８０】（実施の形態７）図３５は本発明の他の実
施の形態である半導体集積回路装置のメモリセル領域の
要部断面図、図３６は図３５の半導体集積回路装置の周
辺回路領域の要部断面図である。
【０１８１】図３５および図３６に示す本実施の形態７
の半導体集積回路装置は、キャパシタ５用の接続孔９ｂ
1 内に前記実施の形態１で示した埋め込み用の導体膜が
設けられていない場合の例である。すなわち、キャパシ
タ５の第１電極５ａが接続孔９ｂ1 を通じて選択ＭＯＳ
４の半導体領域４ｂに電気的に直接接続されている。
【０１８２】また、メモリセル領域Ｍにおいても周辺回
路領域Ｐにおいても分離領域２の分離膜２ｂの全体が、
例えば窒化シリコンによって構成されている。このた
め、接続孔９ａ1,９ｂ1 等の形成時にその接続孔から分
離領域２が露出したとしても分離領域２がエッチング除
去されてしまうこともない。
【０１８３】したがって、前記実施の形態１と同じ効果
を得ることが可能となっている。
【０１８４】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態１〜７に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【０１８５】例えば前記実施の形態１, ２においては、
メモリセルのキャパシタを円筒形とした場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えばフィン形としても良い。
【０１８６】また、前記実施の形態１, ２においては、
ビット線を低抵抗ポリシリコン上にシリサイド層を設け
て構成した場合について説明したが、これに限定される
ものではなく、例えばシリサイド層のみで形成しても良
い。この場合、ビット線ＢＬを薄くすることが可能とな
る。
【０１８７】また、前記実施の形態１〜７においては、
ＭＯＳ・ＦＥＴのゲート電極の周囲に窒化シリコン等か
らなるキャップ絶縁膜およびサイドウォールが設けられ
ている場合について説明したが、これに限定されるもの
ではなく、例えばそのキャップ絶縁膜およびサイドウォ
ールがＳｉＯ2 で形成されていても良いし、また、その
キャップ絶縁膜およびサイドウォールが無い場合にも適
用できる。
【０１８８】また、前記実施の形態１〜７においては、
分離領域の分離膜にエッチングストッパ機能を持たせた
場合について説明したが、これに限定されるものではな
く、例えば溝掘り埋込み形の分離領域にＳｉＯ2 からな
る分離膜を埋め込み、接続孔の穿孔される層間絶縁膜を
窒化シリコンで形成するようにしても良い。これによ
り、分離膜と層間絶縁膜との間でエッチング選択比を大
きくとれるので、接続孔形成時における分離膜の削れを
防止することが可能となる。
【０１８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく種々適用可能であり、例えばＳＲＡＭ、
ＲＯＭ、論理回路または半導体メモリ回路と論理回路と
を同一半導体基板上に設けた他の半導体集積回路装置等
に適用できる。
【０１９０】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１９１】(1).本発明の半導体集積回路装置の製造方
法によれば、溝掘り埋込み形の分離領域において接続孔
から露出する領域にストッパ部を設けたことにより、接
続孔の穿孔処理時に溝掘り埋込形の分離領域の露出部分
がエッチング除去されてしまうのを防止することができ
るので、素子の電気的特性の劣化を防止することができ
る。したがって、半導体集積回路装置の歩留りおよび信
頼性を向上させることが可能となる。
【０１９２】(2).上記(1) により、溝掘り埋込み形の分
離領域と接続孔との合わせ余裕を小さくすることができ
るので、素子密度を向上させることができ、素子集積度
を向上させることが可能となる。
【０１９３】(3).本発明の半導体集積回路装置の製造方
法によれば、溝掘り埋込み形の分離領域において接続孔
から露出する領域にストッパ部を設けるとともに、接続
孔をゲート電極の周囲に形成されたキャップ絶縁膜およ
び側壁絶縁膜により自己整合的に穿孔することにより、
さらに接続孔の合わせ余裕を小さくすることができるの
で、素子集積度をさらに向上させることが可能となる。
【０１９４】(4).本発明の半導体集積回路装置の製造方
法によれば、溝掘り埋込み形の分離領域上に金属膜の単
体膜構造または低抵抗ポリシリコン膜上に金属膜を堆積
してなる積層膜構造のゲート電極を形成することによ
り、ゲート電極の膜厚を素子領域でも分離領域でもほぼ
同じにすることことができる。このため、ゲート電極の
電気的抵抗を低減することが可能となる。また、ゲート
電極配線の断線不良を低減することが可能となる。した
がって、半導体集積回路装置の動作速度を向上させるこ
とができるとともに、歩留りおよび信頼性の向上を図る
ことも可能となる。
【０１９５】(5).本発明の半導体集積回路装置の製造方
法によれば、半導体基板にウエル領域を形成した後、溝
掘り埋込み形の分離領域を形成することにより、ウエル
領域を形成する不純物の濃度低下を防止することができ
るので、その濃度低下に起因するリーク電流の増加を防
止することが可能となる。
【０１９６】(6).本発明の半導体集積回路装置の製造方
法によれば、メモリセル選択ＭＩＳトランジスタのソー
ス接合耐圧が0.４ＭＶ/ ｃｍ以下になるように、前記分
離溝の深さ、ウエル領域形成用の不純物導入エネルギー
およびウエル領域形成用の不純物ドーズ量を設定するこ
とにより、メモリセルサイズの増大を招くことなく、素
子分離能力および必要電圧振幅を維持しながら、ソース
接合耐圧を確保することが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施例である半導体集積回路装置の
メモリセル領域の要部断面図である。
【図２】図１の半導体集積回路装置の周辺回路領域の要
部断面図である。
【図３】図１の半導体集積回路装置のメモリセル領域の
要部平面図である。
【図４】図１の半導体集積回路装置のメモリセル領域の
要部平面図である。
【図５】図１の半導体集積回路装置の要部断面図であ
る。
【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
【図９】（ａ）は図１の半導体集積回路装置の図８に続
く製造工程中における要部断面図、（ｂ）は（ａ）に続
く製造工程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９（ｂ）に続
く製造工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
【図１２】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
【図１３】図１２の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図１４】図１２の半導体集積回路装置の図１３に続く
製造工程中における要部断面図である。
【図１５】図１２の半導体集積回路装置の図１４に続く
製造工程中における要部断面図である。
【図１６】図１２の半導体集積回路装置の図１５に続く
製造工程中における要部断面図である。
【図１７】図１２の半導体集積回路装置の図１６に続く
製造工程中における要部断面図である。
【図１８】図１２の半導体集積回路装置の図１７に続く
製造工程中における要部断面図である。
【図１９】図１２の半導体集積回路装置の図１８に続く
製造工程中における要部断面図である。
【図２０】図１２の半導体集積回路装置の図１９に続く
製造工程中における要部断面図である。
【図２１】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
【図２２】図２１の半導体集積回路装置のソース接合で
の電界とイオン注入エネルギーとの関係を示すグラフ図
である。
【図２３】素子分離としてフィールド絶縁膜を用いる半
導体集積回路装置の要部断面図である。
【図２４】図２３の半導体集積回路装置のソース接合で
の電界とイオン注入エネルギーとの関係を示すグラフ図
である。
【図２５】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
【図２６】図２５の半導体集積回路装置の製造工程中に
おける要部断面図である。
【図２７】図２５の半導体集積回路装置の図２６に続く
製造工程中における要部断面図である。
【図２８】図２５の半導体集積回路装置の図２７に続く
製造工程中における要部断面図である。
【図２９】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
【図３０】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。
【図３１】図３０に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３２】図３１に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３３】図３２に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３４】図３３に続く半導体集積回路装置の製造工程
中における要部断面図である。
【図３５】本発明の他の実施の形態である半導体集積回
路装置のメモリセル領域の要部断面図である。
【図３６】図３５の半導体集積回路装置の周辺回路領域
の要部断面図である。
【符号の説明】
１ｓ 半導体基板 ２ 溝掘り埋込み形の分離領域 ２ａ 分離溝 ２ｂ 分離膜 ２ｂ0 絶縁膜 ２ｂ1 分離膜（ストッパ部） ２ｂ2 分離膜 ３ｐ ｐウエル ３ｎ ｎウエル ４ メモリセル選択ＭＯＳ・ＦＥＴ ４ａ, ４ｂ 半導体領域 ４ｃ ゲート絶縁膜 ４ｄ ゲート電極 ４ｄ1,４ｄ2 導体膜 ５ キャパシタ ５ａ 第１電極 ５ｂ キャパシタ絶縁膜 ５ｃ 第２電極 ６ａ，６ｃ，６ｄ 絶縁膜 ７ａ キャップ絶縁膜 ７ｂ サイドウォール ８, ８ａ〜８ｄ 層間絶縁膜 ８ｄ1,８ｄ2 絶縁膜 ９ａ1 接続孔 ９ｂ1 接続孔 ９ｂ2 接続孔 ９ｃ 接続孔 １０ａ マスク膜 １０ｂ マスク膜 １０ｃ マスク膜 １１ａ キャップ絶縁膜 １１ｂ サイドウォール １２ 絶縁膜 １３ 導体膜 １４ ｎチャネル形のＭＯＳ・ＦＥＴ １４ａ 半導体領域 １４ｂ 半導体領域 １５ ｐチャネル形のＭＯＳ・ＦＥＴ １５ａ 半導体領域 １５ｂ 半導体領域 １６ａ〜１６ｅ フォトレジストパターン １７ 引き出し電極 １８ａ マスク膜 １８ｂ マスク膜 １９ａ マスクパターン Ｍ メモリセル領域 Ｐ 周辺回路領域 ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線 ＢＬ1,ＢＬ2 導体膜

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に形成された分離溝に分離膜
    が埋め込まれてなる溝掘り埋込み形の分離領域と、 前記半導体基板において前記溝掘り埋込み形の分離領域
    に囲まれた活性領域に形成された所定の半導体領域と、 前記半導体基板上に堆積された絶縁膜に、前記所定の半
    導体領域が露出するように穿孔された接続孔とを有する
    半導体集積回路装置の製造方法であって、（ａ）前記半
    導体基板に前記分離溝を掘る工程と、（ｂ）前記分離溝
    内に分離膜を埋め込む場合に、前記溝掘り埋込み分離領
    域において少なくとも前記接続孔から露出する領域に、
    前記絶縁膜に対してエッチング選択比を持つようなスト
    ッパ部が配置されるように分離溝を埋め込む工程と、
    （ｃ）前記分離膜の埋込み工程後に、前記半導体基板上
    に前記絶縁膜を堆積する工程と、（ｄ）前記絶縁膜に前
    記所定の半導体領域が露出するような接続孔をエッチン
    グ処理によって穿孔する工程とを有することを特徴とす
    る半導体集積回路装置の製造方法。
  2. 【請求項２】 請求項１記載の半導体集積回路装置の製
    造方法において、前記分離膜の埋込み工程は、（ａ）前
    記分離溝の形成後の半導体基板上に、前記絶縁膜に対し
    てエッチング選択比を持つ分離膜を堆積した後、その分
    離膜の上部をエッチバックすることにより、その分離膜
    を前記分離溝内にのみ残すようにして分離溝を埋め込む
    工程を有することを特徴とする半導体集積回路装置の製
    造方法。
  3. 【請求項３】 請求項１記載の半導体集積回路装置の製
    造方法において、前記分離膜の埋込み工程は、（ａ）前
    記分離溝の形成後の半導体基板上に、前記絶縁膜に対し
    てエッチング選択比を持つストッパ部用分離膜を所定の
    厚さ堆積する工程と、（ｂ）前記ストッパ部用分離膜上
    に分離膜を堆積する工程と、（ｃ）前記分離膜を前記活
    性領域におけるストッパ部用分離膜が露出するまでエッ
    チバックする工程と、（ｄ）前記エッチバック工程後、
    前記半導体基板の主面が露出するようなエッチバック処
    理を施すことにより、前記分離溝内において、前記分離
    膜の周りにストッパ部用分離膜が配置されるように、分
    離膜およびストッパ部用分離膜を埋め込む工程とを有す
    ることを特徴とする半導体集積回路装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体集積回路装置の製
    造方法において、前記分離膜の埋込み工程は、（ａ）前
    記半導体基板上に分離溝形成用のマスク膜を形成した
    後、そのマスク膜をエッチングマスクとしてマスク膜か
    ら露出する半導体基板をエッチング除去することによ
    り、前記半導体基板に分離溝を形成する工程と、（ｂ）
    前記マスク膜をそのままにした状態で、前記半導体基板
    上に分離膜を堆積する工程と、（ｃ）前記分離膜の上部
    を前記マスク膜が露出するまでエッチバックする工程
    と、（ｄ）前記溝掘り埋込み形の分離領域における分離
    膜の高さが、前記半導体基板の主面の高さよりも低くな
    るように、その分離膜の上部を除去する工程と、（ｅ）
    前記半導体基板上に前記絶縁膜に対してエッチング選択
    比を持つストッパ部用分離膜を堆積する工程と、（ｆ）
    前記ストッパ部用分離膜の上部をエッチバックすること
    により、前記分離溝内において、前記分離膜の上面にス
    トッパ部用分離膜が配置されるように、前記分離膜およ
    びストッパ部用分離膜を埋め込む工程とを有することを
    特徴とする半導体集積回路装置の製造方法。
  5. 【請求項５】 請求項１記載の半導体集積回路装置の製
    造方法において、前記分離膜が酸化膜からなり、前記ス
    トッパ部が窒化膜からなることを特徴とする半導体集積
    回路装置の製造方法。
  6. 【請求項６】 請求項１記載の半導体集積回路装置の製
    造方法において、前記分離溝を酸化膜からなる分離膜で
    埋込み、前記絶縁膜を窒化膜によって形成したことを特
    徴とする半導体集積回路装置の製造方法。
  7. 【請求項７】 請求項１記載の半導体集積回路装置の製
    造方法において、（ａ）前記半導体基板に所定の不純物
    を導入した後、熱処理を施すことによりウエル領域を形
    成する工程と、（ｂ）前記ウエル領域の形成工程後に、
    前記溝掘り埋込み形の分離領域を形成する工程とを有す
    ることを特徴とする半導体集積回路装置の製造方法。
  8. 【請求項８】 請求項１記載の半導体集積回路装置の製
    造方法において、前記所定の半導体領域がＭＩＳトラン
    ジスタのソース・ドレイン領域を形成する半導体領域で
    あることを特徴とする半導体集積回路装置の製造方法。
  9. 【請求項９】 請求項８記載の半導体集積回路装置の製
    造方法において、（ａ）前記ＭＩＳトランジスタのゲー
    ト電極の周囲に窒化膜からなるキャップ絶縁膜および側
    壁絶縁膜を形成する工程と、（ｂ）前記絶縁膜を半導体
    基板上に堆積して前記ＭＩＳトランジスタを被覆した
    後、前記接続孔を、前記キャップ絶縁膜および側壁絶縁
    膜で規定した状態で自己整合的に穿孔する工程とを有す
    ることを特徴とする半導体集積回路装置の製造方法。
  10. 【請求項１０】 請求項８記載の半導体集積回路装置の
    製造方法における前記ゲート電極の形成工程は、（ａ）
    前記半導体基板上にゲート絶縁膜を形成した後、その半
    導体基板上に金属からなる単体膜または低抵抗ポリシリ
    コン膜上に金属膜を堆積してなる積層膜を堆積する工程
    と、（ｂ）前記単体膜または積層膜をパターニングする
    工程とを有することを特徴とする半導体集積回路装置の
    製造方法。
  11. 【請求項１１】 請求項８記載の半導体集積回路装置の
    製造方法において、前記ＭＩＳトランジスタがＤＲＡＭ
    におけるメモリセル選択ＭＩＳトランジスタであり、そ
    のソース接合耐圧が0.４ＭＶ/ ｃｍ以下になるように、
    前記分離溝の深さ、ウエル領域形成用の不純物導入エネ
    ルギーおよびウエル領域形成用の不純物ドーズ量を設定
    する工程を有することを特徴とする半導体集積回路装置
    の製造方法。
  12. 【請求項１２】 請求項１記載の半導体集積回路装置の
    製造方法において、前記分離溝をその側面におけるテー
    パ角がメモリセル領域と周辺回路領域とで異なるように
    形成する工程を有することを特徴とする半導体集積回路
    装置の製造方法。
  13. 【請求項１３】 半導体基板に形成された分離溝内に分
    離膜が埋め込まれてなる溝掘り埋込み形の分離領域を有
    する半導体集積回路装置の製造方法であって、（ａ）前
    記半導体基板に所定の不純物を導入した後、熱処理を施
    すことによりウエル領域を形成する工程と、（ｂ）前記
    ウエル領域の形成工程後に、前記溝掘り埋込み形の分離
    領域を形成する工程とを有することを特徴とする半導体
    集積回路装置の製造方法。
  14. 【請求項１４】 半導体基板に形成された分離溝内に分
    離膜が埋め込まれてなる溝掘り埋込み形の分離領域と、 前記半導体基板において前記溝掘り埋込み形の分離領域
    に囲まれた活性領域に形成されたＤＲＡＭのメモリセル
    選択ＭＩＳトランジスタとを有する半導体集積回路装置
    の製造方法であって、 前記メモリセル選択ＭＩＳトランジスタのソース接合耐
    圧が0.４ＭＶ/ ｃｍ以下になるように、前記分離溝の深
    さ、ウエル領域形成用の不純物導入エネルギーおよびウ
    エル領域形成用の不純物ドーズ量を設定する工程を有す
    ることを特徴とする半導体集積回路装置の製造方法。
  15. 【請求項１５】 半導体基板に形成された分離溝内に分
    離膜が埋め込まれてなる溝掘り埋込み形の分離領域と、 前記半導体基板において前記溝掘り埋込み形の分離領域
    に囲まれた活性領域に形成されたＤＲＡＭのメモリセル
    選択ＭＩＳトランジスタと、 前記半導体基板において前記溝掘り埋込み形の分離領域
    に囲まれた活性領域に形成された周辺回路用のＭＩＳト
    ランジスタとを有する半導体集積回路装置の製造方法で
    あって、 前記分離溝をその側面におけるテーパ角がＤＲＡＭのメ
    モリセル領域と周辺回路領域とで異なるように形成する
    工程を有することを特徴とする半導体集積回路装置の製
    造方法。
  16. 【請求項１６】 半導体基板に形成された分離溝内に分
    離膜が埋め込まれてなる溝掘り埋込み形の分離領域を有
    する半導体集積回路装置であって、（ａ）前記半導体基
    板において前記溝掘り埋込み形の分離領域に囲まれた活
    性領域に形成された所定の半導体領域と、（ｂ）前記半
    導体基板上に堆積された絶縁膜と、（ｃ）前記絶縁膜
    に、前記所定の半導体領域が露出するように穿孔された
    接続孔とを有し、（ｄ）前記分離溝内に埋め込まれた分
    離膜は、少なくとも前記接続孔から露出する領域に、前
    記絶縁膜に対してエッチング選択比を持つようなストッ
    パ部が配置される構造を有することを特徴とする半導体
    集積回路装置。
  17. 【請求項１７】 請求項１６記載の半導体集積回路装置
    において、（ａ）前記所定の半導体領域はＭＩＳトラン
    ジスタのソース・ドレイン領域を形成する半導体領域で
    あり、（ｂ）前記ＭＩＳトランジスタのゲート電極の周
    囲には窒化膜からなるキャップ絶縁膜および側壁絶縁膜
    が設けられ、（ｃ）前記接続孔は前記キャップ絶縁膜お
    よび側壁絶縁膜によって規定された状態で自己整合的に
    穿孔されていることを特徴とする半導体集積回路装置。
  18. 【請求項１８】 請求項１６記載の半導体集積回路装置
    において、（ａ）前記所定の半導体領域はＭＩＳトラン
    ジスタのソース・ドレイン領域を形成する半導体領域で
    あり、（ｂ）前記ＭＩＳトランジスタのゲート電極は、
    金属膜からなる単体膜構造または低抵抗ポリシリコン膜
    上に金属膜が堆積されてなる積層膜構造によって構成さ
    れていることを特徴とする半導体集積回路装置。
  19. 【請求項１９】 半導体基板に形成された分離溝内に分
    離膜が埋め込まれてなる溝掘り埋込み形の分離領域を有
    する半導体集積回路装置であって、前記分離溝の側面に
    おけるテーパ角がメモリセル領域と周辺回路領域とで異
    なることを特徴とする半導体集積回路装置。
  20. 【請求項２０】 半導体基板に形成された分離溝内に分
    離膜が埋め込まれてなる溝掘り埋込み形の分離領域を有
    する半導体集積回路装置であって、（ａ）前記半導体基
    板において溝掘り埋込み形の分離領域に囲まれた活性領
    域にＤＲＡＭのメモリセル選択ＭＩＳトランジスタを設
    け、（ｂ）前記メモリセル選択ＭＩＳトランジスタのソ
    ース接合耐圧が0.４ＭＶ/ ｃｍ以下になるように、前記
    分離溝の深さ、ウエル領域形成用の不純物導入エネルギ
    ーおよびウエル領域形成用の不純物ドーズ量を設定した
    ことを特徴とする半導体集積回路装置。
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Publication number Priority date Publication date Assignee Title
JP2001185703A (ja) * 1999-10-13 2001-07-06 Fujitsu Ltd 半導体装置およびその製造方法
US6346482B2 (en) 1998-05-08 2002-02-12 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an improved contact structure and a manufacturing method thereof
JP2008227477A (ja) * 2007-02-15 2008-09-25 Nec Electronics Corp 半導体記憶装置
JP2013258375A (ja) * 2012-06-14 2013-12-26 Lapis Semiconductor Co Ltd 半導体装置およびその製造方法

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