KR970077508A - 반도체 집적회로장치와 그 제조방법 - Google Patents
반도체 집적회로장치와 그 제조방법 Download PDFInfo
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Abstract
반도체 집적회로장치 그 제조방법 및 반도체 직접회로장치기술에 관한 것으로서, 홈형의 소자분리구조를 갖는 반도체 집적회로 장치의 전기적 특성을 향상시킬 수 있도록 하기 위해, 반도체기판에 형성된 홈에 절연막이 매립되어 이루어지는 소자분리영역, 반도체기판에 있어서 소자분리영역으로 둘러싸인 활성영역에 형성된 반도체영역 및 반도체기판상에 퇴적된 층간절연막에 반도체영역이 노출되도록 천공된 접속구멍을 갖는 구성으로 하였다.
이것에 의해, 소자의 전기적특성이 저하를 방지할 수 있고, 반도체 집적회로장치의 제조효율 및 신뢰성을 향상시킬 수 있다는 효과가 얻어진다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 1실시예인 반도체 집적회로장치(DRAM)의 메모리셀영역의 주요부 단면도.
Claims (30)
- 반도체기판에 형성된 홈에 절연막이 매립되어 이루어지는 소자분리영역, 상기 반도체기판에 있어서 상기 소자분리영역으로 둘러싸인 활성영역에 형성된 반도체영역 및 상기 반도체기판상에 퇴적된 층간절연막에 상기 반도체영역이 노출되도록 천공된 접속구멍을 갖는 반도체 집적회로장치의 제조방법으로서, ⒜ 상기 반도체기판의 소자분리영역에 상기 홈을 형성하는 공정, ⒝ 상기 홈내에 절연막을 매립하는 경우에 상기 소자분리영역에 있어서 적어도 상기 접속구멍에서 노출되는 영역에 상기 층간절연막에 대해서 에칭선택비를 갖는 스토퍼막이 배치되도록 홈을 매립하는 공정, ⒞ 상기 절연막의 매립공정후에 상기 반도체기판상에 상기 층간절연막을 퇴적시키는 공정 및 ⒟ 상기 층간절연막에 상기 반도체영역이 노출되는 접속구멍을 형성하기 위해 에칭처리를 실시하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 절연막의 매립공정은 ⒜ 상기 홈의 형성후의 반도체기판상에 상기 층간절연막에 대해서 에칭선택비를 갖는 스토퍼막을 퇴적시킨 후 그 스토퍼막의 상부를 에치백하는 것에 의해 그 스토막을 상기 홈내에만 남기도록 해서 홈을 매립하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 절연막의 매립공정은 ⒜ 상기 홈의 형성부의 반도체 기판상에 상기 층간절연막에 대해서 에칭선택비를 갖는 스토퍼막을 소정의 두께로 퇴적시키는 공정, ⒝ 상기 스토퍼막상에 절연막을 퇴적시키는 공정, ⒞ 상기 절연막을 상기 활성영역에 있어서의 스토퍼막이 노출될 때까지 연마하는 공정 및 ⒟ 상기 연마공정 후 상기 활성영역의 스토퍼막을 선택적으로 제거하는 것에 의해 상기 홈내에 있어서 상기 절연막의 주위에 스토퍼막이 배치되도록 절연막 및 스토퍼막을 매립하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 절연막의 매립공정은 ⒜ 상기 반도체기판상에 홈형성용의 마스크막을 형성한 후 그 마스크막을 에칭마스크로 해서 마스크막에서 노출되는 반도체기판을 에칭제거하는 것에 의해 상기 반도체기판에 홈을 형성하는 공정, ⒝ 상기 마스크막을 그대로 둔 상태로 상기 반도체기판상에 절연막을 퇴적시키는 공정, ⒞ 상기 절연막의 상부를 상기 마스크막이 노출될 때까지 연마하는 공정, ⒟ 상기 소자의 분리영역에 있어서의 절연막의 표면의 높이가 상기 활성 영역의 반도체기판의 주면의 높이보다 낮게 되도록 그 절연막의 상부를 제거하는 공정, ⒠ 상기 반도체기판상에 상기 층간절연막에 대해서 에칭선택비를 갖는 스토퍼막을 퇴적시키는 공정, ⒡ 상기 활성영역의 상기 스토퍼 절연막을 연마하는 것에 의해, 아기 홈내에 있어서 상기 절연막의 상부에 스토퍼막이 선택적으로 배치되도록 상기 절연막 및 스토퍼막을 매립하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 절연막이 산화막으로 이루어지고, 상기 스토퍼막이 질화막으로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 홈을 산화막으로 매립하고, 상기 층간절연막을 질화막에 의해 형성한 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, ⒜ 상기 반도체기판에 소정의 불순물을 도입한 후 열처리를 실시하는 것에 의해 웰영역을 형성하는 공정과 ⒝ 상기 웰영역의 형성공정후에 상기 소자분리영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 반도체영역이 MIS트랜지스터의 소오스·드레인영역인 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제8항에 있어서, ⒜ 상기 MIS트랜지스터의 게이트전극의 주위에 질화막으로 이루어지는 캡절연막 및 측벽절연막을 형성하는 공정과 ⒝ 상기 층간절연막을 반도체기판상에 퇴적시켜서 상기 MIS트랜지스터를 피복한 후 상기 접속구멍을 상기 측벽절연막에 대해서 자기정합적으로 천공하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제8항에 있어서, 상기 게이트전극의 형성공정은 ⒜ 상기 반도체기판상에 게이트절연막을 형성한 후 그 반도체기판상에 금속으로 이루어지는 단체막 또는 저저항 폴리실리콘막상에 금속막을 퇴적시켜서 이루어지는 적층막을 퇴적시키는 공정과 ⒝ 상기 단체막 또는 적층막을 패터닝하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제8항에 있어서, 상기 MIS트랜지스터가 DRAM에 있어서의 메모리셀 선택 MIS트랜지스터이고 그 소오스 접합 내압이 0.4MV/㎝ 이하로 되도록 상기 홈의 깊이, 웰영역형성용의 불순물도입 에너지 및 웰영역 형성용의 불순물 도즈량을 설정하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제1항에 있어서, 상기 홈의 측면이 반도체기판의 주면에 대한 테이퍼각이 메모리셀영역과 주변회로영역에서 다르게 되도록 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체 기판에 형성된 홈내에 절연막이 매립되어 이루어지는 소자분리영역을 갖는 반도체 집적회로장치의 제조방법으로서, ⒜ 상기 반도체기판에 소정의 불순물을 도입한 후 열처리를 실시하는 것에 의해 웰영역을 형성하는 공정과 ⒝ 상기 웰영역의 형성공정후에 상기 소자분리영역을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판에 형성된 분리홈내에 분리막이 매립되어 이루어지는 홈을 파고 메우는 형태의 분리영역과 상기 반도체기판에 있어서 상기 홈을 파고 메우는 형태의 분리영역으로 둘러싸인 활성영역에 형성된 DRAM의 메모리셀 선택 MIS트랜지스터를 갖는 반도체 집적회로장치의 제조방법으로서, 상기 메모리셀 선택 MIS트랜지스터의 소오스접합 내압이 0.4MV/㎝ 이하로 되도록 상기 홈의 깊이, 웰영역 형성용의 불순물도입 에너지 및 웰영역 형성용의 불순물 도즈량을 설정하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판상에 형성된 홈내에 절연막이 매립되어 이루어지는 소자분리영역, 상기 반도체기판에 있어서 상기소자분리영역으로 둘러싸인 활성영역에 형성된 DRAM의 메모리셀 선택 MIS트랜지스터 및 상기 반도체기판에 있어서 상기 소자분리영역으로 둘러싸인 활성영역에 형성된 주변회로용의 MIS트랜지스터를 갖는 반도체 집적회로장치의 제조방법으로서, 상기 홈의 측면이 반도체기판의 주면에 대한 테어퍼각이 DRAM의 메모리셀 영역과 주변회로영역에서 다르게 되도록 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 반도체기판에 형성된 홈내에 절연막이 매립되어 이루어지는 소자분리영역을 갖는 반도체 집적회로장치로서, ⒜ 상기 반도체기판에 있어서 상기 소자분리영역으로 둘러싸인 활성영역에 형성된 반도체영역, ⒝ 상기 반도체기판상에 퇴적도니 층간절연막 및 ⒞상기 층간절연막에 상기 반도체영역이 노출되도록 천공된 접속구멍을 갖고, ⒟ 상기 홈내는 적어도 상기 접촉구멍에서 노출되는 영역에 상기 층간절연막에 대해서 에칭선택비를 갖는 스토퍼막이 배치되는 구조를 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 제16항에 있어서, ⒜ 상기 반도체영역은 MIS트랜지스터의 소오스·드레인영역을 형성하는 반도체영역이고, ⒝ 상기 MIS트랜지스터의 게이트전극 주위에는 질화막으로 이루어지는 캡절연막 및 측벽절연막이 마련되고, ⒞ 상기 접속구멍은 상기 측벽절연막에 대해서 자기정합적으로 천공되어 있는 것을 특징으로 하는 반도체 집적회로장치.
- 16항에 있어서, ⒜ 상기 반도체영역은 MIS트랜지스터의 소오스·드레인영역을 형성하는 반도체영역이고, ⒝ 상기 MIS트랜지스터의 게이트전극은 금속막으로 이루어지는 단체막구조 또는 저저항 폴리실리콘막상에 금속막이 퇴적되어 이루어지는 전층막구조에 의해 구성되어 있는 것을 특징으로 하는 반도체 집적회로장치.
- 반도체기판에 형성된 홈내에 절연막이 매립되어 이루어지는 소자분리영역을 갖는 반도 체 집적회로장치로서, 상기 홈의 측면이 반도체기판의 주면에 대한 테이퍼각이 메모리셀영역과 주변회로영역에서 다른 것을 특징으로 하는 반도체 집적회로장치.
- 반도체기판에 형성된 홈내에 절연막이 매립되어 이루어지는 소자분리영역을 갖는 반도체 집적회로장치의 제조방법으로서, ⒜ 상기 반도체기판에 있어서 소자분리영역으로 둘러싸인 활성영역에 DRAM의 메모리셀 선택 MIS트랜지스터를 마련하고, ⒝ 상기 메모리셀 선택MIS트랜지스터의 소오스접합 내압이 0.4MV/㎝ 이하로 되도록 상기 홈의 깊이, 웰영역 형성용의 불순물 도입 에너지 및 웰영역 형성용의 불순물 도즈량을 설정한 것을 특징으로 하는 반도체 집적회로장치.
- ⒜ 반도체기판의 활성영역에 에칭용의 마스크층을 마련하고 소자분리영역에 홈을 형성하는 공정, ⒝ 상기 홈내에 제1절연막을 퇴적시키는 공정, ⒞ 상기 활성영역의 주면에 소정의 형상을 갖는 도체막을 형성하는 공정, ⒟ 상기 도체막에 대해서 자기정합적으로 반도체영역을 형성하기 위해서 상기 활성영역의 반도체기판의 주면에 불순물을 도입하는 공정, ⒠ 상기 도체막상에 층간절연막을 형성하는 공정 및 ⒡ 상기 반도체영역의 일부를 노출시키는 열린구멍을 상기 층간절연막에 형성하기 위해 상기 층간절연막에 에칭을 실시하는 공정을 갖는 반도체 집적회로 장치의 제조방법으로서, 상기 제1절연막은 상기 층간절연막에 대해서 상기 에칭공정에서의 선택비가 큰 재료로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- ⒜ 반도체기판의 활성영역에 에칭용의 마스크층을 마련하고, 소자분리영여게 홈을 형성하는 공정, ⒝ 상기 홈내에 제1절연막을 퇴적시키는 공정, ⒞ 상기 홈내에 제2절연막을 퇴적시키는 공정, ⒟ 상기 제1, 제2절연막을 연마하고 상기 활성영역상의 제1, 제2절연막을 제거하는 공정, ⒠ 상기 활성영역의 주면에 소정의 형상을 갖는 도체막을 형성하는 공정, ⒡ 상기 도체막에 대해서 자기정합적으로 반도체영역을 형성하기 위해 상기 활성영역의 반도체기판의 주면에 불순물을 도입하는 공정, ⒢ 상기 도체막상에 층간절연막을 형성하는 공정 및 ⒣ 상기 반도체영역의 일부를 노출시키는 열린구멍을 상기 층간절연막에 형성하기 위해 상기 층간절연막에 에칭을 실시하는 공정을 갖는 반도체 집적회로 장치의 제조방법으로서, 상기 제1절연막은 상기 층간절연막에 대해서 상기 에칭공정에서의 선택비가 큰 재료로 이루어지는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
- 제22항에 있어서, 상기 제1절연막은 질화실리콘막이고, 상기 층간절연막은 산화막인 것을 특징으로 하는 반도체 집적회로장치의 제조 방법.
- ⒜ 반도체소자를 형성할 활성영역과 상기 활성영역을 둘러싸도록 마련된 소자분리영역을 갖는 반도체기판, ⒝ 상기 소자분리영역에 형성된 홈, ⒞ 상기 홈내에 매립된 제1절연막과 상기 제1절연막상에 형성된 제2절연막, ⒟ 상기 활성영역에 형성된 제1반도체영역, ⒠ 상기 반도체영역상에 형성되고 상기 제1반도체영역을 노출시키는 개구를 갖는 제3절연막 및 ⒡ 상기 개구내에 형성된 도전체층을 포함하고, 상기 제2절연막은 상기 제3절연막에 대해서 에칭의 선택비가 큰 막인 것을 특징으로 하는 반도체 집적회로장치.
- 제24항에 있어서, 상기 제2절연막은 질화실리콘막이고, 상기 제3절연막은 산화질리콘막인 것을 특징으로 하는 반도체 집적회로장치.
- 제24항에 있어서, 상기 활성영역의 반도체기판 표면에 제4절연막을 거쳐서 형성된 제2도정체와 상기 도전체의 상부 및 측벽에 형성된 제5절연막을 더 포함하고, 상기 제5절연막은 상기 제3절연막에 대해서 에칭의 선택비가 큰 막인 것을 특징으로 하는 반도체 집적회로장치.
- 제24항에 있어서, 상기 제2절연막은 질화실리콘막이고, 상기 제3절연막은 산화실리콘막인 것을 특징으로 하는 반도체 집적회로장치.
- 제27항에 있어서, 상기 제1반도체영역은 N형 반도체영역이고, 상기 도체층은 N형 불순물을 포함하는 폴리실리콘막인 것을 특징으로 하는 반도체 집적회로장치.
- 제28항에 있어서, 상기 활성영역에 있어서 상기 도체층에서 확산된 N형 불순물로 형성된 제2반도체영역과 상기 홈의 바닥부분에 있어서 상기 반도체기판의 표면에 형성된 P형 제3반도체영역을 갖는 것을 특징으로 하는 반도체 집적회로장치.
- 제26항에 있어서, 정보축적용 용량소자를 더 포함하고, 상기 제1반도체영역은 상기 정보축적용 용량소자와 전기적으로 접속되어 있는 것을 특징으로 하는 반도체 집적회로장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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