KR860001469A - 반도체 기억장치와 그 제조방법 - Google Patents

반도체 기억장치와 그 제조방법 Download PDF

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KR860001469A
KR860001469A KR1019850004990A KR850004990A KR860001469A KR 860001469 A KR860001469 A KR 860001469A KR 1019850004990 A KR1019850004990 A KR 1019850004990A KR 850004990 A KR850004990 A KR 850004990A KR 860001469 A KR860001469 A KR 860001469A
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신또 히사시
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Abstract

내용 없음

Description

반도체 기억장치와 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 n형 MIS dRAM인 종래의 반도체 기억장치의 평면도
제2도는 제1도에서 도시된 반도체 기억장치의 단면도
제3A도는 본 발명의 한 실시예에 따른 반도체 기억장치의 평면도
제3B도는 제3A도에 도시된 반도체 기억장치의 ⅢB-ⅢB선 단면도
제3C도는 제3A도에 도시된 반도체 기억장치의 ⅢC-ⅢC선 단면도
11 : P형 실리콘기판, 12 : 비트선, 12A - 비트선 콘택트 홀, 19A, 19B……n+형 소오스/드레인 영역, 20 : 열산화막, 21 : n+형층, 22 : 질화실리콘막, 23 : 산화실리콘막, 24 : 질화실리콘막, 25 : 산화실리콘막, 26 : 레지스트 매트릭스패턴, 27 : 열산화막, 28 : n+형 영역, 29 : 다결정실리콘층, 30 : 산화막, 32 : 산화실리콘막, 33 : 질화실리콘막, 34 : P+형 영역, 35 : 산화절연막, 36 : 산화실리콘막, 37 : n형 영역, 38 : 열산화막, 39 : 질화실리콘막, 40 : 다결정실리콘층, 41 : 산화막, 42 : 다결정실리콘층, 3 : 열산화막, 44 : 산화막, 45 : 알미늄층, 46 : 레지스트매턴, 47 : 산화실리콘막, 51 : 산화실리콘막, 52 : 열산화막

Claims (40)

  1. 매트릭스 형상으로 배열된 비트선과 워드선의 교차지역에 다수의 메모리 셀을 형성시킨 구조로 되어있는 반도체 기억장치에 있어서, 상기 메모리셀은 하나의 절연게이트 트랜지스터와 하나의 캐패시터로 구성된 것이고, 상기 반도체 기억장치는 반도체기판의 두께방향으로 형성된 도랑을 구비하고 있는 것인 하편, 상기 도랑은 위에서 볼 때 상기 메모리 셀들을 둘러싼 매트릭스 형상으로 배치되는 것이며, 상기 캐패시터는 반도체기판의 두께방향으로 형성된 각 도랑의 측면부중에서 하부에 형성된 제1의 절연막과, 최소한 상기 도랑의 하부에 채워지도록 제1의 절연막을 따라 형성된 캐패시터 전극을 구비하고 있는 것이고 상기 트랜지스터는 상기 캐패시터에 접해 있으면서 상기 도랑의 측면부중 상부를 따라서 형성된 게이트 절연막과, 상기도랑중 최소한 나머지 상부를 채울수 있게끔 상기 게이트 전극으로부터 절연되어 있는 것이고, 상기 게이트 절연막에 인전한 반도체기판의 주된 표면에 확산영역이 형성되어 있으며, 상기 반도체 기억장치는 서로 인접한 상기 메모리셀간에 소자분리영역을 구비하고 있는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 도랑은 반도체기판의 두께방향에 존재하는 주표면으로부터 확장되어 형성된 제1의 도랑과, 상기 제1의 도랑 하부로부터 두께방향으로 확장되어 형성된 제2의 도랑을 구비하고 있는 것이되 상기 제2의 도랑은 그폭이 제1의 도랑보다 좁은 것이고, 트랜지스터를 구성하는 게이트절연막은 상기 제1의 도랑을 따라 형성된 것이며, 캐패시터 전극은 상기 제1의 도랑내부로 확장된 것이고, 게이트 전극은 확산영역을 둘러싸게끔 잔여상측부분을 매립하여서 된 것이며, 상기 제1의 도랑중 측면부는 상기 트랜지스터의 챈널영역으로 동작하는 것인 반도체 기억장치.
  3. 제2항에 있어서, 제2의 도랑중 측면부를 규정하는 반도체기판의 일부에 불순물 영역이 형성되어 있고, 상기 불순물 영역은 반도체 기판과는 다른도전형으로 되어 있는 반도체 기억장치.
  4. 제3항에 있어서, 반도체기판과는 다른 도전형으로 되어있는 또 다른 불순물영역이 제1의 도랑중 저면부를 규정하는 반도체기판의 일부에 형성되어 있는 반도체 기억장치.
  5. 제2항에 있어서, 두개의 인접 메모리 셀을 위한 제1, 제2의 도랑은 공통으로 사용되는 것이고, 두개의 인접 캐패시터의 캐패시터 전극도 공통으로 사용되는 것인 반도체 기억장치.
  6. 제2항에 있어서, 소자분리영역은 제2의 도랑중 저면부에 형성되어 있으며, 캐패시터를 구성하는 절연막보다 두께가 두꺼운 제3의 절연막을 구비하고 있는 반도체 기억장치.
  7. 제2항에 있어서, 소자분리영역은 제2의 도랑의 저면부에 대응되는 위치에서 반도체기판의 일부에 형성되는 고농도의 불순물 반도체영역이며, 반도체기판과 같은 도전형으로 되어 있는 것인 반도체 기억장치.
  8. 제2항에 있어서, 반도체기판은 제1도전형의 불순물로 된 제1의 층과, 제1의 층상에 형성된 제2의 층을 구비하고 있는 것이며, 상기 제2의 층은 제1의 층과 같은 도전형이되 그 불순물농도가 제1의 층보다 낮은 것이며, 제2도랑내부의 캐패시터를 구성하는 제1절연막의 하부종단은 상기 제1의 층 내부에 형성되어 있는 반도체 기억장치.
  9. 제6항에 있어서, 소자분리영역은 반도체기판과 동일 도전형인고농도 불순물영역으로 된 것이며, 두꺼운 제3의 절연막아래의반도체기판에 형성된 것인 반도체 기억장치.
  10. 제1항에 있어서, 도랑은 저면부와 동일하게 상부에 개구부영역을 마련하고 있는 것이고, 캐패시터를 구성하는 제1절연막은 상기 도랑의 측면부중 낮은부분에 형성된 것이며, 트랜지스터를 구성하는 게이트 절연막은 상기 도랑의 측면부중 상측에 형성된 것이고, 캐패시터 전극은 상기 도랑의 낮은 부분이 매립되어서 된 것이며, 트랜지스터를 구성하는 게이트 전극은 상기 제2의 절연막상에서 부분적으로 형성되는 것이되 상기 도랑의 나머지 상부를 매립할 수 있게끔상기 도랑의 원주방향을 따라서 상기 캐패시터 전극상에 배치되는 것이고, 상기 도랑의 잔여 상측부분은 상기 게이트 전극으로 채워지지 않고 제4의 절연막으로 채워지는 것인 반도체 기억장치.
  11. 제10항에 있어서, 소자분리수단은 도랑의 저면부상에 형성되어지되, 캐패시터를 구성하는 제1절연막보다 두꺼운 제3의 절연막을 구비하고 있는 것인 반도체 기억장치.
  12. 제10항에 있어서, 소자분리수단은 반도체기판과 동일 도전형이고 도랑의 저면부에 대응되는 반도체기판의 일부에 형성되는 고농도 불순물의 반도체영역으로 구성되는 것인 반도체 기억장치.
  13. 제10항에 있어서, 반도체기판은 제1도전형의 불순물을 포함하는 제1층과 상기 제1층에 형성된 제2층을 구비하고 있는 것이고, 상기 제2층의 불순물농도는 상기 제1층의 불순물농도보다 작은 것이며, 캐패시터를 구성하는 제1절연막의 하부종단은 제1층내에 형성된 것인 반도체 기억장치.
  14. 제11항에 있어서, 소자분리수단은 반도체기판과 동일 도전형이 되 불순물농도는 더크고, 두꺼운 제3절연막아래의 반도체기판상에 형성된 것인 반도체 기억장치.
  15. 매트릭스형상으로 매치된 비트선과 워도선의 교차영역에 위치한 메모리 셀을 구비하고 있되, 상기 메모리셀은 하나의 절연게이트 트랜지스터와 하나의 캐패시터로 구성된 것인 반도체 기억장치 의 제조방법에 있어서, 상기 메모리셀이 형성된 각소자형성영역을 둘러싸게끔 위에서 볼 때 매트릭스 형상으로 제1도전형의 반도체기판내에 제1의 도랑을 형성시키는 공정과, 상기 트랜지스터의 게이트 절연막으로 동작하게끔 제1의 도랑중 내부벽면상에 제1의 절연막을 제1의 도랑중 내부벽면상에 형성시키는 공정, 트랜지스터의 게이트전극으로 동작하는 제1의 도전층을 덮도록 엣칭 마스크막을 형성시키는 공정, 상기 도전층과 제1절연막을 통하여 상기 엣칭 마스크막에 의해 규정된 구석의 저면 부로부터 확장시키기 위하여 상기 반도체기판내에 제2의 도랑을 형성시키는 공정, 캐패시터의 한구성부분이 되는 제2의 절연막을 제2의 도랑중 내부벽면상에 형성시키는 공정, 제2의 도랑중 저면부의 일부분에서 반도체기판내에 소자분리영역을 형성시키는 공정, 캐패시터의 전극으로 동작하는 제2의 도전층을 제2의 절연막에 의해서 규정된 한 구석에 형성시키는 공정등을 구비하고 있는 반도체 기억장치의 제조방법.
  16. 제15항에 있어서, 기판의 주표면내에서 트랜지스터의 소오스나 드레인으로 동작하는 확산층을 구비하고 있는 기판이 반도체기판을 구성하도록 하고, 도랑이 상기 확산층을 둘러싸게끔 형성시키는 반도체 기억장치의 제조방법.
  17. 제15항에 있어서, 소오스나 드레인으로 동작하는 확산층을 도랑의 중앙부에 형성시키는 고정이 추가되어 있는 반도체 기억장치.
  18. 제15항에 있어서, 전술한 도전형과는 다른 도전형의 고농도 불순물영역을 제1의 도장이 형성된 후 나타나는 반도체기판의 노출부상에 형성시키는 공정과, 전술한 도전형과는 다른 도전형으로 되어 있는 불순물 도우프 반도체영역을 상기 도랑이 형성된 후 나타나는 반도체 기판의 노출부에 형성시키는 공정이 추가되어 있는 반도체 기억장치의 제조방법.
  19. 제15항에 있어서, 전술한 도전형의 반도체기판이 상기 도전형으로 된 제1층과, 상기 제1층과는 동일 도전형이되농도가 낮은 불순물을 포함하여 상기 제1층상에 형성되는 제2층으로 구성되도록하고, 소자분리수단을 형성시키는 공정은 제2층에 닿도록 제2의 도장을 형성시키는 공정을 구비하고 있는 것인 반도체 기억장치의 제조방법.
  20. 제15항에 있어서, 소자분리영역을 형성시키는 공정은 전술한 도전형과 동일한 고농도 불순물로 도우프된 반도체영역을 형성시키는 공정을 구비하고 있는 것인 반도체기 억장치의 제조방법.
  21. 제15항에 있어서, 소자분리영역을 형성시키는 공정은 제1절연막보다 두꺼운 절연막을 형성시키는 공정을 구비하고 있는 반도체기억장치의 제조방법.
  22. 매트릭스 형상으로 배열된 비트선과 워드선의 교차지역에 위치한 메모리 셀을 구비하고 있으며, 각 메모리 셀은 한개의 트랜지스터와 한개의 캐패시터로 구성되어 있는 반도체 기억장치의 제조방법에 있어서, 상기 메모리 셀이 형성된 각 소자영역을 둘러싸게끔 위에서 볼때 매트릭스 형상으로 한 도전형의 반도체기판의 내부에 제1의 도랑을 형성시키는 공정과, 상기 제1의 도랑중의 내부벽면상에 제1의 절연막을 형성시키는 공정, 상기 제1의 도랑을 완전히 매우지 않도록 제1절연막을 따라 엣칭 마스크막을 형성시키는 공정, 상기 반도체기판의 두께방향과 제1절연막을 따라 상기 엣칭 마스크망에 의하여 규정된 구성의 저면부로부터 제2의 도랑이 확장되게끔 형성시키는 공정, 상기 캐패시터의 한 구성부로 동작하는 제2절연막을 캐패시터 전극으로 동작하는 제1도전층을 상기 절연막으로 규정된 구성안에 형성시키는 공정, 상기 제1의 도전층중 노출부를 덮도록 제3의 절연막을 형성시키는 공정, 상기 트랜지스터의 게이트전극으로 동작하는 제2의 도전층을 제1의 절연막상에 형성시키는 공정등으로 되어 있는 반도체 기억장치의 제조방법.
  23. 제22항에 있어서, 전술한한 도전형과는 다른 도전형의 불순물 반도체영역을 제1의 절연막이 형성된후 제1도랑의 저면부에 형성시키는 공정과, 상기 도전형과 다른 도전형의 불순물 반도체영역을 제2절연막이제2의 도전에 형서된 후 제1도랑의 측면부를 따라 상기 반도체기판에 형성시키는 공정이 추가되어 있는 반도체 기억장치의 제조 방법.
  24. 제23항에 있어서, 한 도전형의 반도체기판이 상기 도전형의 물순물을 포함하는 제1층과, 상기 제1층상에 형성되며 도전형이 제1층과 동일하되 농도가 낮은 제2층을 구비하도록 하고, 소자분리영역의 형성공정은 제2층에 제2의 도랑이 도달되도록 하는 것을 포함하고 있는 반도체 기억장치의 제조방법.
  25. 제23항에 있어서, 소자분리영역을 형성시키는 공정은 전술한 도전형과 같은 도전형의 고농도 불순물로 도우프된 반도체 영역을 형성시키는 공정을 포함하는 것인 반도체 기억장치의 제조방법.
  26. 제23항에 있어서, 소자분리영역을 형성시키는 공정은 제1절 연막보다 두꺼운 절연막을 형성시키는 공정을 구비하고 있는 반도체 기억장치의 제조방법.
  27. 제23항에 있어서, 소오스나 드레인으로 동작하는 확산층을 도랑의 중앙부에 형성시키는 공정이 추가되어 있는 반도체 기억장치의 제조방법.
  28. 매트릭스 형상으로 배열된 비트선과 워드선의 교차영역에 위치한 메모리 셀을 구비하고 있고, 사기 메모리 셀은 하나의 절연게이트 트랜지스터와 캐패시터로 구성되어 있는 반도체기억장치를 제조하는 방법에 있어서, 상기 메모리 셀이 형성되는 소자형성영역을 둘러싸게끔 위에서 볼 때 매트릭스 형상으로한 도전형의 반도체기판내에 도랑을 형성시키는 공정, 상기 캐패시터의 한 전극으로 동작하는 제1도전층을 상기 도랑의 하부에 채우는 공정, 상기 제1도전층으로 덮혀지지 않는 제1절연막이 상기도 랑으로부터 제거된 후 얇은 절연막을 형성시키는 공정, 상기 도랑의 예정된 상부에 제3절연막을 채워넣는 공정, 게이트 전극으로 동작하는 제2도전층을 도랑중 상기 제3절연막으로 채워지지 않은 부분에 채워넣는 공정동으로 되어 있는 반도체 기억장치의 제조방법.
  29. 제28항에 있어서, 한 도전형의 반도체기판이 한도전형의 불순물을 포함하는 제1층과, 상기 제1층의 도전형과 같은 도전형으로 되어 있되 그 불순물 농도는 더 낮으며 제1층상에 형성되는 제2층으로 구성되도록하고, 소자분리영역을 형성시키는 공정은 상기 도랑이 상기 제2층에 도달하도록 형성시키는 공정을 포함하고 있는 것인 반도 체기억장치의 제조방법.
  30. 제28항에 있어서, 도랑의 캐패시터중 측면부상에 확산층을 형성시키는 공정이 추가되고, 상기 확산층을 전술한 한 도전형과는 다른 도전형으로 하는 반도체 기억장치의 제조방법.
  31. 제30항에 있어서, 소자분리영역을 형성시키는 공정은 도랑의 저면부에 있는 한 도전형과 같은 도전형의 고농도 불순물로 도우프된 반도체 영역을 형성시키는 공정을 포함하는 것인 반도체 기억장치의 제조방법.
  32. 제31항에 있어서, 소자분리영역을 형성시키는 공정은 제1절연막의 두께보다 두꺼운 절연막을 형성시키는 공정을 포함하고 있는 것인 반도체 기억장치의 제조방법.
  33. 제28항에 있어서, 도랑의 중앙에 소오스나 드레인으로 동작하는 확산층을 형성시키는 공정이 포함되어 있는 반도체 기억장치의 제조방법.
  34. 매트릭스 형상으로 배열된 비트선과 워드선의 교차지역에 형성된 다수의 메모리 셀을 구비하고 있고, 상기 메모리 셀은 하나의 절연게이트 트랜지스터와 한나의 캐패시터로 구성되어 있는 반도체 기억장치의 제조방법에 있어서, 메모리 셀이 형성된 소자형성영역을 둘러싸게끔 반도체기판 내에 매트릭스 형상으로 도랑을 형성시키는 공정, 상기 도랑의 내부벽면에 제1의 절연막을 형성시키는 공정, 반도체 기판의 두꼐방향을 따라서 있는 제1절연막을 통하여 제1의 골의저면부로 부터 확장되는 제2의 골을 형성시키는 공정. 전술한 한도전형과 다른 도전형인 불순물을 포함하고 있는 불순물반도체 영역을 상기 제2골의 내부벽면에 대응되는 반도체 기판의 노출부분상에 형성시키는 공정, 상기 반도체기판의 두꼐방향을 따라서 있는 상기 불순물반도체 영역을 통하여 저면부로부터 확장되게끔 제2의 도랑을 증가시키는 공정, 상기 제2의 도랑의 내부벽면상에 제2의 절연막을 형성시키는 공정, 상기 제2의 도장중 저면부내에 소자분리영역을 형성시키는 공정, 상기 제1도전층을 분리시키도록 상기 트랜지스터의 게이트 절연막처럼 동작하는 제3의 절연막을 상기 제1의 절연막이 제거된 후 상기 제1의 도장내에 형성시키는 공정, 제2도전층이 게이트전극으로 동작하게 하고, 제4절연막으로 상기 도랑이 완전히 채워지지 않도록 상기 제3의 절연막에 의해 정해진 구석중 정해진 한부분에 제4의 절연막을 형성시키는 공정등을 구비하고 있는 반도체 기억장치의 제조방법.
  35. 제34항에 있어서, 전술한 한도전형과 동일 도전형이면서 고농도 불술물로 도우프 된 반도체 영역을 형성시키는 공정이 소자분리영역을 형성시키는 공정에 포함되어 있는 반도체 기억장치의 제조방법.
  36. 제34항에 있어서, 전술한한 도전형의 반도체기판이 한 도전형의 불순물을 포함하는 제1층과, 상기 제1층의 도전형과 동일도전형이되 농도는 더 낮으며 상기 제1층상에 형성되는 제2층을 구비하도록 하고, 소자분리영역을 형성시키는 공정은 상기 도랑이 제2층에 다다르도록 형성키는 공정을 포함하는 것인 반도체 기억장치의 제조방법.
  37. 제34항에 있어서, 전술한한 도전형과 다른 도전형의 확산층을 도랑내의 캐패시터중 측면부상에 형성시키는 공정이 추가되어 있는 반도체 기억장치의 제조방법.
  38. 제34항에 있어서, 소자분리영역을 형성시키는 공정은 제1절연막보다 두꺼운 절연막을 형성시키는 공저을 포함하는 것이니 반도체 기억장치의 제조방법.
  39. 제34항에 있어서, 소오스나 드레인으로 동작하는 확산층을 도랑의 중앙부에 형성시키는 공정이 포함되어 있는 반도체 기억장치의 제조방법.
  40. 매트릭스 형상으로 배치된 비트선과 워드선의 교차영역에 다수의 메모리 셀이 형성되어 있고, 상기 메모리셀은 하나의 절연게이트 트랜지스터와 하나의 캐패시터로 구성된 구조의 반도체 기억장치를 제조하는 방법에 있어서, 상기 메모리 셀의 소자형성영역을 둘러싸게끔 한 도전형의 반도체 기판상에 매트릭스 형상으로 제1의 도랑을 형성시키는 공정과, 상기 제1의 도랑중 측면부에 제1의 절연막을 형성시키는 공정 상기한 한 도전형과 다른 도전형의 제1불순물반도체영역을 상기 도랑의 저면부 근처에 있는 반도체기판내에 형성시키는 공정, 상기 반도체기판의 두께방향을 따라서 있는 상기 제1의 불순물 반도체 영역을 통하여 확장되는 제2의 도장을 형성시키는 공정, 상기 제2의 도랑내에 제2의 절연막을 형성시키는 공정, 상기 제2의 도랑내에 소자분리영역을 형성시키는 공정, 캐패시터 전극으로 동작하는 제1도전층을 상기 제2의 도장내에 채워넣는 공정, 상기 제1도전층을 분리시키기 위해 상기 트랜지스터의 게이트 절연막으로 동작하는 제3의 절연막을 상기 제1의 절연막이 제거된 후 상기 제1의 도장에 형성시키는 공정, 상기 제3의 절연막에 의해 정해진 한 구석에 제4의 절연막을 채워넣는 공정, 게이트전극으로 동작하는 제2의 전도층을 제4의 절연막으로 채워지지 않은 상기 도랑의 부분에 채워넣기 위해서 상기 제3의 절연막에 의하여 정해진 구석에 형성시키는 공정등으로 구성 되어 있는 반도체 기억장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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