KR930006930A - 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 - Google Patents

수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 Download PDF

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Abstract

본 발명은 고집적 반도체 소자의 수직형 트랜지스터를 갖는 DRAM셀 및 그 제조방법에 관한 것으로 실리콘 기관 내부에 수직형의 채널영역이 형성되도록 형성된 워드라인과, 실리콘 기판내의 하부의 채널영역에 접속되는 비트라인 접합영역과, 비트라인 접합영역의 하부에 접속되고, 워드라인과는 제1절연층에 의해 절연된 비트라인과, 실리톤 기판내의 상부의 채널영역에 접속되는 접합영역과, 접합영역의 상부에서 접속되고 워드라인과는 제2절연층에 의해 절연된 패드 폴리실리콘과, 실리콘 기판 상부에서 패드폴리실리콘과 콘택된 예정된 면적으로 갖는 스택캐패시터로 이루어져 워드라인 측벽의 실리콘 기판에 워드라인의 전압에 의해 채널영역이 형성되어 신호전송자가 비트라인에서 스택캐피시터의 전하저장전극간에 상호 전달되도록 하는 기술에 관한 것이다.

Description

수직형 트랜지스터를 갖는 DRAM셀 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 수직형 트랜지스터를 갖는 DRAM셀의 주요부분에 배열구조를 도시한 레이아웃트 도면, 제2도는 제1도의 a-a' 단면구조를 도시한 도면, 제3A도 내지 제3G도는 본 발명의 수직형 트랜지스터를 갖는 DRAM셀의 제조하는 단계를 도시한 단면도.

Claims (7)

  1. DRAM셀에 있어서, 실리콘 기판 내부에 수직형의 채널영역이 형성되도록 형성된 워드라인과, 실리콘 기판내의 하부의 채널영역에 접속되는 비트라인 접합영역과, 비트라인 접합영역의 하부에서 접속되고, 워드라인과는 제1절연층에 의해 절연된 비트라인과, 실리콘 기판내의 상부의 채널영역에 접속되는 접합영역과, 접합영역의 상부에서 접속되고 워드라인과는 제2절연층에 의해 절연된 패드 폴리실리콘과, 실리콘 기판 상부에서 패드 폴리실리콘과 콘택된 예정된 면적으로 갖는 스택캐패시터로 이루어져 워드라인 측벽의 실리콘 기판에 워드라인의 전압에 의해 채널영역이 형성되어 신호전송자가 비트라인에서 스택캐패시터의 전하저장전극간에 상호 전달되도록 하는 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM 셀.
  2. 제1항에 있어서, 상기 비트라인 접합영역과 접합영역은 워드라인과 조금 겹치도록 형성하되, 워드라인과는 게이트 산화막에 의해 절연된 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  3. 제1항에 있어서, 상기 비트라인은 실리콘 기판내의 하부에서 길게 형성된 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  4. 제1항에 있어서, 상기 워드라인은 비트라인과는 직교방향으로 실리콘 기판내의 상부에 예정된 홈을 따라 길게 형성된 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  5. 제4항에 있어서, 상기 워드라인에서 채널이 형성되는 영역은 비트라인과 워드라인이 교차되는 영역에서 워드라인 방향의 1차 트랜치 벽면의 실리콘 기판에 채널이 형성되는 것을 특징으로 하는 수직형 트랜지스터 구조를 갖는 DRAM셀.
  6. DRAM셀 제조방법에 있어서, 실리콘 기판 상부에 1차 트렌치 마스크를 형성하고, 노출된 실리콘 기판의 예정 깊이 식각하여 1차 트렌치를 형성하는 단계와, 비트라인용 도전층을 상기 1차 및 2차 트렌치에 채운다음, 에치백 공정으로 2차 트렌치 내부의 예정된 영역에만 비트라인을 형성하는 단계와, 1차 트렌치 및 2차 트렌치에 제1절연층을 채운다음, 실리콘 기판 표면에 워드라인 마스크를 형성하는 단계와, 노출된 실리콘 기판과 제1절연층의 예정된 두께를 식각하여 홈을 형성한 다음, 홈하부의 노출된 제1절연층을 1차 트렌치 저부까지 식각한 후 워드라인 마스크를 제거하는 단계와, 상기 홈 및 노출된 1차 트렌치 측벽의 실리콘 기판에 게이트 산화막을 형성하고 홈내부에 워드라인용 도전층을 채운다음, 예정된 두께를 에치백하여 워드라인을 형성하는 단계와, 워드라인 상부에 예정된 두께의 제2절연층을 형성한 다음, 이온주입 공정으로 홈측벽의 실리콘 기판에 전하저장전극 접합 영역을 형성하는 단계와, 홈상부에 패드 폴리실리콘을 형성한 다음, 전체적으로 두꺼운 산화막을 형성하고, 전하저장전극 콘택마스크를 이용하여 콘택홈을 형성한 다음, 전하저장전극을 형성하고, 플레이트 전극을 형성하는 단계로 이루어지는 것을 특징으로 하는 수직트랜지스터 구조를 갖는 DRAM셀 제조방법.
  7. 제6항에 있어서, 상기 비트라인 접합영역은 비트라인 형성후 비트라인에 포함된 불순물을 측면 실리콘 기판으로 확산시키는 것을 포함하는 것을 특징으로 하는 수직트랜지스터 구조를 갖는 DRAM셀 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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