JP2009224543A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP2009224543A JP2009224543A JP2008067226A JP2008067226A JP2009224543A JP 2009224543 A JP2009224543 A JP 2009224543A JP 2008067226 A JP2008067226 A JP 2008067226A JP 2008067226 A JP2008067226 A JP 2008067226A JP 2009224543 A JP2009224543 A JP 2009224543A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- forming
- sidewall
- semiconductor substrate
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims description 33
- 229910021332 silicide Inorganic materials 0.000 claims description 21
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 21
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 238000001039 wet etching Methods 0.000 claims description 13
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 229910052751 metal Inorganic materials 0.000 claims description 10
- 239000002184 metal Substances 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 230000006866 deterioration Effects 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 description 17
- 238000005530 etching Methods 0.000 description 15
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 8
- 239000012535 impurity Substances 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 230000000630 rising effect Effects 0.000 description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052787 antimony Inorganic materials 0.000 description 2
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- -1 for example Chemical compound 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000010301 surface-oxidation reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
【課題】合わせズレによるトランジスタの特性バラつきとトランジスタ性能の劣化の２点を同時に解決することを可能にする。
【解決手段】内部にソース領域１４が形成された半導体基板１１上にマスク開口部３４を有するハードマスク層３１を形成する工程と、マスク開口部３４の側壁にサイドウォールマスク（図示せず）を形成する工程と、サイドウォールマスクとハードマスク層３１をマスクにして半導体基板１１に溝１５をソース領域１４に達するように形成する工程と、サイドウォールマスクを除去する工程と、マスク開口部３４と溝１５の内部にゲート絶縁膜１６を介してゲート電極１８を形成する工程と、ゲート電極１８の側壁にサイドウォール１９を形成した後、ゲート電極１８の側方の半導体基板１１の表面側にドレイン領域２０を形成する工程とを有することを特徴とする。
【選択図】図５
【解決手段】内部にソース領域１４が形成された半導体基板１１上にマスク開口部３４を有するハードマスク層３１を形成する工程と、マスク開口部３４の側壁にサイドウォールマスク（図示せず）を形成する工程と、サイドウォールマスクとハードマスク層３１をマスクにして半導体基板１１に溝１５をソース領域１４に達するように形成する工程と、サイドウォールマスクを除去する工程と、マスク開口部３４と溝１５の内部にゲート絶縁膜１６を介してゲート電極１８を形成する工程と、ゲート電極１８の側壁にサイドウォール１９を形成した後、ゲート電極１８の側方の半導体基板１１の表面側にドレイン領域２０を形成する工程とを有することを特徴とする。
【選択図】図５
Description
本発明は、半導体装置の製造方法に関するものである。
縦型トランジスタの従来の形成方法を図６および図７によって説明する。
図６（１）に示すように、半導体基板１１１内部にソース領域１１２を形成した後、上記半導体基板１１１表面にマスク開口部１１４を有するハードマスク層１１３を形成する。
次いで、上記ハードマスク層１１３をエッチングマスクに用いて、上記半導体基板１１１をエッチングし、溝（トレンチ）１１５を形成する。この溝１１５は、溝１１５の底面に上記ソース領域１１３が表出するように形成される。もしくはソース領域１１３に入り込むように形成される。
次いで、上記ハードマスク層１１３をエッチングマスクに用いて、上記半導体基板１１１をエッチングし、溝（トレンチ）１１５を形成する。この溝１１５は、溝１１５の底面に上記ソース領域１１３が表出するように形成される。もしくはソース領域１１３に入り込むように形成される。
次いで、図６（２）に示すように、上記ハードマスク層１１３（前記図６（１）参照）を除去した後、上記溝１１５の内面および上記半導体基板１１１の表面にゲート絶縁膜１１６を形成する。このゲート絶縁膜１１６は表面酸化によって、酸化シリコン膜で形成される。
次いで、図６（３）に示すように、上記溝１１５の内部を埋め込むように上記ゲート絶縁膜１１６を介して、上記半導体基板１１１上に、ゲート電極を形成するためのゲート形成膜１１７を成膜する。このゲート形成膜１１７は、例えばポリシリコンで形成される。
次いで、図７（４）に示すように、通常のレジストマスクを用いたリソグラフィー技術とエッチング技術によって、上記ゲート形成膜１１７でゲート電極１１８を形成する。その後、レジストマスクを除去する。
上記ゲート電極１１８の加工では、半導体基板１１１上のゲート電極１１８の部分は、上記溝１１５よりも幅広に形成される。
次いで、通常のサイドウォール形成技術によって、上記ゲート電極１１８の上部の側壁にサイドウォール１１９を形成する。
上記ゲート電極１１８の加工では、半導体基板１１１上のゲート電極１１８の部分は、上記溝１１５よりも幅広に形成される。
次いで、通常のサイドウォール形成技術によって、上記ゲート電極１１８の上部の側壁にサイドウォール１１９を形成する。
次いで、図７（５）に示すように、上記ゲート電極１１８の側方の上記半導体基板１１の表面側にドレイン領域１２０を形成する。このドレイン領域１２０は、例えばイオン注入法によって、例えば半導体基板１１１の表面側に導電型不純物をイオン注入することで形成される。
次いで、上記ドレイン領域１２０上にシリサイド層１２１を形成する。このとき、ゲート電極１１８上にもシリサイド層１２１が形成される。このシリサイド層１２１は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成される。上記シリサイド層２１の形成方法は、通常のシリサイド層の形成方法と同様である。
次いで、上記ドレイン領域１２０上にシリサイド層１２１を形成する。このとき、ゲート電極１１８上にもシリサイド層１２１が形成される。このシリサイド層１２１は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成される。上記シリサイド層２１の形成方法は、通常のシリサイド層の形成方法と同様である。
このようにして、縦型トランジスタ１０１が形成される（例えば、特許文献１参照。）。
上記製造方法で形成された縦型トランジスタ１０１のゲート電極１１８が半導体基板１１１上に乗り上げている部分（以下、乗り上げ部という）１１８Ａの長さｄのバラつきを考える。
上記従来技術の製造方法では乗り上げ部１１８Ａの長さｄがリソグラフィー技術におけるマスクの合わせズレによって大きくバラつく。そのため、トランジスタ特性がばらついたり、トランジスタの微細化が困難になるという問題があった。
上記従来技術の製造方法では乗り上げ部１１８Ａの長さｄがリソグラフィー技術におけるマスクの合わせズレによって大きくバラつく。そのため、トランジスタ特性がばらついたり、トランジスタの微細化が困難になるという問題があった。
上記乗り上げ部１１８Ａの長さｄを、自己整合的に決定する製造方法（例えば、特許文献１参照。）を以下に説明する。
前記図６（１）によって説明した溝１１５を形成した後、図８に示すように、ウェットエッチングもしくは等方的ドライエッチングによって、ハードマスク層１１３を半導体基板１１１表面にそって後退させることによって、ゲート電極１１８の乗り上げ部１１８Ａが形成される部分１１３Ｓを形成するようにしている。
この方法では乗り上げ部１１８Ａ（前記図７（５）参照）は溝１１５と自己整合的に形成できる。
この方法では乗り上げ部１１８Ａ（前記図７（５）参照）は溝１１５と自己整合的に形成できる。
しかし、ドライエッチングを用いた場合、エッチングダメージがトランジスタのチャネル領域となる部分に入る、またエッチングガス中の元素が不純物としてチャネル領域となる部分中に打ち込まれる等によって、トランジスタ特性を劣化させる懸念がある。
また、ウエットエッチングを用いた場合、溝１１５の加工マスクとして酸化シリコン（ＳｉＯ2）を用いれば希フッ酸（ＤＨＦ）による後退が可能であるが、一般にマスクの下地にＳＴＩやＬＯＣＯＳなど酸化シリコン（ＳｉＯ2）系の材料が使用されており、ハードマスク層１１３を後退させる際に、下地との選択比がとれない問題がある。このため、一般に酸化シリコン（ＳｉＯ2）系の材料を溝加工のエッチングマスクとして用いることは難しい。
また、ウエットエッチングを用いた場合、溝１１５の加工マスクとして酸化シリコン（ＳｉＯ2）を用いれば希フッ酸（ＤＨＦ）による後退が可能であるが、一般にマスクの下地にＳＴＩやＬＯＣＯＳなど酸化シリコン（ＳｉＯ2）系の材料が使用されており、ハードマスク層１１３を後退させる際に、下地との選択比がとれない問題がある。このため、一般に酸化シリコン（ＳｉＯ2）系の材料を溝加工のエッチングマスクとして用いることは難しい。
代替として窒化シリコン膜を用いれば、ハードマスク層１１３を後退させるエッチングの際の選択比の問題は回避できるものの、ハードマスク層１１３を後退させる時には熱燐酸を用いる必要があり、シリコン表面の面荒れによってトランジスタ性能が劣化する懸念がある。
したがって、上記方法では、ゲート電極１１８の乗り上げ部１１８Ａが形成される部分を自己整合的に形成できるが、トランジスタ性能の劣化を伴う懸念がある。
したがって、上記方法では、ゲート電極１１８の乗り上げ部１１８Ａが形成される部分を自己整合的に形成できるが、トランジスタ性能の劣化を伴う懸念がある。
解決しようとする問題点は、ゲート電極の乗り上げ部が形成される部分を自己整合的に形成できるが、トランジスタ性能の劣化を伴う点である。
本発明は、ゲート電極が形成される溝およびハードマスク層のマスク開口部の形成方法を工夫することで、合わせズレによるトランジスタの特性バラつきとトランジスタ性能の劣化の２点を同時に解決することを可能にする。
本発明は、内部にソース領域が形成された半導体基板上にマスク開口部を有するハードマスク層を形成する工程と、前記マスク開口部の側壁にサイドウォールマスクを形成する工程と、前記サイドウォールマスクと前記ハードマスク層をマスクにして前記半導体基板に溝を前記ソース領域に達するように形成する工程と、前記サイドウォールマスクを除去する工程と、上記マスク開口部と前記溝の内部にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極の側壁にサイドウォールを形成した後、前記ゲート電極の側方の前記半導体基板の表面側にドレイン領域を形成する工程とを有する。
本発明では、ハードマスク層に形成されたマスク開口部にサイドウォールマスクを形成した後、上記ハードマスク層とサイドウォールマスクをマスクに用いて半導体基板に溝を形成し、その後、サイドウォールマスクを除去して、再びハードマスク層にマスク開口部を形成することから、溝に対してマスク開口部は自己整合的に形成される。
したがって、溝とマスク開口部の内部に埋め込むように形成されたゲート電極の半導体基板上に乗り上げている部分、いわゆる乗り上げ部を溝に対して自己整合的に形成することができる。
また、ハードマスク層を窒化シリコンで形成し、サイドウォールマスクを酸化シリコンで形成することで、溝を加工した後にサイドウォールマスクを希フッ酸（ＤＨＦ）により選択的に除去することが可能になる。このように、サイドウォールマスクの除去をチャネル形成領域にダメージを与えないフッ酸を用いることができるようになる。
したがって、溝とマスク開口部の内部に埋め込むように形成されたゲート電極の半導体基板上に乗り上げている部分、いわゆる乗り上げ部を溝に対して自己整合的に形成することができる。
また、ハードマスク層を窒化シリコンで形成し、サイドウォールマスクを酸化シリコンで形成することで、溝を加工した後にサイドウォールマスクを希フッ酸（ＤＨＦ）により選択的に除去することが可能になる。このように、サイドウォールマスクの除去をチャネル形成領域にダメージを与えないフッ酸を用いることができるようになる。
本発明の半導体装置の製造方法は、いわゆる乗り上げ部を溝に対して自己整合的に形成することができるため、縦型トランジスタの素子特性のバラつきを抑制することができ、歩留まりを改善することができるという利点がある。
また、ハードマスクを後退させて、いわゆる乗り上げ部を形成する方法と異なり、エッチングにおいて、チャネルへダメージを与える可能性のある熱燐酸によるウエットエッチングを使用する必要がないため、トランジスタ性能の劣化がないという利点がある。
また、ハードマスクを後退させて、いわゆる乗り上げ部を形成する方法と異なり、エッチングにおいて、チャネルへダメージを与える可能性のある熱燐酸によるウエットエッチングを使用する必要がないため、トランジスタ性能の劣化がないという利点がある。
本発明の半導体装置の製造方法に係る一実施の形態（実施例）を、図１〜図５の製造工程断面図によって説明する。
図１（１）に示すように、半導体基板１１に、トランジスタ形成領域１２を分離する素子分離領域１３を形成する。
上記半導体基板１１には、例えばシリコン基板を用いる。また、上記半導体基板１１にはシリコン層を形成したＳＯＩ基板を用いてもよい。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation））で形成されている。
上記半導体基板１１には、例えばシリコン基板を用いる。また、上記半導体基板１１にはシリコン層を形成したＳＯＩ基板を用いてもよい。
上記素子分離領域１２は、例えばＳＴＩ（Shallow Trench Isolation））で形成されている。
次に、図１（２）に示すように、上記半導体基板１１の上記トランジスタ形成領域１２中にソース領域１４を形成する。このソース領域１４は、図示したように、素子分離領域１３の下方側の半導体基板１１にも形成されてもよい。
上記ソース領域１４は、例えば半導体基板１１中に導電型不純物をイオン注入することで形成される。例えば、ｎＭＯＳトランジスタを形成する場合にはｎ型の導電型不純物としてリン（Ｐ）、ヒ素（Ａｓ）もしくはアンチモン（Ｓｂ）をイオン注入する。例えば、ｐＭＯＳトランジスタを形成する場合にはｐ型の導電型不純物としてホウ素（Ｂ）もしくは二フッ化ホウ素（ＢＦ2）をイオン注入する。上記ソース領域１４は、例えば半導体基板１１の表面から１０００ｎｍ程度の深さから１００ｎｍ〜２００ｎｍ程度の幅に形成されている。
上記ソース領域１４は、例えば半導体基板１１中に導電型不純物をイオン注入することで形成される。例えば、ｎＭＯＳトランジスタを形成する場合にはｎ型の導電型不純物としてリン（Ｐ）、ヒ素（Ａｓ）もしくはアンチモン（Ｓｂ）をイオン注入する。例えば、ｐＭＯＳトランジスタを形成する場合にはｐ型の導電型不純物としてホウ素（Ｂ）もしくは二フッ化ホウ素（ＢＦ2）をイオン注入する。上記ソース領域１４は、例えば半導体基板１１の表面から１０００ｎｍ程度の深さから１００ｎｍ〜２００ｎｍ程度の幅に形成されている。
次に、図１（３）に示すように、上記半導体基板１１上にハードマスク層３１を形成する。このハードマスク層３１は、例えば酸化シリコン膜３２と窒化シリコン膜３３の積層膜からなる。
上記酸化シリコン膜３２は、例えばＣＶＤ法、熱酸化法等の酸化シリコン膜の成膜技術によって上記半導体基板１１表面に形成する。例えばＣＶＤ法で形成した場合には、半導体基板１１の全面に形成される。また、熱酸化法で形成した場合には、露出している半導体基板１１表面に形成され、通常、酸化シリコンで形成されるＳＴＩの素子分離領域１３上には形成されないか、極薄く酸化層が成長される。
上記酸化シリコン膜３２は、例えば１０ｎｍの厚さに形成され、上記窒化シリコン膜３３は、例えば１５０ｎｍの厚さに形成される。
上記した酸化シリコン膜３２、窒化シリコン膜３３の各膜厚は一例であって、適宜、変更することができる。
上記酸化シリコン膜３２は、例えばＣＶＤ法、熱酸化法等の酸化シリコン膜の成膜技術によって上記半導体基板１１表面に形成する。例えばＣＶＤ法で形成した場合には、半導体基板１１の全面に形成される。また、熱酸化法で形成した場合には、露出している半導体基板１１表面に形成され、通常、酸化シリコンで形成されるＳＴＩの素子分離領域１３上には形成されないか、極薄く酸化層が成長される。
上記酸化シリコン膜３２は、例えば１０ｎｍの厚さに形成され、上記窒化シリコン膜３３は、例えば１５０ｎｍの厚さに形成される。
上記した酸化シリコン膜３２、窒化シリコン膜３３の各膜厚は一例であって、適宜、変更することができる。
次に、図２（４）に示すように、上記ハードマスク層３１上にレジスト膜を形成し、通常のリソグラフィー技術によってパターニングして、レジストマスク４１を形成する。このレジストマスク４１は、上記トランジスタ形成領域１２上にレジスト開口部４２を有するように形成される。
次に、図２（５）に示すように、上記レジストマスク４１（前記図２（４）参照）を用いて、上記ハードマスク層３１をエッチングする。この結果、上記ハードマスク層３１にマスク開口部３４が形成される。上記エッチングは、例えば異方性のドライエッチングで行うことが好ましい。
その後、上記レジストマスク４１を除去する。この図２（５）ではレジストマスク４１を除去した後の状態を示した。
その後、上記レジストマスク４１を除去する。この図２（５）ではレジストマスク４１を除去した後の状態を示した。
次に、図２（６）に示すように、上記ハードマスク層３１に形成されたマスク開口部３４の底面と側面およびハードマスク層３１表面にサイドウォール形成膜４３を形成する。このサイドウォール形成膜４３は、例えば減圧ＣＶＤ法を用いて、例えば酸化シリコン膜を５０ｎｍの厚さに形成される。
次に、図３（７）に示すように、異方性のドライエッチングによって、上記サイドウォール形成膜４３を異方性ドライエッチングし、上記ハードマスク層３１のマスク開口部３４の側壁に上記サイドウォール形成膜４３を残して、サイドウォールマスク４４を形成する。
次に、図３（８）に示すように、上記サイドウォールマスク４４およびハードマスク層３１をエッチングマスクに用いて、例えば異方性ドライエッチングにより、上記半導体基板１１に溝（トレンチ）１５を上記ソース領域１４に達するように形成する。すなわち、この溝１５は、溝１５の底部に上記ソース領域１４が表出する、もしくは溝１５がソース領域１４の上部に入り込むように形成される。
次に、図３（９）に示すように、上記サイドウォールマスク４４（前記図３（８）参照）を除去する。このサイドウォールマスク４４の除去は、例えばエッチングにより行う。このエッチングは、例えば希フッ酸（ＤＨＦ）等のエッチング液を用いたウエットエッチングにより行う。
このとき、ハードマスク層３１の上面は窒化シリコン膜３３で形成されているのでエッチングされない。
この結果、再び、マスク開口部３４が形成される。
このとき、ハードマスク層３１の上面は窒化シリコン膜３３で形成されているのでエッチングされない。
この結果、再び、マスク開口部３４が形成される。
次に、図４（１０）に示すように、上記溝１５の内面にゲート絶縁膜１６を形成する。このゲート絶縁膜１６は、例えば酸化膜で形成される。この酸化膜が例えば酸化シリコン膜の場合の膜厚は、例えば１０ｎｍとする。その成膜方法は、例えば熱酸化法を用い、例えば半導体基板１１表面を酸化して形成する。
次に、図４（１１）に示すように、上記溝１５およびマスク開口部３４の内部を埋め込むように、上記ハードマスク層３１上にゲート電極を形成するためのゲート形成膜１７を形成する。このゲート形成膜１７は、通常のトランジスタのゲート材料が用いられ、例えばリンドープのアモルファスシリコンで形成され、その膜厚を例えば３００ｎｍとした。このゲート形成膜１７の膜厚は、上記溝１５およびマスク開口部３４を埋め込む膜厚であればよく、上記示した膜厚は一例である。
次に、図５（１２）に示すように、上記ゲート形成膜１７をドライエッチングによりエッチバックして、上記ハードマスク層３１を露出させる。この結果、上記溝１５および上記ハードマスク層３１に形成された開口部３４の内部に上記ゲート形成膜１７が残され、これがゲート電極１８となる。このゲート電極１８は、上記ハードマスク層３１表面よりも低く形成される。
したがって、ゲート電極１８の上記半導体基板１１上に形成される、いわゆる乗り上げ部１８Ａの長さｄは、前記サイドウォールマスク４４（前記図３（８）等参照）の厚さによって決定される。
したがって、ゲート電極１８の上記半導体基板１１上に形成される、いわゆる乗り上げ部１８Ａの長さｄは、前記サイドウォールマスク４４（前記図３（８）等参照）の厚さによって決定される。
次に、図５（１３）に示すように、上記ハードマスク層３１（前記図５（１２）参照）を除去する。
まず、窒化シリコン膜３３を除去する。この窒化シリコン膜３３の除去には、例えばウエットエッチングを用いる。このウエットエッチングには、例えば熱リン酸をエッチング液に用いる。
次に酸化シリコン膜３２を除去する。この酸化シリコン膜の除去には例えばウエットエッチングを用いる。このウエットエッチングには、例えば希フッ酸（ＤＨＦ）などを用いる。このように、ウエットエッチングによって除去することで、半導体基板１１へのエッチングダメージが入らないようにしている。
図面では、ハードマスク層３１を除去した後の状態を示した。
まず、窒化シリコン膜３３を除去する。この窒化シリコン膜３３の除去には、例えばウエットエッチングを用いる。このウエットエッチングには、例えば熱リン酸をエッチング液に用いる。
次に酸化シリコン膜３２を除去する。この酸化シリコン膜の除去には例えばウエットエッチングを用いる。このウエットエッチングには、例えば希フッ酸（ＤＨＦ）などを用いる。このように、ウエットエッチングによって除去することで、半導体基板１１へのエッチングダメージが入らないようにしている。
図面では、ハードマスク層３１を除去した後の状態を示した。
次に、図５（１４）に示すように、上記ゲート電極１８の上部側壁にサイドウォール１９を形成する。このサイドウォール１９は、通常のゲート電極の側壁に形成されるサイドウォールと同様に、ゲート電極１８を被覆するようにサイドウォール形成膜を形成した後、そのサイドウォール形成膜をエッチバックして上記ゲート電極１８の側壁にサイドウォール形成膜を残すことで形成される。
次いで、上記ゲート電極１８の側方の上記半導体基板１１の表面側にドレイン領域２０を形成する。このドレイン領域２０は、例えばイオン注入法によって、例えば半導体基板１１の表面側に導電型不純物をイオン注入することで形成される。例えば、ｎＭＯＳトランジスタを形成する場合にはｎ型の導電型不純物としてリン（Ｐ）、ヒ素（Ａｓ）もしくはアンチモン（Ｓｂ）をイオン注入する。例えば、ｐＭＯＳトランジスタを形成する場合にはｐ型の導電型不純物としてホウ素（Ｂ）もしくは二フッ化ホウ素（ＢＦ2）をイオン注入する。
次いで、上記ドレイン領域２０上にシリサイド層２１を形成する。このとき、ゲート電極１８上にもシリサイド層２１が形成される。
上記シリサイド層２１は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成される。
上記シリサイド層２１の形成方法は、通常のシリサイド層の形成方法と同様である。例えば、ゲート電極１８側の全面を被覆するように、金属シリサイドを形成する金属膜を形成した後、熱処理を行って、金属膜の金属とゲート電極１８、半導体基板１１等のシリコンを反応させて、金属シリサイドのシリサイド層２１を形成する。その後、シリサイド反応しなかった余剰な金属膜を、例えばウエットエッチングによって除去する。その後、金属シリサイドの緻密化のための熱処理を施してもよい。
次いで、上記ゲート電極１８の側方の上記半導体基板１１の表面側にドレイン領域２０を形成する。このドレイン領域２０は、例えばイオン注入法によって、例えば半導体基板１１の表面側に導電型不純物をイオン注入することで形成される。例えば、ｎＭＯＳトランジスタを形成する場合にはｎ型の導電型不純物としてリン（Ｐ）、ヒ素（Ａｓ）もしくはアンチモン（Ｓｂ）をイオン注入する。例えば、ｐＭＯＳトランジスタを形成する場合にはｐ型の導電型不純物としてホウ素（Ｂ）もしくは二フッ化ホウ素（ＢＦ2）をイオン注入する。
次いで、上記ドレイン領域２０上にシリサイド層２１を形成する。このとき、ゲート電極１８上にもシリサイド層２１が形成される。
上記シリサイド層２１は、例えばコバルトシリサイド、ニッケルシリサイド等の金属シリサイドで形成される。
上記シリサイド層２１の形成方法は、通常のシリサイド層の形成方法と同様である。例えば、ゲート電極１８側の全面を被覆するように、金属シリサイドを形成する金属膜を形成した後、熱処理を行って、金属膜の金属とゲート電極１８、半導体基板１１等のシリコンを反応させて、金属シリサイドのシリサイド層２１を形成する。その後、シリサイド反応しなかった余剰な金属膜を、例えばウエットエッチングによって除去する。その後、金属シリサイドの緻密化のための熱処理を施してもよい。
このようにして、半導体装置１が完成される。
また、上記ゲート絶縁膜１６は、酸化シリコンよりも誘電率が高い、いわゆる高誘電率膜（High-k）絶縁膜で形成することもできる。
例えば、上記図４（１０）によって説明した工程で、例えば原子層蒸着（ＡＬＤ）法、スパッタリング法等の成膜方法によって、上記溝１５の内面に、酸化ハフニウム膜、酸化アルミニウム膜等の高誘電率絶縁膜を成膜する。
その後、上記溝１５およびハードマスク層３１のマスク開口部３４の内部にゲート電極１８を形成する。このゲート電極１８の形成方法は、上記説明した方法による。
次に、ゲート電極１８をマスクにして、上記露出されている高誘電率絶縁膜を除去する。この高誘電率絶縁膜の除去はウエットエッチングによって行う。例えば、高誘電率絶縁膜が酸化ハフニウム等のハフニウム系絶縁膜の場合、フッ酸を用いる。また、高誘電率絶縁膜が酸化アルミニウム等のアルミニウム系絶縁膜の場合、例えばフッ酸を用いる。
例えば、上記図４（１０）によって説明した工程で、例えば原子層蒸着（ＡＬＤ）法、スパッタリング法等の成膜方法によって、上記溝１５の内面に、酸化ハフニウム膜、酸化アルミニウム膜等の高誘電率絶縁膜を成膜する。
その後、上記溝１５およびハードマスク層３１のマスク開口部３４の内部にゲート電極１８を形成する。このゲート電極１８の形成方法は、上記説明した方法による。
次に、ゲート電極１８をマスクにして、上記露出されている高誘電率絶縁膜を除去する。この高誘電率絶縁膜の除去はウエットエッチングによって行う。例えば、高誘電率絶縁膜が酸化ハフニウム等のハフニウム系絶縁膜の場合、フッ酸を用いる。また、高誘電率絶縁膜が酸化アルミニウム等のアルミニウム系絶縁膜の場合、例えばフッ酸を用いる。
その後、前記図５（１４）によって説明したように、上記ゲート電極１８の上部側壁にサイドウォール１９を形成して、上記ゲート電極１８の両側の上記半導体基板１１にドレイン領域２０を形成した後、上記ドレイン領域２０上にシリサイド層２１を形成すればよい。
上記半導体装置の製造方法では、ハードマスク層３１に形成されたマスク開口部３４にサイドウォールマスク４４を形成した後、上記ハードマスク層３１とサイドウォールマスク４４をマスクに用いて半導体基板１１に溝１５を形成し、その後、サイドウォールマスク４４を除去して、再びハードマスク層３１にマスク開口部３４を形成することから、溝１５に対してマスク開口部３４は自己整合的に形成される。
したがって、溝１５とマスク開口部３４の内部に埋め込むように形成されたゲート電極１８の半導体基板１１上に乗り上げている部分、いわゆる乗り上げ部１８Ａを溝１５に対して自己整合的に形成することができる。
また、ハードマスク層３１を窒化シリコンで形成し、サイドウォールマスク４４を酸化シリコンで形成することで、溝１５を加工した後にサイドウォールマスク４４を希フッ酸（ＤＨＦ）により選択的に除去することが可能になる。このように、サイドウォールマスク４４の除去をチャネル形成領域にダメージを与えないフッ酸を用いることができるようになる。
したがって、溝１５とマスク開口部３４の内部に埋め込むように形成されたゲート電極１８の半導体基板１１上に乗り上げている部分、いわゆる乗り上げ部１８Ａを溝１５に対して自己整合的に形成することができる。
また、ハードマスク層３１を窒化シリコンで形成し、サイドウォールマスク４４を酸化シリコンで形成することで、溝１５を加工した後にサイドウォールマスク４４を希フッ酸（ＤＨＦ）により選択的に除去することが可能になる。このように、サイドウォールマスク４４の除去をチャネル形成領域にダメージを与えないフッ酸を用いることができるようになる。
以上、説明したように、本発明の半導体装置の製造方法は、いわゆる乗り上げ部１８Ａを溝１５に対して自己整合的に形成することができるため、半導体装置（縦型トランジスタ）１の素子特性のバラつきを抑制することができ、歩留まりを改善することができるという利点がある。
また、ハードマスクを後退させて、いわゆる乗り上げ部を形成する方法と異なり、エッチングにおいて、チャネルへダメージを与える可能性のある熱燐酸によるウエットエッチングを使用する必要がないため、トランジスタ性能の劣化がないという利点がある。
また、ハードマスクを後退させて、いわゆる乗り上げ部を形成する方法と異なり、エッチングにおいて、チャネルへダメージを与える可能性のある熱燐酸によるウエットエッチングを使用する必要がないため、トランジスタ性能の劣化がないという利点がある。
１…半導体装置、１１…半導体基板、１４…ソース領域、１５…溝、１６…ゲート絶縁膜、１８…ゲート電極、１９…サイドウォール、２０…ドレイン領域、３１…ハードマスク層、３４…マスク開口部、４４…サイドウォールマスク
Claims (4)
- 内部にソース領域が形成された半導体基板上にマスク開口部を有するハードマスク層を形成する工程と、
前記マスク開口部の側壁にサイドウォールマスクを形成する工程と、
前記サイドウォールマスクと前記ハードマスク層をマスクにして前記半導体基板に溝を前記ソース領域に達するように形成する工程と、
前記サイドウォールマスクを除去する工程と、
前記マスク開口部と前記溝の内部にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極の側壁にサイドウォールを形成した後、前記ゲート電極の側方の前記半導体基板の表面側にドレイン領域を形成する工程と
を有する半導体装置の製造方法。 - 前記ハードマスク層を窒化シリコンで形成し、
前記サイドウォールマスクを酸化シリコンで形成する
請求項１記載の半導体装置の製造方法。 - 前記サイドウォールマスクを酸化シリコンで形成し、
前記サイドウォールマスクを除去する工程は前記サイドウォールマスクを希フッ酸によるウエットエッチングで除去する
請求項１記載の半導体装置の製造方法。 - 前記ドレイン領域上に金属シリサイド層を形成する
請求項１記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008067226A JP2009224543A (ja) | 2008-03-17 | 2008-03-17 | 半導体装置の製造方法 |
| TW098104982A TW200945449A (en) | 2008-03-17 | 2009-02-17 | Method for production of semiconductor device |
| CN200910118140A CN101540286A (zh) | 2008-03-17 | 2009-03-04 | 半导体装置制造方法 |
| KR1020090019900A KR20090099464A (ko) | 2008-03-17 | 2009-03-09 | 반도체 장치의 제조 방법 |
| US12/402,935 US7923332B2 (en) | 2008-03-17 | 2009-03-12 | Method for production of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2008067226A JP2009224543A (ja) | 2008-03-17 | 2008-03-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2009224543A true JP2009224543A (ja) | 2009-10-01 |
Family
ID=41063488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2008067226A Pending JP2009224543A (ja) | 2008-03-17 | 2008-03-17 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US7923332B2 (ja) |
| JP (1) | JP2009224543A (ja) |
| KR (1) | KR20090099464A (ja) |
| CN (1) | CN101540286A (ja) |
| TW (1) | TW200945449A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103515212B (zh) * | 2012-06-20 | 2017-03-22 | 中芯国际集成电路制造(上海)有限公司 | 防止金属硅化物桥接的半导体器件的制造方法 |
| CN102903623A (zh) * | 2012-09-20 | 2013-01-30 | 上海集成电路研发中心有限公司 | 一种制作栅结构的方法 |
| US20140110777A1 (en) * | 2012-10-18 | 2014-04-24 | United Microelectronics Corp. | Trench gate metal oxide semiconductor field effect transistor and fabricating method thereof |
| JP2015082564A (ja) * | 2013-10-22 | 2015-04-27 | ソニー株式会社 | メモリセル構造、メモリ製造方法、メモリ装置 |
| US20150123211A1 (en) * | 2013-11-04 | 2015-05-07 | Globalfoundries Inc. | NARROW DIFFUSION BREAK FOR A FIN FIELD EFFECT (FinFET) TRANSISTOR DEVICE |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226063A (ja) * | 1988-06-13 | 1990-01-29 | Internatl Business Mach Corp <Ibm> | トレンチ・トランジスタ構造体及びその製造方法 |
| JPH0653514A (ja) * | 1992-08-03 | 1994-02-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH0945899A (ja) * | 1995-07-27 | 1997-02-14 | Sony Corp | 縦型トランジスタを持つ半導体装置の製造方法 |
| JPH1065160A (ja) * | 1996-08-22 | 1998-03-06 | Sony Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2004111663A (ja) * | 2002-09-19 | 2004-04-08 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2004111662A (ja) * | 2002-09-19 | 2004-04-08 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940006679B1 (ko) * | 1991-09-26 | 1994-07-25 | 현대전자산업 주식회사 | 수직형 트랜지스터를 갖는 dram셀 및 그 제조방법 |
| TW399301B (en) * | 1998-04-18 | 2000-07-21 | United Microelectronics Corp | Manufacturing method of bit line |
| US6319783B1 (en) * | 1999-11-19 | 2001-11-20 | Chartered Semiconductor Manufatcuring Ltd. | Process to fabricate a novel source-drain extension |
| KR100399583B1 (ko) * | 1999-11-29 | 2003-09-26 | 한국전자통신연구원 | 자기 정렬 기술을 이용한 트렌치 게이트 전력 소자 제조방법 |
| US6956263B1 (en) * | 1999-12-28 | 2005-10-18 | Intel Corporation | Field effect transistor structure with self-aligned raised source/drain extensions |
| JP2001274396A (ja) * | 2000-03-27 | 2001-10-05 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
| JP2002076287A (ja) * | 2000-08-28 | 2002-03-15 | Nec Kansai Ltd | 半導体装置およびその製造方法 |
| EP1393362B1 (en) * | 2001-04-28 | 2011-12-14 | Nxp B.V. | Method of manufacturing a trench-gate semiconductor device |
| JP2006013556A (ja) | 2005-09-26 | 2006-01-12 | Renesas Technology Corp | 半導体装置 |
| KR100988776B1 (ko) * | 2007-12-27 | 2010-10-20 | 주식회사 동부하이텍 | 리세스드 게이트 트랜지스터의 제조 방법 |
-
2008
- 2008-03-17 JP JP2008067226A patent/JP2009224543A/ja active Pending
-
2009
- 2009-02-17 TW TW098104982A patent/TW200945449A/zh unknown
- 2009-03-04 CN CN200910118140A patent/CN101540286A/zh active Pending
- 2009-03-09 KR KR1020090019900A patent/KR20090099464A/ko not_active Application Discontinuation
- 2009-03-12 US US12/402,935 patent/US7923332B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0226063A (ja) * | 1988-06-13 | 1990-01-29 | Internatl Business Mach Corp <Ibm> | トレンチ・トランジスタ構造体及びその製造方法 |
| JPH0653514A (ja) * | 1992-08-03 | 1994-02-25 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH0945899A (ja) * | 1995-07-27 | 1997-02-14 | Sony Corp | 縦型トランジスタを持つ半導体装置の製造方法 |
| JPH1065160A (ja) * | 1996-08-22 | 1998-03-06 | Sony Corp | 縦型電界効果トランジスタ及びその製造方法 |
| JP2004111663A (ja) * | 2002-09-19 | 2004-04-08 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
| JP2004111662A (ja) * | 2002-09-19 | 2004-04-08 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN101540286A (zh) | 2009-09-23 |
| US7923332B2 (en) | 2011-04-12 |
| TW200945449A (en) | 2009-11-01 |
| US20090233409A1 (en) | 2009-09-17 |
| KR20090099464A (ko) | 2009-09-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9871141B2 (en) | Thermally tuning strain in semiconductor devices | |
| KR101617498B1 (ko) | 스트레인 버퍼 층을 가지는 금속 산화물 반도체 디바이스들 및 그 형성 방법들 | |
| KR101237179B1 (ko) | 절연 게이트 전계 효과 트랜지스터 및 그 제조 방법 | |
| US8502316B2 (en) | Self-aligned two-step STI formation through dummy poly removal | |
| US20060115941A1 (en) | Method of fabricating transistor including buried insulating layer and transistor fabricated using the same | |
| US9870951B2 (en) | Method of fabricating semiconductor structure with self-aligned spacers | |
| KR20160051512A (ko) | 소스/드레인 클래딩을 갖는 ＦｉｎＦＥＴｓ | |
| JP2007281280A (ja) | 半導体装置およびその製造方法 | |
| KR100849180B1 (ko) | 게이트 실리사이드를 갖는 반도체소자의 제조방법 | |
| JPWO2006068027A1 (ja) | 半導体装置およびその製造方法 | |
| KR20100035777A (ko) | 반도체 소자 및 그 제조 방법 | |
| JP2009224543A (ja) | 半導体装置の製造方法 | |
| US20090085075A1 (en) | Method of fabricating mos transistor and mos transistor fabricated thereby | |
| JP2007088138A (ja) | 半導体装置の製造方法 | |
| JP2008263114A (ja) | 半導体装置の製造方法および半導体装置 | |
| JP2007165532A (ja) | 半導体装置の製造方法 | |
| JP2007012988A (ja) | トランジスタ及びトランジスタの製造方法 | |
| JP2006295071A (ja) | 半導体装置の製造方法 | |
| JPH10303141A (ja) | 半導体装置及びその製造方法 | |
| JP2008066548A (ja) | 半導体装置および半導体装置の製造方法 | |
| JP2007519217A (ja) | 半導体デバイスおよびその製造方法 | |
| JP2006339597A (ja) | 半導体装置およびその製造方法 | |
| JP2006237208A (ja) | 半導体装置およびその製造方法 | |
| JP2010171086A (ja) | 半導体装置及びその製造方法 | |
| JP3725137B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20091009 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20091106 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130321 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130326 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20130806 |