JP2006237208A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】STI上端部近傍のシリコン基板に集中する応力を緩和することによって、結晶欠陥や転位の発生を抑制する。
【解決手段】ゲート電極16の側壁に酸化シリコン膜からなるサイドウォールスペーサ19を形成するためのエッチングを行う際、オーバーエッチング量を通常よりも多めに実施することによって、SOI基板1をエッチングし、素子分離溝10の上端部のSOI基板1に40nm以上、より好ましくは70nm以上の順方向テーパ(t2)を形成する。このとき、素子分離溝10に埋め込んだ酸化シリコン膜9は、SOI基板1よりも高い選択比でエッチングされるので、その表面は、テーパ(t2)の下端部よりもさらに下方に後退する。
【選択図】図12
【解決手段】ゲート電極16の側壁に酸化シリコン膜からなるサイドウォールスペーサ19を形成するためのエッチングを行う際、オーバーエッチング量を通常よりも多めに実施することによって、SOI基板1をエッチングし、素子分離溝10の上端部のSOI基板1に40nm以上、より好ましくは70nm以上の順方向テーパ(t2)を形成する。このとき、素子分離溝10に埋め込んだ酸化シリコン膜9は、SOI基板1よりも高い選択比でエッチングされるので、その表面は、テーパ(t2)の下端部よりもさらに下方に後退する。
【選択図】図12
Description
本発明は、半導体装置およびその製造技術に関し、特に、SOI(Silicon On Insulator)基板にSTI(Shallow Trench Isolation)またはSGI(Shallow Groove Isolation)と称する素子分離溝を形成する半導体装置およびその製造に適用して有効な技術に関するものである。
半導体素子の微細化および高集積化に伴い、選択酸化(Local Oxidization of Silicon;LOCOS)法に代わる素子分離構造として、半導体基板に形成した溝の内部に絶縁膜を埋め込む素子分離溝の導入が進められている。
上記素子分離溝は、選択酸化法に比べて(a)素子分離間隔を縮小することができ、(b)素子分離膜厚の制御が容易で、フィールド反転電圧の設定が容易であり、(c)溝の内部の側壁と底部とで不純物を打ち分けることによって、反転防止層を拡散層やチャネル領域から分離できるので、サブスレッショルド特性の確保、接合リーク、バックゲート効果の低減に対して有利であると考えられている。
ところが、上記素子分離溝は、半導体基板の主面に対して垂直に近い急峻な側壁を有する溝の内部に酸化シリコンなどの絶縁膜を埋め込んでいることから、素子分離溝内の絶縁膜と半導体基板との熱膨張係数差などに起因して、素子分離溝の上端部近傍の半導体基板に応力が集中し、結晶欠陥や転位が発生し易いことが知られている。素子分離溝の上端部近傍の半導体基板に上記のような結晶欠陥や転位が発生すると、この領域に形成されるMISトランジスタのソース、ドレインでリーク電流が発生し、回路の信頼性や製造歩留まりを低下させることになる。
従来、素子分離溝の上端部近傍の半導体基板に集中する応力を緩和する対策として、素子分離溝の上端部近傍の半導体基板にテーパを設けることが提案されている(特許文献1〜特許文献4など)。
例えば特許文献1(特開2003−324146号公報)には、半導体基板の活性領域上にある酸化シリコン膜と窒化シリコン膜との積層膜の側壁にボロンおよびリンを含んだ酸化シリコン膜からなるサイドウォールスペーサを形成し、このサイドウォールスペーサおよび上記窒化シリコン膜をマスクにしたウェットエッチングで基板をエッチングすることにより、トレンチ溝の上端部の半導体基板に20nm〜200nmの順テーパを形成する技術が開示されている。
特開2003−324146号公報
特開平10−308442号公報
特開平06−232249号公報
特開2003−092403号公報
近年、回路の高速化と低消費電力化を図る目的で、2層のシリコン層とそれらの間に介在する絶縁層とからなるSOI基板上に回路素子を形成する半導体デバイスが増加しつつある。
ところが、SOI基板は、シリコン層と絶縁層(通常は酸化シリコン層)との熱膨張係数差に起因して基板内に応力が蓄積されることから、通常のシリコン基板に比べて、素子分離溝の上端部近傍に応力が集中し易いという特徴がある。
また、SOI基板にMISトランジスタとバイポーラトランジスタとを形成する、いわゆるBi−CMOS型半導体装置の場合は、熱処理工程も増加するために、素子分離溝の上端部近傍に集中する応力がさらに増加する。さらに、バイポーラトランジスタは、容量低減の観点から、活性領域の周囲にSOI基板の絶縁層に達する深い溝を形成してその内部に絶縁膜を埋め込む構造を採用しているため、これも素子分離溝の上端部近傍に応力が集中する原因となる。
このように、SOI基板を使った半導体デバイスは、通常のシリコン基板を使った半導体デバイスに比べて、素子分離溝の上端部近傍に大きな応力が集中することから、従来のテーパ形成技術では、素子分離溝の上端部近傍の半導体基板に発生する結晶欠陥や転位を十分に抑制できないことが、本発明者の検討によって明らかになった。
本発明の目的は、素子分離溝の上端部近傍のSOI基板に集中する応力を緩和して、結晶欠陥や転位の発生を抑制することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の半導体装置は、2層のシリコン層とそれらの間に介在する絶縁層とからなるSOI基板の主面に複数の活性領域と、前記複数の活性領域を互いに分離する素子分離溝とが形成され、前記複数の活性領域の少なくとも一部には、MISトランジスタが形成され、前記素子分離溝には、絶縁膜が埋め込まれ、前記素子分離溝の上端部の前記SOI基板には、その上端部から下端部までの直線距離が40nm以上の順方向テーパが設けられているものである。
本発明による半導体装置の製造方法は、(a)2層のシリコン層とそれらの間に介在する絶縁層とからなるSOI基板の主面に第1酸化シリコン膜を形成し、前記第1酸化シリコン膜の上部に、素子分離領域が開口された窒化シリコン膜を形成する工程と、
(b)前記窒化シリコン膜をマスクにしたドライエッチングで前記素子分離領域の前記SOI基板に溝を形成する工程と、
(c)前記工程(b)の後、前記溝の上端部に露出した前記第1酸化シリコン膜を等方性エッチングして活性領域方向に後退させることにより、前記溝の上端部の前記SOI基板に第1の順方向テーパを形成する工程と、
(d)前記溝の内部に第1絶縁膜を埋め込むことによって、前記素子分離領域の前記SOI基板に素子分離溝を形成する工程と、
(e)前記窒化シリコン膜を除去した後、前記素子分離溝に囲まれた前記SOI基板の活性領域の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
(f)前記工程(e)の後、前記SOI基板の主面に形成した第2酸化シリコン膜を異方性エッチングすることによって、前記ゲート電極の側壁に前記第2酸化シリコン膜からなるサイドウォールスペーサを形成する工程とを含み、
前記工程(f)のエッチングを行う際、前記SOI基板の表面をオーバーエッチングすることによって、前記素子分離溝の上端部の前記SOI基板に、前記第1の順方向テーパよりも大きい第2の順方向テーパを形成するものである。
(b)前記窒化シリコン膜をマスクにしたドライエッチングで前記素子分離領域の前記SOI基板に溝を形成する工程と、
(c)前記工程(b)の後、前記溝の上端部に露出した前記第1酸化シリコン膜を等方性エッチングして活性領域方向に後退させることにより、前記溝の上端部の前記SOI基板に第1の順方向テーパを形成する工程と、
(d)前記溝の内部に第1絶縁膜を埋め込むことによって、前記素子分離領域の前記SOI基板に素子分離溝を形成する工程と、
(e)前記窒化シリコン膜を除去した後、前記素子分離溝に囲まれた前記SOI基板の活性領域の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
(f)前記工程(e)の後、前記SOI基板の主面に形成した第2酸化シリコン膜を異方性エッチングすることによって、前記ゲート電極の側壁に前記第2酸化シリコン膜からなるサイドウォールスペーサを形成する工程とを含み、
前記工程(f)のエッチングを行う際、前記SOI基板の表面をオーバーエッチングすることによって、前記素子分離溝の上端部の前記SOI基板に、前記第1の順方向テーパよりも大きい第2の順方向テーパを形成するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
素子分離溝の上端部近傍のSOI基板に集中する応力を緩和して、結晶欠陥や転位の発生を抑制することが可能となるので、SOI基板を使った半導体装置の信頼性および製造歩留まりを向上させることができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。本実施の形態を説明するための全図において、同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
本実施の形態は、バイポーラトランジスタと、nチャネル型MISトランジスタ(以下、nMISトランジスタという)と、pチャネル型MISトランジスタ(以下、pMISトランジスタという)とで回路を構成するBi−CMOS型半導体装置に適用したものであり、以下、その製造方法を図1〜図14を用いて工程順に説明する。
まず、図1に示すようなSOI基板1を用意する。SOI基板1は、p型の単結晶シリコンからなる支持基板1aおよびシリコン層1cを酸化シリコン層1bを介して貼り合わせたもので、シリコン層1cの厚さは1μm程度である。
次に、図2に示すように、SOI基板1の主面の一部(pMISトランジスタ形成領域)にp型不純物をイオン注入し、他部(nMISトランジスタ形成領域およびバイポーラトランジスタ形成領域)にn型不純物をイオン注入することによって、素子分離用のn型埋込み層2およびp型埋込み層3をそれぞれ形成した後、SOI基板1の主面上にシリコンのエピタキシャル層4を成長させる。エピタキシャル層4の厚さは0.5μm程度である。
次に、図3に示すように、SOI基板1を熱処理してその表面に膜厚10nm程度の薄い酸化シリコン膜5を形成し、続いて酸化シリコン膜5上にCVD(Chemical Vapor Deposition)法で膜厚120nm程度の窒化シリコン膜6を堆積した後、フォトレジスト膜(図示せず)をマスクにしたドライエッチングで素子分離溝形成領域の窒化シリコン膜6と酸化シリコン膜5を除去する。SOI基板1と窒化シリコン膜6との間に形成する酸化シリコン膜5は、SOI基板1と窒化シリコン膜6との界面に生じる応力を緩和し、この応力に起因してSOI基板1の表面に転位などの欠陥が発生するのを防ぐためのバッファ層である。
次に、図4に示すように、窒化シリコン膜6をマスクにして素子分離溝形成領域のSOI基板1をエッチングすることにより、深さ350nm程度の溝7を形成する。
次に、図5に示すように、フッ酸系のウェットエッチング液を用いてSOI基板1の表面を等方性エッチングすることにより、溝7の上端部に露出した酸化シリコン膜5を活性領域方向に後退させる。このとき、溝7の内壁のSOI基板1も僅かにエッチングされるので、溝7の上端部のSOI基板1に小さな順方向テーパ(t1)が形成される。
次に、図6に示すように、SOI基板1を熱処理することによって、溝7の内壁に膜厚10nm程度の薄い酸化シリコン膜8を形成する。この酸化シリコン膜8は、前記図4の工程で溝7の内壁に生じたドライエッチングのダメージを回復させると共に、後の工程で溝7の内部に埋め込む酸化シリコン膜とSOI基板1の界面応力を緩和するためのバッファ層である。
次に、図7に示すように、SOI基板1上に酸化シリコン膜9を堆積する。酸化シリコン膜9は、溝7の内部を完全に埋め込むことのできる膜厚(例えば500〜600nm程度)で堆積する。また、酸化シリコン膜9は、例えば酸素とテトラエトキシシラン((C2H5)4Si)とを使ったCVD法によって成膜される酸化シリコン膜のように、ステップカバレージのよい成膜方法で堆積する。
次に、SOI基板1を約1000〜1150℃で熱酸化することによって、上記酸化シリコン膜9の膜質を改善するためのデンシファイ(焼き締め)を行った後、図8に示すように化学的機械研磨(Chemical Mechanical Polishing)法で溝7の上部の酸化シリコン膜9を研磨することによって、その表面を平坦化する。この研磨は、窒化シリコン膜6をストッパに用いて行なうが、窒化シリコン膜6上に酸化シリコン膜9が残らないようにするために、若干のオーバー研磨を行った時点を終点とする。ここまでの工程で、溝7の内部に酸化シリコン膜9が埋め込まれた素子分離溝10がほぼ完成する。
次に、熱リン酸系のウェットエッチング液を用いて窒化シリコン膜6を除去した後、図9に示すように、バイポーラトランジスタ形成領域に形成された素子分離溝10の内部に深溝11を形成する。深溝11を形成するには、まず、フォトレジスト膜(図示せず)をマスクにして素子分離溝10の内部の酸化シリコン膜9とその下部のSOI基板1をドライエッチングすることによって、酸化シリコン層1bに達する深溝11を形成する。次に、SOI基板1上にCVD法で酸化シリコン膜12を堆積することによって、深溝11の内部に酸化シリコン膜12を埋め込んだ後、深溝11の外部の酸化シリコン膜12をエッチバックする。このとき、pMISトランジスタ形成領域とnMISトランジスタ形成領域とを分離する素子分離溝10の内部に深溝11を形成してもよい。
次に、nMISトランジスタ形成領域のSOI基板1にp型不純物をイオン注入し、pMISトランジスタ形成領域のSOI基板1にn型不純物をイオン注入した後、SOI基板1を約950℃で熱処理し、上記不純物を拡散させる。これにより、図10に示すように、nMISトランジスタ形成領域のSOI基板1にp型ウエル13が形成され、pMISトランジスタ形成領域のSOI基板1およびバイポーラトランジスタ形成領域のSOI基板1にn型ウエル14が形成される。続いて、フッ酸系のウェットエッチングを用いてSOI基板1の表面の酸化シリコン膜5を除去した後、SOI基板1を約800〜850℃で熱酸化することによって、その表面に膜厚7nm程度の清浄なゲート酸化膜15を形成する。
次に、図11に示すように、nMISトランジスタとpMISトランジスタのそれぞれのゲート電極16を形成する。ゲート電極16を形成するには、SOI基板1上にCVD法でn型多結晶シリコン膜を堆積し、続いてフォトレジスト膜(図示せず)をマスクにしたドライエッチングでn型多結晶シリコン膜をパターニングする。続いて、p型ウエル13にn型不純物をイオン注入してn−型半導体領域17を形成し、n型ウエル14にp型不純物をイオン注入してp−型半導体領域18を形成する。n−型半導体領域17は、nMISトランジスタをLDD(Lightly Doped Drain)構造にするために形成し、p−型半導体領域18は、pMISトランジスタをLDD構造にするために形成する。
次に、図12に示すように、ゲート電極16の側壁に酸化シリコン膜からなるサイドウォールスペーサ19を形成する。サイドウォールスペーサ19を形成するには、SOI基板1上にCVD法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングする。このとき、素子分離溝10に埋め込んだ酸化シリコン膜9や深溝11に埋め込んだ酸化シリコン膜12もエッチングされるので、その表面が後退する。
本実施の形態では、上記サイドウォールスペーサ19を形成するためのエッチングを行う際、オーバーエッチング量を通常よりも多めに実施する(例えば20%以上)。このようにすると、酸化シリコン膜9、12の表面がエッチングされて後退するだけでなく、SOI基板1のシリコンも僅かにエッチングされて後退する。
前述したように、本実施の形態では、素子分離溝形成領域のSOI基板1をエッチングして溝7を形成した後、SOI基板1の表面を等方性エッチングすることにより、溝7の上端部のSOI基板1に小さなテーパ(t1)を形成しておく(図5参照)。このため、上記のオーバーエッチングによってSOI基板1の表面を後退させると、素子分離溝10の上端部のSOI基板1に形成されていたテーパ(t1)が成長し、さらに大きい順方向テーパ(t2)が形成される。テーパ(t2)の好ましい大きさは、その上端部から下端部までの直線距離が少なくとも40nm以上であり、より好ましくは70nm以上である。また、このオーバーエッチングを行うと、素子分離溝10に埋め込んだ酸化シリコン膜9や深溝11に埋め込んだ酸化シリコン膜12は、SOI基板1よりも高い選択比でエッチングされるので、それらの表面は、上記テーパ(t2)の下端部よりもさらに下方に後退する。
このように、素子分離溝10の上端部のSOI基板1に大きいテーパ(t2)を形成することにより、素子分離溝10の上端部のSOI基板1に集中する応力が緩和されるので、MISトランジスタのソース、ドレインが形成される領域である素子分離溝10の上端部のSOI基板1に結晶欠陥や転位が生じ難くなる。この結果、上記の結晶欠陥や転位に起因するMISトランジスタのリーク電流が低減されるので、Bi−CMOS LSIの信頼性および製造歩留まりを向上させることができる。
また、本実施の形態によれば、素子分離溝10に埋め込んだ酸化シリコン膜9の表面や深溝11に埋め込んだ酸化シリコン膜12の表面をテーパ(t2)の下端部よりも下方に後退させる。これにより、酸化シリコン膜9、12の体積が低減されるので、酸化シリコン膜9、12とSOI基板1との間に生じる応力も緩和され、結晶欠陥や転位がさらに生じ難くなるという効果も得られる。
次に、図13に示すように、p型ウエル13にn型不純物をイオン注入することによってnMISトランジスタのn+型半導体領域(ソース、ドレイン)20を形成し、n型ウエル14にp型不純物をイオン注入することによってpMISトランジスタのp+型半導体領域(ソース、ドレイン)21を形成する。一方、バイポーラトランジスタ形成領域のn型ウエル14の一部にn型不純物をイオン注入することによってコレクタ引き出し領域22を形成し、他の一部にp型不純物をイオン注入することによってベース領域23を形成する。
次に、図14に示すように、SOI基板1上にCVD法で酸化シリコン膜24を堆積し、続いてベース領域23の上部の酸化シリコン膜24をエッチングして開口25を形成した後、開口25の上部にエミッタ引き出し電極26を形成する。エミッタ引き出し電極26は、SOI基板1上にCVD法で堆積したn型多結晶シリコン膜をパターニングして形成する。その後、SOI基板1を熱処理し、エミッタ引き出し電極26中のn型不純物をベース領域23の表面の一部に拡散させることによって、エミッタ領域27を形成する。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるBi−CMOS型半導体装置に適用した場合について説明したが、それに限定されるものではなく、SOI基板を使った半導体装置に広く適用することができる。
本発明の半導体装置は、SOI基板を使った半導体装置に適用することができる。
1 SOI基板
1a 支持基板
1b 酸化シリコン層
1c シリコン層
2 n型埋込み層
3 p型埋込み層
4 エピタキシャル層
5 酸化シリコン膜
6 窒化シリコン膜
7 溝
8、9 酸化シリコン膜
10 素子分離溝
11 深溝
12 酸化シリコン膜
13 p型ウエル
14 n型ウエル
15 ゲート酸化膜
16 ゲート電極
17 n−型半導体領域
18 p−型半導体領域
19 サイドウォールスペーサ
20 n+型半導体領域(ソース、ドレイン)
21 p+型半導体領域(ソース、ドレイン)
22 コレクタ引き出し領域
23 ベース領域
24 酸化シリコン膜
25 開口
26 エミッタ引き出し電極
27 エミッタ領域
t1、t2 テーパ
1a 支持基板
1b 酸化シリコン層
1c シリコン層
2 n型埋込み層
3 p型埋込み層
4 エピタキシャル層
5 酸化シリコン膜
6 窒化シリコン膜
7 溝
8、9 酸化シリコン膜
10 素子分離溝
11 深溝
12 酸化シリコン膜
13 p型ウエル
14 n型ウエル
15 ゲート酸化膜
16 ゲート電極
17 n−型半導体領域
18 p−型半導体領域
19 サイドウォールスペーサ
20 n+型半導体領域(ソース、ドレイン)
21 p+型半導体領域(ソース、ドレイン)
22 コレクタ引き出し領域
23 ベース領域
24 酸化シリコン膜
25 開口
26 エミッタ引き出し電極
27 エミッタ領域
t1、t2 テーパ
Claims (10)
- 2層のシリコン層とそれらの間に介在する絶縁層とからなるSOI基板の主面に複数の活性領域と、前記複数の活性領域を互いに分離する素子分離溝とが形成され、
前記複数の活性領域の少なくとも一部には、MISトランジスタが形成され、
前記素子分離溝には、絶縁膜が埋め込まれ、
前記素子分離溝の上端部の前記SOI基板には、その上端部から下端部までの直線距離が40nm以上の順方向テーパが設けられていることを特徴とする半導体装置。 - 前記順方向テーパは、その上端部から下端部までの直線距離が70nm以上であることを特徴とする請求項1記載の半導体装置。
- 前記素子分離溝に埋め込まれた前記絶縁膜の表面の高さは、前記順方向テーパの下端部よりも下方に位置していることを特徴とする請求項1記載の半導体装置。
- 前記複数の活性領域の他の一部には、バイポーラトランジスタが形成され、前記バイポーラトランジスタが形成された前記活性領域を囲む前記素子分離溝の内側には、前記SOI基板の前記絶縁層に達する深溝が設けられていることを特徴とする請求項1記載の半導体装置。
- (a)2層のシリコン層とそれらの間に介在する絶縁層とからなるSOI基板の主面に第1酸化シリコン膜を形成し、前記第1酸化シリコン膜の上部に、素子分離領域が開口された窒化シリコン膜を形成する工程と、
(b)前記窒化シリコン膜をマスクにしたドライエッチングで前記素子分離領域の前記SOI基板に溝を形成する工程と、
(c)前記工程(b)の後、前記溝の上端部に露出した前記第1酸化シリコン膜を等方性エッチングして活性領域方向に後退させることにより、前記溝の上端部の前記SOI基板に第1の順方向テーパを形成する工程と、
(d)前記溝の内部に第1絶縁膜を埋め込むことによって、前記素子分離領域の前記SOI基板に素子分離溝を形成する工程と、
(e)前記窒化シリコン膜を除去した後、前記素子分離溝に囲まれた前記SOI基板の活性領域の表面にゲート絶縁膜を介してゲート電極を形成する工程と、
(f)前記工程(e)の後、前記SOI基板の主面に形成した第2酸化シリコン膜を異方性エッチングすることによって、前記ゲート電極の側壁に前記第2酸化シリコン膜からなるサイドウォールスペーサを形成する工程とを含み、
前記工程(f)のエッチングを行う際、前記SOI基板の表面をオーバーエッチングすることによって、前記素子分離溝の上端部の前記SOI基板に、前記第1の順方向テーパよりも大きい第2の順方向テーパを形成することを特徴とする半導体装置の製造方法。 - 前記第2の順方向テーパは、その上端部から下端部までの直線距離が40nm以上であることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記第2の順方向テーパは、その上端部から下端部までの直線距離が70nm以上であることを特徴とする請求項6記載の半導体装置の製造方法。
- 前記工程(f)で前記SOI基板の表面をオーバーエッチングすることによって、前記素子分離溝に埋め込まれた前記第1絶縁膜の表面の高さを、前記第2の順方向テーパの下端部よりも下方に後退させることを特徴とする請求項5記載の半導体装置の製造方法。
- 前記SOI基板にバイポーラトランジスタを形成する工程と、前記バイポーラトランジスタが形成される活性領域を囲む前記素子分離溝の内側に、前記SOI基板の前記絶縁層に達する深溝を形成する工程とをさらに含むことを特徴とする請求項5記載の半導体装置の製造方法。
- 前記工程(c)の後、前記工程(d)に先だって、前記SOI基板を熱処理することにより、前記溝の内壁に第3酸化シリコン膜を形成する工程とをさらに含むことを特徴とする請求項5記載の半導体装置の製造方法。
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US7808052B2 (en) | 2008-02-19 | 2010-10-05 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
JP2012175061A (ja) * | 2011-02-24 | 2012-09-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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2005
- 2005-02-24 JP JP2005048559A patent/JP2006237208A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7808052B2 (en) | 2008-02-19 | 2010-10-05 | Elpida Memory, Inc. | Semiconductor device and method of forming the same |
US7947550B2 (en) | 2008-02-19 | 2011-05-24 | Elpida Memory, Inc. | Method of forming semiconductor device |
JP2012175061A (ja) * | 2011-02-24 | 2012-09-10 | Rohm Co Ltd | 半導体装置およびその製造方法 |
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