JP2006147975A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 63
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000012535 impurity Substances 0.000 claims abstract description 57
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 48
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 20
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 20
- 239000010703 silicon Substances 0.000 claims abstract description 20
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000010030 laminating Methods 0.000 claims abstract description 7
- 230000001590 oxidative effect Effects 0.000 claims abstract 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 12
- 238000001020 plasma etching Methods 0.000 claims 1
- 239000010408 film Substances 0.000 description 128
- 229910021417 amorphous silicon Inorganic materials 0.000 description 21
- 238000005530 etching Methods 0.000 description 20
- 239000007795 chemical reaction product Substances 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 230000001133 acceleration Effects 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 230000001131 transforming effect Effects 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract
【課題】 ゲート電極側面のサイドウォールの形状を制御することにより、所望のエクステンション構造が得られ、微細化に好適な構造を有する半導体装置およびその製造方法を提供する。
【解決手段】 ゲート電極１６を含む半導体基板１１の全面に第１絶縁膜１７およびシリコン膜を順次積層する工程と、ゲート電極１６の側面を除いてシリコン膜を選択除去した後、ゲート電極１６の側面のシリコン膜を酸化して第１シリコン酸化膜１８に変成する工程と、第１シリコン酸化膜１８をマスクとして第１絶縁膜１７を除去した後、ゲート電極１６の両側に第１不純物層２０、２１を形成する工程と、ゲート電極１６の側面に、第１シリコン酸化膜１８より厚い側壁絶縁膜１９を更に積層する工程と、側壁絶縁膜１９をマスクとして、第２不純物層２２、２３を形成する工程を有する。
【選択図】 図１
【解決手段】 ゲート電極１６を含む半導体基板１１の全面に第１絶縁膜１７およびシリコン膜を順次積層する工程と、ゲート電極１６の側面を除いてシリコン膜を選択除去した後、ゲート電極１６の側面のシリコン膜を酸化して第１シリコン酸化膜１８に変成する工程と、第１シリコン酸化膜１８をマスクとして第１絶縁膜１７を除去した後、ゲート電極１６の両側に第１不純物層２０、２１を形成する工程と、ゲート電極１６の側面に、第１シリコン酸化膜１８より厚い側壁絶縁膜１９を更に積層する工程と、側壁絶縁膜１９をマスクとして、第２不純物層２２、２３を形成する工程を有する。
【選択図】 図１
Description
本発明は、半導体装置およびその製造方法に係り、特に絶縁ゲート電界効果トランジスタの微細化に好適な構造を有する半導体装置およびその製造方法に関する。
半導体装置の高集積化に伴って、チップサイズの増大を抑制するために絶縁ゲート電界効果トランジスタ（以下、ＭＩＳトランジスタという）の微細化が求められている。
ＭＩＳトランジスタのソース・ドレイン間に大きな電圧が印加されたときに電界を緩和してブレークダウンや特性劣化を防止するために、ＭＩＳトランジスタのチャネル領域に隣接して不純物が低濃度にドーピングされた低濃度領域と、低濃度領域に隣接して不純物が高濃度にドーピングされた高濃度領域を有するエクステンション構造が用いられている。
従来、エクステンション構造はゲート電極、あるいはゲート電極側面に形成したサイドウォールをマスクとしてそれぞれ不純物をイオン注入することにより形成していた（例えば、特許文献１参照。）。
特許文献１に開示された半導体装置の製造方法では、シリコン基板上にゲート電極を形成する工程と、ゲート電極をマスクとして不純物を比較的低濃度で導入する工程と、ゲート電極全表面を覆うようにシリコン窒化膜を堆積する工程と、シリコン窒化膜が被覆したゲート電極を覆うようにシリコン酸化膜を堆積する工程と、シリコン酸化膜を異方性エッチングによりゲート電極の側壁にのみ残存させる工程と、シリコン窒化膜とシリコン酸化膜が側壁に残存したゲート電極をマスクとして、不純物を比較的高濃度で導入する工程を有している。
ここで、シリコン窒化膜はシリコン基板とのエッチング選択比が大きいので、異方性エッチングの際のストッパーとしていわゆる削り過ぎを防止している。
然しながら、特許文献１に開示された半導体装置の製造方法では、直接ゲート電極をマスクとして低濃度の不純物を導入しているので、ＭＩＳトランジスタの微細化に伴いゲート長が短縮されるほど、不純物のゲート電極下への拡散が無視できなくなる。
そのため、低濃度不純物をゲート電極側面に形成したサイドウォールをマスクとして導入する必要があるが、従来のサイドウォールの形成方法では、ＭＩＳトランジスタの微細化に伴いゲート電極側面の絶縁膜が、例えば１０ｎｍ以下と薄くなるにつれて、所望のサイドウォール形状が得られなくなるという問題がある。
そのため、低濃度不純物をゲート電極側面に形成したサイドウォールをマスクとして導入する必要があるが、従来のサイドウォールの形成方法では、ＭＩＳトランジスタの微細化に伴いゲート電極側面の絶縁膜が、例えば１０ｎｍ以下と薄くなるにつれて、所望のサイドウォール形状が得られなくなるという問題がある。
即ち、ＲＩＥ法による異方性エッチングにおいては、シリコン酸化膜をエッチングするメカニズムと、エッチングにより生じた反応生成物がシリコン酸化膜に再堆積するメカニズムの両方を有しているので、薄い絶縁膜をエッチングする条件によっては、反応生成物がシリコン酸化膜に再堆積するメカニズムが無視できなくなる。
その結果、ゲート電極の下部側面に反応生成物が再堆積してシリコン酸化膜が裾を引く形状となるので、イオン注入のマスクとなる最終的なサイドウォールの膜厚にばらつきが生じるという問題がある。
その結果、ゲート電極の下部側面に反応生成物が再堆積してシリコン酸化膜が裾を引く形状となるので、イオン注入のマスクとなる最終的なサイドウォールの膜厚にばらつきが生じるという問題がある。
更に、シリコン窒化膜が薄くなるほど異方性エッチングのストッパーとしての効果が低下するので、薄い絶縁膜をエッチングする条件によっては、下地のシリコン基板までエッチングされ、ゲート電極とシリコン基板とに段差が生じるという問題がある。
従って、ゲート電極と低濃度層、あるいは高濃度層との距離が変動して所望のエクステンション構造が得られないので、ＭＩＳトランジスタの特性がばらつくという問題がある。
特開平３−１０１２３８号公報（３頁、図１）
本発明は、ゲート電極側面のサイドウォールの形状を制御することにより、所望のエクステンション構造が得られ、微細化に好適な構造を有する半導体装置およびその製造方法を提供する。
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、前記ゲート電極を含む前記半導体基板の主面上に第１絶縁膜およびシリコン膜を順次積層する工程と、前記ゲート電極の側面を除いて前記シリコン膜を選択除去した後、前記ゲート電極の側面の前記シリコン膜を酸化して第１シリコン酸化膜に変成する工程と、前記第１シリコン酸化膜をマスクとして前記半導体基板の主面上の前記第１絶縁膜を除去した後、前記半導体基板の主面に第１不純物層を形成する工程と、前記ゲート電極側面に、前記第１シリコン酸化膜より厚い側壁絶縁膜を更に積層する工程と、前記側壁絶縁膜をマスクとして、前記第１不純物層に隣接し、前記第１不純物層と同じ導電型で、且つ前記第１不純物層より不純物濃度の高い第２不純物層を形成する工程と、を有することを特徴としている。
また、本発明の一態様の半導体装置では、半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極の側面に順次積層された第１絶縁膜、第１シリコン酸化膜、および前記第１シリコン酸化膜より厚い側壁絶縁膜と、前記側壁絶縁膜の下側の前記半導体基板の主面に形成された第１不純物層と、前記第１不純物層に隣接し、前記第１不純物層と同じ導電型で、且つ前記第１不純物層より不純物濃度の高い第２不純物層と、を具備し、前記ゲート絶縁膜の下面と前記第１不純物層の表面とが略同一平面上にあり、且つ前記ゲート電極の下部側面の第１シリコン酸化膜の側壁面が前記平面に対して実質的に垂直な平面上にあることを特徴としている。
本発明の半導体装置の製造方法によれば、ゲート電極側面に基板との間に段差がなく、且つ基板に対してほぼ垂直な形状のサイドウォールが得られる。
その結果、ゲート電極と不純物層との距離が略一定となるので、所望のエクステンション構造を有するＭＩＳトランジスタを安定して製造することができる。
従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
その結果、ゲート電極と不純物層との距離が略一定となるので、所望のエクステンション構造を有するＭＩＳトランジスタを安定して製造することができる。
従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
以下、本発明の実施例について図面を参照しながら説明する。
図１は本発明の実施例１に係る半導体装置を示す図で、図１（ａ）はその断面図、図１（ｂ）は図１（ａ）の要部を拡大した断面図、図２乃至図８は半導体装置の製造工程を順に示す断面図である。
本実施例は、ゲート電極側面に形成された薄膜の第１サイドウォールをマスクとして低濃度領域を形成し、厚膜の第２サイドウォールをマスクとして高濃度領域を形成したエクステンション構造のＭＩＳトランジスタを有する半導体装置を製造する場合の例である。
図１（ａ）に示すように、本実施例の半導体装置１０は、半導体基板１１、例えばｎ型シリコン基板に形成されたｐ型ウェル領域１２と、ｐ型ウェル領域１２を電気的に分離する絶縁分離溝１３、１４と、ｐ型ウェル領域１２にゲート絶縁膜１５を介して形成されたゲート電極１６と、ゲート電極１６の側面に順次積層された第１絶縁膜１７、第１シリコン酸化膜１８および側壁絶縁膜１９とを有している。
更に、側壁絶縁膜１９の下側のｐ型ウェル領域１２に形成されたｎ型の第１不純物層２０、２１と、第１不純物層２０、２１にそれぞれ隣接して形成され、第１不純物層２０、２１より不純物濃度が高いｎ型の第２不純物層２２、２３とを有している。
第１不純物層２０、２１はエクステンション構造の低濃度領域でｐｎ接合界面の電界を緩和する電界緩和層、第２不純物層２２、２３は高濃度領域でソース・ドレインとして機能している。
図１（ｂ）に示すように、ゲート電極１６の下部側面の第１絶縁膜１７は、厚さが例えば２ｎｍ、第１シリコン酸化膜１８は厚さが、例えば８ｎｍで、第１シリコン酸化膜１８の側壁面がｐ型ウェル領域１２の表面である平面Ｐに対して裾を引くことなくほぼ垂直で、その厚さが略一定に制御されているので、ゲート絶縁膜１５と第１不純物層２０、２１との距離が略一定になる。
また、第１シリコン酸化膜１８の側壁面の両側でｐ型ウェル領域１２表面には段差がないので、ゲート絶縁膜１５の下面と第１不純物層２０、２１の表面とがｐ型ウェル領域１２の表面である同一平面Ｐ上に形成されている。
また、第１シリコン酸化膜１８の側壁面の両側でｐ型ウェル領域１２表面には段差がないので、ゲート絶縁膜１５の下面と第１不純物層２０、２１の表面とがｐ型ウェル領域１２の表面である同一平面Ｐ上に形成されている。
その結果、ゲート絶縁膜１５と第１不純物層２０、２１との距離が水平方向および垂直方向とも略一定に制御された所望のエクステンション構造のＭＩＳトランジスタを得ることが可能である。
次に、半導体装置１０の製造方法について図２乃至図８を用いて詳しく説明する。
始に、図２に示すように、トレンチに絶縁物を埋め込んで形成した絶縁分離溝１３、１４で電気的に分離されたｐ型ウェル領域１２に、ゲート絶縁膜１５およびゲート電極１６を形成する。
始に、図２に示すように、トレンチに絶縁物を埋め込んで形成した絶縁分離溝１３、１４で電気的に分離されたｐ型ウェル領域１２に、ゲート絶縁膜１５およびゲート電極１６を形成する。
例えば、熱酸化法により厚さ１．５ｎｍ程度のシリコン酸化膜と、ＣＶＤ（Chemical Vapor Deposition）法により厚さ１５０ｎｍ程度のポリシリコン膜を形成した後、フォトリソグラフィ技術によりレジストの開口パターニングを行い、異方性エッチング、例えばＲＩＥ法によりシリコン酸化膜をストッパーとしてポリシリコン膜をエッチングして長さ５０ｎｍ程度のゲート電極１６を形成し、ゲート電極１６をマスクとしてシリコン酸化膜をウエットエッチングしてゲート絶縁膜１５を形成する。
次に、図３に示すように、ゲート電極１６を含む半導体基板１１の全面に第１絶縁膜１７として、例えばプラズマＣＶＤ法により厚さ２ｎｍ程度のシリコン窒化膜と、例えばＣＶＤ法により厚さ４ｎｍ程度のアモルファスシリコン膜３０を形成する。
次に、図４に示すように、ＲＩＥ法により第１絶縁膜１７をストッパーとして、ゲート電極１６の側面を除いてアモルファスシリコン膜３０をエッチングする。
エッチング条件を制御することにより、アモルファスシリコン膜３０はシリコン酸化膜に比べてエッチングレートが顕著に大きく、且つ４ｎｍと薄膜なので、短時間にエッチングが終了する。
その結果、ゲート電極１６の下部側面のアモルファスシリコン膜３０は第１絶縁膜１７上に反応生成物の再堆積による裾引き部３１を生じることなく、アモルファスシリコン膜３０の下部側壁面がｐ型ウェル領域１２の表面である平面Ｐに対してほぼ垂直な形状に加工される。
エッチング条件を制御することにより、アモルファスシリコン膜３０はシリコン酸化膜に比べてエッチングレートが顕著に大きく、且つ４ｎｍと薄膜なので、短時間にエッチングが終了する。
その結果、ゲート電極１６の下部側面のアモルファスシリコン膜３０は第１絶縁膜１７上に反応生成物の再堆積による裾引き部３１を生じることなく、アモルファスシリコン膜３０の下部側壁面がｐ型ウェル領域１２の表面である平面Ｐに対してほぼ垂直な形状に加工される。
更に、シリコン窒化膜に対して高いエッチング選択比が取れるので、第１絶縁膜１７であるシリコン窒化膜が２ｎｍと薄くても、下地のｐ型ウェル領域１２までエッチングされて段差部３２を生じることがない。
次に、図５に示すように、例えば酸素雰囲気中、８５０℃から１１００℃で第１絶縁膜１７をストッパーとしてアモルファスシリコン膜３０を熱酸化する。
熱酸化により、アモルファスシリコン膜３０は下部側壁面の垂直な形状を維持したまま堆積が膨張し、厚さ８ｎｍ程度の第１シリコン酸化膜１８に変成する。
熱酸化により、アモルファスシリコン膜３０は下部側壁面の垂直な形状を維持したまま堆積が膨張し、厚さ８ｎｍ程度の第１シリコン酸化膜１８に変成する。
次に、第１絶縁膜１７を、例えば熱燐酸によりエッチングすることにより、ゲート電極１６の側面に第１絶縁膜１７と第１シリコン酸化膜１８が積層され、ｐ型ウェル領域１２との間に段差がなく、且つほぼ垂直な形状に制御された厚さ１０ｎｍ程度の第１サイドウォールを得ることが可能である。
次に、図６に示すように、ゲート電極１６および第１サイドウォールをマクスとして、半導体基板１１に対して垂直方向から、例えば砒素（Ａｓ）イオンを加速電圧１０ＫｅＶ、ドーズ量１Ｅ１３ａｔｏｍｓ／ｃｍ３程度注入することにより、ｐｎ接合の電界緩和層となるｎ型の第１不純物層２０、２１を形成する。
次に、図７に示すように、ゲート電極１６を含む半導体基板１１の全面に、例えばプラズマＣＶＤ法により絶縁膜、例えばＣＶＤ法によるシリコン窒化膜あるいはシリコン酸化膜を厚さ１００ｎｍ程度形成した後、異方性エッチング、例えばＲＩＥ法によりゲート電極１６の側面を除いて絶縁膜をエッチングする。
これにより、ゲート電極１６の側面に第１絶縁膜１７、第１シリコン酸化膜１８、側壁絶縁膜１９が積層された第２サイドウォールが形成される。
次に、図８に示すように、ゲート電極１６および第２サイドウォールをマスクとして、半導体基板１１に対して垂直方向から、例えば砒素（Ａｓ）イオンを加速電圧２０ＫｅＶ、ドーズ量１Ｅ１５ａｔｏｍｓ／ｃｍ３程度注入することにより、ソースＳ・ドレインＤとなる第２不純物層２２、２３を形成する。
これにより、図１に示したゲート絶縁膜１５の下面と第１不純物層２０、２１の表面が略同一平面Ｐ上にあり、ゲート電極１６の下部側面の第１シリコン酸化膜１８の側壁面が平面Ｐに対して実質的に垂直な位置関係にある半導体装置１０が完成する。
以上説明したように、本実施例の半導体装置の製造方法によれば、ゲート電極１６の側面にアモルファスシリコン膜３０を形成した後、熱酸化によりシリコン酸化膜１８に変成したので、ｐ型ウェル領域１２との間に段差がなく、且つほぼ垂直な形状に制御された第１サイドウォールが得られる。
その結果、ゲート電極１６と第１不純物層２０、２１との距離が略一定となるので、所望のエクステンション構造を有するＭＩＳトランジスタを安定して製造することができる。従って、微細化によりチップサイズが小さく集積度の高い半導体装置を提供することができる。
ここでは、シリコン膜がアモルファスシリコン膜３０の場合について説明したが、ポリシリコン膜であっても構わない。
図９および図１０は本発明の実施例２に係る半導体装置の製造工程を順に示す断面図である。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、第１絶縁膜１７とアモルファスシリコン膜３０との間に第２絶縁膜を形成したことにある。
本実施例において、上記実施例１と同一の構成部分には同一符号を付してその説明は省略し、異なる部分についてのみ説明する。
本実施例が実施例１と異なる点は、第１絶縁膜１７とアモルファスシリコン膜３０との間に第２絶縁膜を形成したことにある。
即ち、図９（ａ）に示すように、実施例２に係る半導体装置は、ｐ型ウェル領域１２の表面にゲート絶縁膜１５を介してゲート電極１６を形成した後、図９（ｂ）に示すように、ゲート電極１６を含む半導体基板１１の全面に第１絶縁膜１７、第２絶縁膜４０、例えばＣＶＤ法により厚さ２ｎｍ程度のシリコン酸化膜およびアモルファスシリコン膜３０を順次積層している。
次に、図９（ｃ）に示すように、ＲＩＥ法によりゲート電極１６の側面を除いてアモルファスシリコン膜３０をエッチング除去する。第２絶縁膜４０であるシリコン酸化膜は第１絶縁膜１７であるシリコン窒化膜より高いエッチング選択比が得られる。
その結果、ゲート電極１６の下部側面のアモルファスシリコン膜３０に反応生成物が再堆積した裾引き３１がなく、アモルファスシリコン膜３０の下部側壁面がｐ型ウェル領域１２の表面である平面Ｐに対してより垂直に近い形状のアモルファスシリコン膜３０を得ることが可能である。
次に、図１０（ａ）に示すように、熱酸化によりアモルファスシリコン膜３０を第１シリコン膜１８に変成する。
次に、図１０（ｂ）に示すように、第１シリコン酸化膜１８をマスクとして、フッ酸系のエッチャントにより第２絶縁膜４０をエッチングし、第１絶縁膜１７を露出させる。
このとき、第１シリコン酸化膜１８も若干エッチングされるが、エッチング量は僅かなので第１シリコン酸化膜１８の形状に影響を及ぼさない。
このとき、第１シリコン酸化膜１８も若干エッチングされるが、エッチング量は僅かなので第１シリコン酸化膜１８の形状に影響を及ぼさない。
次に、図１０（ｃ）に示すように、第１シリコン酸化膜１８をマスクとして、熱燐酸により第１絶縁膜１７をエッチングする。次に、図６乃至図８に示した工程を経て、実施例２に係る半導体装置が完成する。
以上説明したように、本実施例の半導体装置の製造方法によれば、第１絶縁膜１７とアモルファスシリコン膜３０との間に第２絶縁膜４０を形成したので、ＲＩＥ工程のエッチング選択比が大きくなり、より垂直に近い形状のサイドウォールが得られる利点がある。
ここでは、アモルファスシリコン膜３０を熱酸化して第１シリコン酸化膜１８に変成した後、第２絶縁膜４０をエッチングする場合について説明したが、第２絶縁膜４０をエッチングしてから、アモルファスシリコン膜３０を熱酸化して第１シリコン酸化膜１８に変成しても構わない。
１０ 半導体装置
１１ 半導体基板
１２ ｐ型ウェル領域
１３、１４ 絶縁分離溝
１５ ゲート絶縁膜
１６ ゲート電極
１７ 第１絶縁膜
１８ 第１シリコン酸化膜
１９ 側壁絶縁膜
２０、２１ 第１不純物層
２２、２３ 第２不純物層
３０ アモルファスシリコン膜
３１ 裾引き部
３２ 段差部
４０ 第２絶縁膜
１１ 半導体基板
１２ ｐ型ウェル領域
１３、１４ 絶縁分離溝
１５ ゲート絶縁膜
１６ ゲート電極
１７ 第１絶縁膜
１８ 第１シリコン酸化膜
１９ 側壁絶縁膜
２０、２１ 第１不純物層
２２、２３ 第２不純物層
３０ アモルファスシリコン膜
３１ 裾引き部
３２ 段差部
４０ 第２絶縁膜
Claims (5)
- 半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を含む前記半導体基板の主面上に第１絶縁膜およびシリコン膜を順次積層する工程と、
前記ゲート電極の側面を除いて前記シリコン膜を選択除去した後、前記ゲート電極の側面の前記シリコン膜を酸化して第１シリコン酸化膜に変成する工程と、
前記第１シリコン酸化膜をマスクとして前記半導体基板の主面上の前記第１絶縁膜を除去した後、前記半導体基板の主面に第１不純物層を形成する工程と、
前記ゲート電極側面に、前記第１シリコン酸化膜より厚い側壁絶縁膜を更に積層する工程と、
前記側壁絶縁膜をマスクとして、前記第１不純物層に隣接し、前記第１不純物層と同じ導電型で、且つ前記第１不純物層より不純物濃度の高い第２不純物層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 半導体基板の主面にゲート絶縁膜を介してゲート電極を形成する工程と、
前記ゲート電極を含む前記半導体基板の主面上に第１絶縁膜、前記第１絶縁膜と異なる第２絶縁膜およびシリコン膜を順次積層する工程と、
前記ゲート電極の側面を除いて前記シリコン膜を選択除去した後、前記ゲート電極の側面の前記シリコン膜を酸化して第１シリコン酸化膜に変成する工程と、
前記第１シリコン酸化膜をマスクとして前記半導体基板の主面上の前記第２絶縁膜および前記第１絶縁膜を順次除去した後、前記半導体基板の主面に第１不純物層を形成する工程と、
前記ゲート電極側面に、前記第１シリコン酸化膜より厚い側壁絶縁膜を更に積層する工程と、
前記側壁絶縁膜をマスクとして、前記第１不純物層に隣接し、前記第１不純物層と同じ導電型で、且つ前記第１不純物層より不純物濃度の高い第２不純物層を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 前記ゲート電極の側面を除いて前記シリコン膜を選択除去する工程は、反応性イオンエッチング法によりおこなうことを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
- 前記第１絶縁膜がシリコン窒化膜、前記側壁絶縁膜がシリコン窒化膜もしくはシリコン酸化膜であることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
- 半導体基板の主面にゲート絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の側面に順次積層された第１絶縁膜、第１シリコン酸化膜、および前記第１シリコン酸化膜より厚い側壁絶縁膜と、
前記側壁絶縁膜の下側の前記半導体基板の主面に形成された第１不純物層と、
前記第１不純物層に隣接し、前記第１不純物層と同じ導電型で、且つ前記第１不純物層より不純物濃度の高い第２不純物層と、
を具備し、
前記ゲート絶縁膜の下面と前記第１不純物層の表面とが略同一平面上にあり、且つ前記ゲート電極の下部側面の第１シリコン酸化膜の側壁面が前記平面に対して実質的に垂直な平面上にあることを特徴とする半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004338508A JP4172796B2 (ja) | 2004-11-24 | 2004-11-24 | 半導体装置の製造方法 |
| US11/285,149 US7387921B2 (en) | 2004-11-24 | 2005-11-23 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004338508A JP4172796B2 (ja) | 2004-11-24 | 2004-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2006147975A true JP2006147975A (ja) | 2006-06-08 |
| JP4172796B2 JP4172796B2 (ja) | 2008-10-29 |
Family
ID=36610350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004338508A Expired - Fee Related JP4172796B2 (ja) | 2004-11-24 | 2004-11-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7387921B2 (ja) |
| JP (1) | JP4172796B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171698A (ja) * | 2010-01-25 | 2011-09-01 | Toshiba Corp | 半導体装置の製造方法 |
| JP6484513B2 (ja) * | 2014-10-08 | 2019-03-13 | 株式会社テクノロジーハブ | 画像センサ |
| JP7034834B2 (ja) * | 2018-05-30 | 2022-03-14 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03101238A (ja) | 1989-09-14 | 1991-04-26 | Toshiba Corp | Ｍｏｓ型半導体装置及びその製造方法 |
| US5498555A (en) * | 1994-11-07 | 1996-03-12 | United Microelectronics Corporation | Method of making LDD with polysilicon and dielectric spacers |
| US5989966A (en) * | 1997-12-15 | 1999-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and a deep sub-micron field effect transistor structure for suppressing short channel effects |
| US6365455B1 (en) * | 1998-06-05 | 2002-04-02 | Mosel Vitelic, Inc. | Flash memory process using polysilicon spacers |
| JP3381252B2 (ja) | 1999-06-30 | 2003-02-24 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US6391732B1 (en) * | 2000-06-16 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form self-aligned, L-shaped sidewall spacers |
| JP3980461B2 (ja) * | 2001-11-26 | 2007-09-26 | 富士通株式会社 | 半導体装置の製造方法 |
| JP4255836B2 (ja) | 2001-12-19 | 2009-04-15 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 改善されたトランジスタ性能に対する複合スペーサライナー |
| TWI249843B (en) * | 2002-05-14 | 2006-02-21 | Sony Corp | Semiconductor device and its manufacturing method, and electronic apparatus |
-
2004
- 2004-11-24 JP JP2004338508A patent/JP4172796B2/ja not_active Expired - Fee Related
-
2005
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4172796B2 (ja) | 2008-10-29 |
| US20060138413A1 (en) | 2006-06-29 |
| US7387921B2 (en) | 2008-06-17 |
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