JP4887643B2

JP4887643B2 - 半導体装置およびその製造方法

Info

Publication number: JP4887643B2
Application number: JP2005085909A
Authority: JP
Inventors: 孝義加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2005-03-24
Filing date: 2005-03-24
Publication date: 2012-02-29
Anticipated expiration: 2025-03-24
Also published as: JP2006269760A

Description

本発明は、半導体装置およびその製造方法に関し、特に、エピタキシャル成長層によりエクステンションおよびソース・ドレインが形成された半導体装置およびその製造方法に関する。

トランジスタの世代が進む中で、微細化によるスケーリングも絶え間なく行われている。国際半導体技術ロードマップ（ＩＴＲＳ）上では、ｈｐ(half pitch)３２ｎｍ世代と呼ばれているトランジスタで、２０ｎｍ以下のゲート長（Ｌｇ）が予想されている。この世代のトランジスタに対しては、ゲート長と合わせて、ゲート絶縁膜の実効膜厚（ＥＯＴ：Effective Oxide Thickness）や、拡散層の深さ（Ｘｊ）も合わせてスケーリングする必要がある。

ゲート絶縁膜の実効膜厚ＥＯＴのスケーリングは駆動能力（Ｉｄｓ）の確保のため、拡散層の深さＸｊのスケーリングは短チャネル効果（ＳＣＥ：Short Channel Effect）の抑制のために必要である。特に拡散層の深さＸｊのスケーリングに対しては、厳しい制約がある。２０ｎｍ以下のゲート長Ｌｇでトランジスタを形成する場合、エクステンション（Extension）部となる拡散層は５ｎｍ以下の浅さが必要と考えられる。

しかしながら、この極浅のｐｎ接合を形成しようとするときの主な問題は、イオン注入技術、活性化のアニール技術が現状では確立されていないという２点である。５ｎｍの拡散層深さＸｊを実現できたと仮定しても、その薄さ故に、生じる寄生抵抗が増加するという点も問題となる。

そこで、エクステンション部をもとのシリコン基板面よりも上に持ち上げて、シリコン基板下の拡散層深さＸｊは浅く保ったまま、エクステンション部の抵抗を下げるというコンセプトの持ち上げエクステンション（Raised Extension）構造が提案されている（特許文献１，２，３参照）。
特開２０００−８２８１３号公報特開２０００−２６９４９５号公報特開２００１−１４４２９０号公報

しかしながら、エクステンション部中の不純物が、その後の製造工程中の熱により、基板に熱拡散することを完全に防止することは困難な状況にある。このため、チャネルが形成される基板面に対するエクステンション部の実効的な深さが必要以上に大きくなってしまうというという問題がある。

本発明は上記の事情に鑑みてなされたものであり、その目的は、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを浅くして、短チャネル効果の抑制を図った半導体装置を提供することにある。

本発明の他の目的は、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを精度良く浅くすることができる半導体装置の製造方法を提供することにある。

上記の目的を達成するため、本発明の半導体装置は、半導体基板上に離間して形成される、導電性不純物を含み、エクステンションとなる２つの第１エピタキシャル成長層と、前記２つの第１エピタキシャル成長層の各々の上に形成される、ソースあるいはドレインとなる２つの第２エピタキシャル成長層と、前記２つの第１エピタキシャル成長層の間の離間部において、該離間部の前記半導体基板の表面が、前記２つの第１エピタキシャル成長層の底面より掘り下げられているリセス構造と、前記２つの第１エピタキシャル成長層の間の前記リセス構造上に、ゲート絶縁膜を介して形成されるゲート電極と、を有し、前記ゲート電極の底面の両端部が、前記ゲート絶縁膜を介して前記２つの第１エピタキシャル成長層の前記ゲート電極側の各端部上に、乗り上げるようにオーバーラップしているものである。

上記の本発明の半導体装置では、半導体基板上に形成された導電性不純物を含む第１エピタキシャル成長層によりエクステンションが構成される。ここで、第１エピタキシャル成長層中の導電性不純物が半導体基板内に拡散している場合には、半導体基板面に対する実効的なエクステンションの接合深さが深くなる。この場合であっても、本発明では、第１エピタキシャル成長層の底面に対して、チャネル領域における半導体基板面が掘り下げられていることから、チャネル領域におけるエクステンションの接合深さが浅くなる。

上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上にダミーゲート構造体を形成する工程と、前記ダミーゲート構造体の両側における前記半導体基板上に、導電性不純物を含み、エクステンションとなる２つの第１エピタキシャル成長層を形成する工程と、前記２つの第１エピタキシャル成長層の各端部上の、前記ダミーゲート構造体の両側壁に、スペーサを形成する工程と、前記ダミーゲート構造体の両側壁に、前記スペーサを介してサイドウォール絶縁膜を形成する工程と、前記２つの第１エピタキシャル成長層の各々の上に、ソースあるいはドレインとなる２つの第２エピタキシャル成長層を形成する工程と、前記ダミーゲート構造体の周囲を覆い、前記ダミーゲート構造体の上面を露出させる層間絶縁膜を形成する工程と、前記ダミーゲート構造体および前記スペーサを除去して、前記半導体基板および前記２つの第１エピタキシャル成長層の各端部を露出させるゲート開口部を形成する工程と、前記ゲート開口部に露出した半導体基板の表面をラジカル酸化により酸化して、酸化膜を形成する工程と、前記酸化膜を除去し、前記２つの第１エピタキシャル成長層の底面に対して、前記ゲート開口部に露出した半導体基板面を掘り下げてリセス構造を形成する工程と、前記ゲート開口部における前記リセス構造および前記２つの第１エピタキシャル成長層の各端部上にゲート絶縁膜を形成する工程と、前記ゲート開口部を埋め込むゲート電極を形成する工程と、を有し、前記ゲート電極は、前記ゲート電極の底面の両端部が、前記ゲート絶縁膜を介して前記２つの第１エピタキシャル成長層の各端部上に乗り上げるようにオーバーラップして形成されるものである。

上記の本発明の半導体装置の製造方法では、ゲート開口部を形成した後に、第１エピタキシャル成長層の底面に対して、ゲート開口部に露出した半導体基板面を掘り下げている。第１エピタキシャル成長層の形成後からゲート開口部の形成までの工程における熱により、第１エピタキシャル成長層中の導電性不純物が半導体基板の深さ方向に拡散したとしても、チャネル領域における半導体基板面に対するエクステンションの実効的な接合深さが浅くなる。第１エピタキシャル成長層中の導電性不純物がチャネル領域に横方向拡散した場合であっても、当該拡散部分は除去される。

本発明の半導体装置によれば、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを浅くして、短チャネル効果の抑制を図った半導体装置を実現できる。
本発明の半導体装置の製造方法によれば、チャネル領域が形成される半導体基板面に対してエクステンション部の実効的な深さを精度良く浅くすることができる。

以下に、本発明の半導体装置の実施の形態について、図面を参照して説明する。本実施形態では、ｎ型のＭＩＳトランジスタを例として図面を参照して述べる。なお、ｐ型のＭＩＳトランジスタについては、適宜導電型を逆にすることによって、以下の記述が同様に適用される。

（第１実施形態）
図１は、本実施形態に係る半導体装置の断面図である。

例えばシリコン基板からなる半導体基板１には、活性領域を区画する例えばＳＴＩ（Shallow Trench Isolation）からなる素子分離絶縁膜２が形成されている。なお、半導体基板１の材料は、シリコン（Ｓｉ）以外に、ゲルマニウム（Ｇｅ）、ＧｅとＳｉの化合物、あるいは歪Ｓｉを用いても良い。素子分離絶縁膜２が形成されていない活性領域に、チャネルの反転層が形成されるｐ型ウェル３が形成されている。

半導体基板１上には、エクステンション部となる２つの第１エピタキシャル成長層６が所定間隔だけ離れて形成されている。第１エピタキシャル成長層６には、ｎ型不純物が導入されている。各第１エピタキシャル成長層６は、その対向側に傾斜端面を有している。

第１エピタキシャル成長層６の傾斜端面の角度や曲率は、トランジスタの性能に影響する。このため、第１エピタキシャル成長層６の傾斜端面の角度や曲率は、短チャネル効果を抑制しつつ、駆動電流が最も大きくなるように最適化する。

第１エピタキシャル成長層６の間（チャネル領域となる）における基板面は、第１エピタキシャル成長層６の底面（第１エピタキシャル成長層６を形成した基板面）よりも掘り下げられている。掘り下げられた半導体基板１および第１エピタキシャル成長層６の傾斜端面上には、ゲート絶縁膜４を介してゲート電極５が形成されている。

第１エピタキシャル成長層６の傾斜端面に対してゲート電極５がオーバーラップしていることで、トランジスタを駆動させる際に、第１エピタキシャル成長層６により構成されるエクステンション部に蓄積層ができ、チャネルへのキャリアの注入量が大幅に増加する。

ゲート電極５の側面が、第１エピタキシャル成長層６上に形成されたサイドウォール絶縁膜７により覆われている。サイドウォール絶縁膜７は、例えば、窒化シリコン膜７ａと、酸化シリコン膜７ｂにより形成されている。

サイドウォール絶縁膜７に覆われていない第１エピタキシャル成長層６上には、ソースあるいはドレインとなる第２エピタキシャル成長層８が形成されている。第２エピタキシャル成長層８には、ｎ型不純物が導入されている。サイドウォール絶縁膜７は、ゲート電極５と第２エピタキシャル成長層８との距離を確保するために設けられている。

第２エピタキシャル成長層８の表面には、シリサイド層１０が形成されている。シリサイド層１０は、コンタクト抵抗を低減するために設けられる。シリサイド層１０は、例えばコバルトシリサイドや、ニッケルシリサイドからなる。

上記のＭＩＳトランジスタを被覆して全面に層間絶縁膜１２が形成されている。図示はしないが、層間絶縁膜１２には、シリサイド層１０に接続するコンタクトが埋め込まれ、層間絶縁膜１２上には当該コンタクトに接続する配線が形成されている。

上記の本実施形態に係る半導体装置は、半導体基板１上に形成された第１エピタキシャル成長層６により主としてエクステンション部が構成される、いわゆる持ち上げエクステンション（Raised Extension）構造を採用する。さらに、本実施形態では、ゲート電極５下のチャネル領域における半導体基板面が、第１エピタキシャル成長層６の底面よりも掘り下げられたリセス構造を採用する。

これにより、第１エピタキシャル成長層６中の不純物が基板内（ｐ型ウェル３内）に拡散した場合においても、チャネルが形成される基板面に対するエクステンション部の実効的な接合深さを浅くすることができる。

この結果、エクステンション部の厚さを確保した状態で、チャネル領域における半導体基板面からのエクステンション部の接合深さを浅くすることができることから、短チャネル効果を抑制することができる。

また、第１エピタキシャル成長層６の傾斜端面に対するゲート電極５のオーバーラップ幅や、第１エピタキシャル成長層６の傾斜端面の曲率および角度を制御することにより、駆動電流を向上させることができる。

次に、上記の半導体装置の製造方法について、図２〜図１１を参照して説明する。

まず、図２（ａ）に示すように、例えばＳＴＩ技術を用いて、半導体基板１に素子間分離のための素子分離絶縁膜２を形成する。

次に、図２（ｂ）に示すように、半導体基板１にボロンなどのｐ型不純物をイオン注入し、さらに必要に応じて閾値電圧調整を行うためのイオン注入を行った後、活性化アニールを行うことにより、ｐ型ウェル３を形成する。

次に、図３（ａ）に示すように、半導体基板１上に、例えば熱酸化法により３〜５ｎｍ程度の膜厚の酸化シリコン膜２１ａを形成する。続いて、酸化シリコン膜２１ａ上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、１５０ｎｍ〜２００ｎｍ程度の膜厚のポリシリコン層２２ａを形成する。後述するポリシリコン層２２ａの加工時の型崩れを防止するために、必要に応じてアニール処理を行う。なお、ポリシリコン層２２ａに代えて、アモルファスシリコン層や、不純物を導入したアモルファスシリコン層を形成してもよい。

次に、図３（ｂ）に示すように、ポリシリコン層２２ａ上に例えば窒化シリコン膜を堆積させ、リソグラフィ技術およびエッチング技術により窒化シリコン膜を加工して、ゲート電極に対応したパターンのハードマスク２３を形成する。ハードマスク２３の厚さは、例えば３０ｎｍ〜１００ｎｍの範囲から選択される。

次に、図４（ａ）に示すように、ハードマスク２３をエッチングマスクとして、ポリシリコン層２２ａおよび酸化シリコン膜２１ａをドライエッチングすることにより、ダミーゲート２２およびダミーゲート絶縁膜２１を形成する。これにより、ダミーゲート絶縁膜２１、ダミーゲート２２、ハードマスク２３からなるダミーゲート構造体２０が形成される。

次に、図４（ｂ）に示すように、ダミーゲート構造体２０を被覆するように半導体基板１上に、例えばＣＶＤ法により窒化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の側壁に第１側壁スペーサ２４を形成する。第１側壁スペーサ２４の厚さは、例えば１〜２ｎｍである。その後、必要に応じて、短チャネル効果を抑制するために、必要に応じてｐ型ウェル３へのイオン注入および活性化アニール処理を行う。

次に、図５（ａ）に示すように、ダミーゲート構造体２０および第１側壁スペーサ２４から露出した半導体基板１の表面に、エピタキシャル成長法により、砒素またはリンなどのｎ型不純物が混入したシリコン層からなる第１エピタキシャル成長層６を形成する。エクステンション部となる第１エピタキシャル成長層６の厚さは、例えば４０〜５０ｎｍである。このときの不純物濃度は、例えば１×１０^１８〜１×１０^２０／ｃｍ^３である。

このエピタキシャル成長は、８００℃以下の低温プロセスで行われるため、成長中に導入された不純物は半導体基板１（ｐ型ウェル３）内にほとんど拡散しないことから、第１エピタキシャル成長層６とｐ型ウェル３との間に急峻な濃度勾配をもつｐｎ接合を形成することができる。さらに、不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。これにより、低抵抗の第１エピタキシャル成長層６を形成しつつ、トランジスタの短チャネル効果を抑制することができる。

エピタキシャル成長における成長条件に応じて、ダミーゲート構造体２０側における第１エピタキシャル成長層６には傾斜端面が形成される。この傾斜端面が基板面とのなす角度（ファセット）が、２０〜７０°の範囲で一定の値をもつ。この角度が小さすぎる場合は、第１エピタキシャル成長層６の寄生抵抗が増大してしまう。また、角度が大きすぎる場合にはゲート電極と第１エピタキシャル成長層６との間の寄生容量が大きくなり、あるいは、後述するようにゲート電極と傾斜端面とをオーバーラップさせるときの余裕が小さくなる。このため、この角度は、上記範囲内に制御することが好ましい。

次に、図５（ｂ）に示すように、加熱した燐酸などを用いて、例えば窒化シリコンからなる第１側壁スペーサ２４を除去する。

次に、図６（ａ）に示すように、ダミーゲート構造体２０を被覆するように半導体基板１上に、例えばＣＶＤ法により酸化シリコン膜を堆積した後に、異方性のドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の側壁に第２側壁スペーサ２５を形成する。第２側壁スペーサ２５は後に除去されるため、後に形成するサイドウォール絶縁膜７の窒化シリコン膜７ａに比べてエッチング選択比が高い酸化シリコン膜などの材料を用いる。第２側壁スペーサ２５の膜厚は、後のゲート電極が第１エピタキシャル成長層６の傾斜端面に重なる幅を規定するものであることから、第１側壁スペーサ２４よりも厚くする。例えば、第２側壁スペーサ２５の膜厚は、４〜６ｎｍの範囲で設定される。なお、先の第１側壁スペーサ２４を除去することなく、第２側壁スペーサ２５を形成してもよい。この場合、第２側壁スペーサ２５の厚さを第１側壁スペーサ２４よりも厚くする必要は必ずしもない。

次に、図６（ｂ）に示すように、ダミーゲート構造体２０を被覆するように第１エピタキシャル成長層６上に、窒化シリコン膜７ａおよび酸化シリコン膜７ｂを堆積した後、異常性ドライエッチング（エッチバック）を行うことにより、ダミーゲート構造体２０の両側面に第２側壁スペーサ２５を介して、サイドウォール絶縁膜７を形成する。窒化シリコン膜７ａは例えば２０ｎｍの膜厚で堆積させ、酸化シリコン膜７ｂは例えば５０ｎｍの膜厚で堆積させる。窒化シリコン膜７ａは、後の第２側壁スペーサ２５のエッチングの際のエッチングストッパとして機能する。

次に、図７（ａ）に示すように、エピタキシャル成長法により、第１エピタキシャル成長層６上に選択的に、砒素またはリンなどのｎ型不純物が混入したシリコン層からなる第２エピタキシャル成長層８を形成する。ソースあるいはドレインとなる第２エピタキシャル成長層８の厚さは、例えば２０〜４０ｎｍである。第２エピタキシャル成長層８の形成においても、容量の増加を防ぐために、端部において傾斜面を有するようにエピタキシャル成長条件の調整を行う。

このエピタキシャル成長は、第１エピタキシャル成長層６の形成と同様に、８００℃以下の低温プロセスで行われる。このため、既に形成した第１エピタキシャル成長層６中の不純物が半導体基板１へ熱拡散することを防止することができる。また、第２エピタキシャル成長層８中の不純物は活性化しているために、その後の工程で活性化のための熱処理を行う必要がないことから、半導体基板１への不純物拡散をさらに抑制することができる。ただし、不純物を含まないシリコン層をエピタキシャル成長させた後に、イオン注入を行う方法を採用してもよい。

次に、図７（ｂ）に示すように、第２エピタキシャル成長層８の表面に、シリサイド層１０を形成する。シリサイド層１０は、ソースあるいはドレインとなる第２エピタキシャル成長層８の抵抗を下げるために形成され、例えばコバルトシリサイド（ＣｏＳｉ_２）あるいはニッケルシリサイド（ＮｉＳｉ_２）である。このシリサイド層１０の形成は、コバルトまたはニッケルからなる金属膜を形成した後に熱処理して、金属膜と接触する部分の第２エピタキシャル成長層８をシリサイド化し、薬液処理により不要な金属膜を除去することにより行う。

次に、図８（ａ）に示すように、シリサイド層１０およびダミーゲート構造体２０上に、例えばプラズマＣＶＤ法により酸化シリコン膜を堆積して、層間絶縁膜１２を形成する。

次に、図８（ｂ）に示すように、ハードマスク２３が露出するまで層間絶縁膜１２をエッチバックする。このとき、酸化シリコンからなる第２側壁スペーサ２５の上部も若干エッチングされる。

次に、図９（ａ）に示すように、エッチングされ難い窒化シリコンからなるハードマスク２３およびサイドウォール絶縁膜７の上部をＣＭＰ法により除去する。ＣＭＰ後には、ダミーゲート２２が露出する。

次に、図９（ｂ）に示すように、露出したダミーゲート２２をエッチングにより除去し、ゲート開口部２６を形成する。より詳細には、ＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ溶液によるウェットエッチング、あるいは、ドライエッチングによってダミーゲート２２を除去する。

次に、図１０（ａ）に示すように、例えば、フッ酸を含む溶液などを用いたウェットエッチングにより、ゲート開口部２６内の第２側壁スペーサ２５およびダミーゲート絶縁膜２１を除去する。これにより、ゲート開口部２６の底面にｐ型ウェル３の表面が露出する。また、ゲート開口部２６の底部に、第１エピタキシャル成長層６の傾斜端面が露出する。このとき、サイドウォール絶縁膜７を構成する窒化シリコン膜７ａがエッチングストッパとして機能し、傾斜端面の露出幅が一定に制御される。

次に、図１０（ｂ）に示すように、ゲート開口部２６内に露出した第１エピタキシャル成長層６および半導体基板１の表面を酸化して、酸化シリコン膜２７を形成する。例えば、１〜３ｎｍ程度の膜厚の酸化シリコン膜２７を形成する。この酸化シリコン膜２７の形成では、熱酸化ではなく、ラジカル酸化を用いることが好ましい。ラジカル酸化では、原料として例えば酸素ガスを用い、プラズマを利用することにより原料ガスを解離させてラジカルを形成し、それをシリコンに照射することにより、シリコンを酸化する。ラジカル酸化では、１０００度程度の温度を要する熱酸化と異なり、４００℃程度で酸化シリコン膜２７を形成できる。このため、第１エピタキシャル成長層６中の不純物がｐ型ウェル３へ拡散することを防止できる。

次に、図１１（ａ）に示すように、酸化シリコン膜２７を除去する。これにより、ゲート開口部２６に露出した基板面が、第１エピタキシャル成長層６の底面に対して掘り下げられる。これにより、製造工程（例えば層間絶縁膜１２の形成時）中の熱により、第１エピタキシャル成長層６中の不純物が半導体基板１の深さ方向に拡散したとしても、チャネル領域における半導体基板面に対するエクステンション部の実効的な接合深さを浅くすることができる。また、第１エピタキシャル成長層６中の不純物がチャネル領域に横方向拡散した場合であっても、当該拡散部分を除去することができる。これにより、トランジスタの短チャネル効果を抑制することができる。また、酸化シリコン膜２７の形成および除去により、第１エピタキシャル成長層６の傾斜端面の形状を最適化することもでき、トランジスタの駆動電流を向上させることができる。

次に、図１１（ｂ）に示すように、ゲート開口部２６の内壁を被覆するように層間絶縁膜１２上に、ゲート絶縁膜４を形成する。続いて、ゲート開口部２６内を埋め込むように、ゲート絶縁膜４上にゲート電極層５ａを形成する。ゲート絶縁膜４の形成では、ＡＬＤ（Atomic Layer Deposition）法によりＨｆＯ_２膜やＨｆＳｉＯＮ膜などの高誘電率膜を形成する。ゲート絶縁膜４の形成において熱酸化を使用しないことにより、第１エピタキシャル成長層６中の不純物の熱拡散を防止することができる。ゲート電極層５ａとして、Ｔｉ，Ｖ，Ｃｒ，Ｚｒ，Ｎｂ，Ｍｏ，Ｈｆ，ＴａあるいはＷを含む金属層を形成する。また、ｐＭＯＳの場合には、ゲート電極層５ａとして、Ｆｅ，Ｃｏ，Ｎｉ，Ｃｕ，Ｒｕ，Ｒｈ，Ｐｄ，Ａｇ，Ｏｓ，Ｉｒ，ＰｔあるいはＡｕを含む金属層を形成する。

次に、例えばＣＭＰ法により層間絶縁膜１２上の余分なゲート電極層５ａおよびゲート絶縁膜４を除去する。これにより、ゲート開口部２６内にゲート絶縁膜４を介してゲート電極５が形成される（図１参照）。

以降の工程としては、層間絶縁膜１２を積み増した後に、ゲート電極５およびシリサイド層１０に接続するコンタクトを形成し、上層配線の形成を行うことにより、半導体装置が完成する。

上記の本実施形態に係る半導体装置の製造方法によれば、いわゆる持ち上げエクステンション構造の半導体装置の製造において、ゲート開口部２６を形成した後に、ゲート開口部２６に露出した半導体基板１および第１エピタキシャル成長層６の表面への酸化シリコン膜２７の形成および除去を行うことにより、第１エピタキシャル成長層６の底面に対してチャネル領域が形成される半導体基板面を掘り下げることができる。この掘り下げ量は、酸化シリコン膜２７の形成膜厚により高精度に制御可能である。

これにより、製造工程（例えば層間絶縁膜１２の形成時）中の熱により、第１エピタキシャル成長層６中の不純物が半導体基板１の深さ方向に拡散したとしても、チャネル領域における半導体基板面に対するエクステンション部の実効的な接合深さを浅くすることができる。また、第１エピタキシャル成長層６中の不純物がチャネル領域に横方向拡散した場合であっても、当該拡散部分を除去することができる。従って、トランジスタの短チャネル効果を抑制することができる。また、酸化シリコン膜２７の形成および除去により、第１エピタキシャル成長層６の傾斜端面の形状を最適化することもでき、トランジスタの駆動電流を向上させることができる。

本発明は、上記の実施形態の説明に限定されない。
例えば、酸化シリコン膜２７の形成前後の工程については、種々の変更が可能である。また、本実施形態では、ラジカル酸化により酸化シリコン膜２７を形成したが、低温で酸化シリコン膜２７を形成できれば、ラジカル酸化以外の処理を用いてもよい。また、酸化シリコン膜２７以外の膜を形成してもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本実施形態に係る半導体装置の一例を示す断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。本実施形態に係る半導体装置の製造における工程断面図である。

符号の説明

１…半導体基板、２…素子分離絶縁膜、３…ｐ型ウェル、４…ゲート絶縁膜、５…ゲート電極、６…第１エピタキシャル成長層、７…サイドウォール絶縁膜、７ａ…窒化シリコン膜、７ｂ…酸化シリコン膜、８…第２エピタキシャル成長層、１０…シリサイド層、１２…層間絶縁膜、２０…ダミーゲート構造体、２１…ダミーゲート絶縁膜、２１ａ…酸化シリコン膜、２２…ダミーゲート、２２ａ…ポリシリコン層、２３…ハードマスク、２４…第１側壁スペーサ、２５…第２側壁スペーサ、２６…ゲート開口部、２７…酸化シリコン膜

Claims

半導体基板上に離間して形成される、導電性不純物を含み、エクステンションとなる２つの第１エピタキシャル成長層と、
前記２つの第１エピタキシャル成長層の各々の上に形成される、ソースあるいはドレインとなる２つの第２エピタキシャル成長層と、
前記２つの第１エピタキシャル成長層の間の離間部において、該離間部の前記半導体基板の表面が、前記２つの第１エピタキシャル成長層の底面より掘り下げられているリセス構造と、
前記２つの第１エピタキシャル成長層の間の前記リセス構造上に、ゲート絶縁膜を介して形成されるゲート電極と、を有し、
前記ゲート電極の底面の両端部が、前記ゲート絶縁膜を介して前記２つの第１エピタキシャル成長層の前記ゲート電極側の各端部上に、乗り上げるようにオーバーラップしている、
半導体装置。
半導体基板上にダミーゲート構造体を形成する工程と、
前記ダミーゲート構造体の両側における前記半導体基板上に、導電性不純物を含み、エクステンションとなる２つの第１エピタキシャル成長層を形成する工程と、
前記２つの第１エピタキシャル成長層の各端部上の、前記ダミーゲート構造体の両側壁に、スペーサを形成する工程と、
前記ダミーゲート構造体の両側壁に、前記スペーサを介してサイドウォール絶縁膜を形成する工程と、
前記２つの第１エピタキシャル成長層の各々の上に、ソースあるいはドレインとなる２つの第２エピタキシャル成長層を形成する工程と、
前記ダミーゲート構造体の周囲を覆い、前記ダミーゲート構造体の上面を露出させる層間絶縁膜を形成する工程と、
前記ダミーゲート構造体および前記スペーサを除去して、前記半導体基板および前記２つの第１エピタキシャル成長層の各端部を露出させるゲート開口部を形成する工程と、
前記ゲート開口部に露出した半導体基板の表面をラジカル酸化により酸化して、酸化膜を形成する工程と、
前記酸化膜を除去し、前記２つの第１エピタキシャル成長層の底面に対して、前記ゲート開口部に露出した半導体基板面を掘り下げてリセス構造を形成する工程と、
前記ゲート開口部における前記リセス構造および前記２つの第１エピタキシャル成長層の各端部上にゲート絶縁膜を形成する工程と、
前記ゲート開口部を埋め込むゲート電極を形成する工程と、を有し、
前記ゲート電極は、前記ゲート電極の底面の両端部が、前記ゲート絶縁膜を介して前記２つの第１エピタキシャル成長層の各端部上に乗り上げるようにオーバーラップして形成される、
半導体装置の製造方法。
前記２つの第１エピタキシャル成長層を形成する工程において、エピタキシャル成長させる際に導電性不純物を導入して、導電性不純物を含む前記２つの第１エピタキシャル成長層を形成する、
請求項２記載の半導体装置の製造方法。