JP4822982B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に係り、特に、異なる拡散層接合深さを有する複数の半導体素子を含む半導体装置の製造方法に関する。
半導体装置の高速化、低消費電力化を実現するために、ソース／ドレイン拡散層にシリサイド層、例えば、コバルトシリサイド層を設け拡散層の寄生抵抗を低減させる技術が使用されている。
半導体装置が微細化され、隣接するゲート電極の間隔が０．５μｍ以下の領域と、ゲート電極間隔が広い領域とにおいて、シリサイド層のシート抵抗値が一様でなくなるという問題が指摘されている（例えば、特許文献１参照）。これは、ゲート電極間隔が狭くなると表面に堆積されるシリサイド用金属の膜厚が薄くなり、形成されるシリサイド層が薄くなるためである。特許文献１に開示された技術では、シリサイド層を形成する拡散層の表面に極薄い酸化膜（厚さ０．７ｎｍ程度）を形成し、基板加熱（約２００℃）しながらシリサイド用金属を堆積させている。これによって、ゲート電極間隔の広い部分でのシリサイド化反応を抑制して、半導体ウェハ全面にわたりゲート電極間隔に依存しない一様なシート抵抗を有するシリサイド層を形成している。
特開２０００−２６９４８２号公報
本発明は、拡散層の接合深さに応じた厚さのシリサイド層を有する半導体装置及びその製造方法を提供する。
本発明の１態様による半導体装置の製造方法は、第１導電型の半導体基板表面を第１の半導体領域及び第２の半導体領域に区画し、その上部が前記半導体基板から突き出している素子分離を形成する工程と、前記第１の半導体領域の前記半導体基板上に第１の絶縁膜を介して複数の第１のゲート電極を形成し、前記第２の半導体領域の前記半導体基板上に複数の第２の絶縁膜を介して第２のゲート電極を形成する工程であって、前記複数の第１のゲート電極間の間隔を前記複数の第２のゲート電極間の間隔より狭く形成する工程と、前記第１のゲート電極を挟んで前記第１の半導体領域の前記半導体基板中に、第１の接合深さを有する第２導電型の第１の拡散層を形成し、前記第２のゲート電極を挟んで前記第２の半導体領域の前記半導体基板中に、前記第１の接合深さをよりも深い第２の接合深さを有する第２導電型の第２の拡散層を形成する工程と、前記第１及び第２のゲート電極の側面にそれぞれ第１の側壁絶縁膜を形成する工程と、前記第１のゲート電極及び前記第１の側壁絶縁膜を挟んで前記第１の半導体領域の前記半導体基板中に、前記第１の接合深さよりも深い第３の接合深さを有する第２導電型の第３の拡散層を形成し、前記第２のゲート電極及び前記第１の側壁絶縁膜を挟んで前記第２の半導体領域の前記半導体基板中に、前記第２及び第３の接合深さよりも深い第４の接合深さを有する第２導電型の第４の拡散層を形成する工程と、少なくとも前記第１の半導体領域において前記第１の側壁絶縁膜及び前記素子分離のそれぞれの側面に第２の側壁絶縁膜を形成する工程と、前記第１のゲート電極及び前記第１及び第２の側壁絶縁膜をマスクとして前記第３の拡散層中に第１の厚さを有する第１のシリサイド層を形成し、少なくとも前記第２のゲート電極及び前記第１の側壁絶縁膜をマスクとして前記第４の拡散層中に前記第１の厚さよりも厚い第２の厚さを有する第２のシリサイド層を形成する工程とを具備することを特徴とする。
本発明によって、拡散層の接合深さに応じた厚さのシリサイド層を有する半導体装置及びその製造方法が提供される。
本発明は、異なる拡散層の接合深さを有する複数の半導体素子を含む半導体装置において、拡散層の接合深さに応じて異なる厚さのシリサイド層を有する半導体装置及びその製造方法を提供する。
本発明の実施形態を、添付した図面を参照して以下に詳細に説明する。図では、対応する部分は、対応する参照符号で示している。以下の実施形態は、一例として示されたもので、本発明の精神から逸脱しない範囲で種々の変形をして実施することが可能である。
半導体装置が微細化して、隣接するＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）のゲート電極間隔が、例えば、０．４μｍよりも狭くなると、接合リーク電流が大きくなること知られている。これは、半導体装置が微細化すると、拡散層の接合界面とシリサイド層の下面との距離が小さくなることに起因することが、発明者らによって明らかにされてきている。以下に具体的に説明する。
ゲート電極間隔と拡散層深さの関係を図１に示した断面図を用いて説明する。一般に、拡散層は、イオン注入とそれに続く活性化アニールによって形成される。ゲート電極１２０間隔Ｘ１が狭い半導体素子１００（添え字１で表す）とゲート電極２２０間隔Ｘ２が広い半導体素子２００（添え字２で表す）とを考える。イオン注入の場合、図１（ａ）に示したように、単位面積当りのドーパントの注入量（ドーズ量）Ｄ（ｉｏｎｓ／ｃｍ２）は、ゲート電極間隔Ｘによらず一定である。活性化アニールにおいて、注入されたドーパントは、図１（ｂ）に示したように、等方的に拡散する。言い換えると、深さ方向に拡散するだけでなく横方向にも拡散する。その結果、ゲート電極間隔が狭くなると、イオン注入した面積Ｓ０に対して拡散される面積Ｓｘの比率が増加する（すなわち、Ｓｘ１／Ｓ０１＞Ｓｘ２／Ｓ０２）。（Ｓは、実際には面積を表すが、図示した例では紙面に垂直な方向は素子分離により分離されているため横方向拡散は生じない。したがって、面積の比は、実効的に図１の長さの比に等しくなる。）その結果、ゲート電極１２０間隔Ｘ１が狭い半導体素子１００では、拡散面積Ｓｘに対する実効的なドーパント濃度Ｃが減少する（Ｃ１＝Ｄ＊Ｓ０１／Ｓｘ１＜Ｃ２＝Ｄ＊Ｓ０２／Ｓｘ２）。ドーパント濃度の減少は、拡散速度を実効的に低下させ、拡散層の接合深さｄが浅くなることを意味する。すなわち、ゲート電極１２０間隔Ｘ１が狭い半導体素子１００の拡散層１３０の接合深さｄ１は、ゲート電極２２０間隔Ｘ２が広い半導体素子２００の拡散層２３０の接合深さｄ２よりも浅くなる（ｄ１＜ｄ２）。図２は、ゲート電極間隔Ｘと拡散層の接合深さｄとの関係をシミュレーションにより求めた結果である。図２に示されたように、ゲート電極間隔が０．４μｍより狭くなると、拡散層の接合深さｄは急激に浅くなることが理解される。
一方、シリサイド層の形成も基本的には拡散層と同様に、ゲート電極間隔が狭くなるほどシリサイド層の厚さも薄くなる傾向がある。しかし、一般的に、シリサイド層の厚さは、拡散層の接合深さの１／５程度以下になるように形成される。このため、シリサイド層形成過程において、拡散種である金属元素のシリコン基板中の拡散距離は、拡散層形成時のドーパントの拡散距離ほど大きくない。その結果、金属元素の横方向拡散によるシリサイド層の薄膜化の量は、拡散層の接合深さが浅くなる量に比べて小さくなる。
したがって、ゲート電極間隔が狭くなるにしたがい、拡散層の接合界面とシリサイド層の下面との間の距離が小さくなる。
接合リーク電流は、一般に、拡散層の接合界面から生成される空乏層とシリサイド層の下面との間の距離が減少するほど増大する。したがって、シリサイド層が厚いほど、接合深さが浅いほど、そして印加電圧が高いほどリーク電流は増大する。図３は、接合界面とシリサイド層との間の距離と接合リーク電流との関係を示す図である。許容される接合リーク電流の大きさは、半導体装置の設計によって異なるが、例えば、０．１ｍＡ／ｃｍ２である。接合リーク電流を上記の値以下にするためには、例えば、図３から接合界面とシリサイド層の下面との間の距離を７０ｎｍ以上にする必要がある。
上記の理由から、拡散層の接合深さが浅い場合には、シリサイド層を薄くする必要がある。半導体装置内でシリサイド層の厚さが一定である場合に、接合深さの浅い拡散層でリーク電流が大きくならないようにシリサイド層の厚さを薄くすると、別の問題が生じる。ゲート電極間隔の広い領域に形成される半導体素子の電流駆動力は、拡散層抵抗に大きく依存する。電流駆動力の劣化を防ぐためには、シリサイド層を厚くして拡散層の寄生抵抗を低減することが好ましい。しかし、シリサイド層の薄層化は、電流駆動力からの要求とは相反する。
本発明の実施形態によれば、上記の相反するシリサイド層に対する要求を満足させる半導体装置及びその製造方法が提供される。本発明の１実施形態による半導体装置は、図４に示したように、拡散層１３４の接合深さが浅い第１の半導体素子１００と、拡散層２３４の接合深さが深い第２の半導体素子２００とを備える。第１の半導体素子１００の拡散層１３４には、薄いシリサイド層１４０が設けられ、第１の半導体素子１００の接合リーク電流が、所望の値以下になるように設計されている。第２の半導体素子２００の拡散層２３４には、第１の半導体素子１００よりも厚いシリサイド層２４０が設けられ、第２の半導体素子２００の電流駆動力が、所望の値以上になるように設計されている。第１の半導体素子１００は、ゲート電極１２０間隔が、例えば、０．４μｍ以下であるような低電圧で駆動されるトランジスタに適しており、第２の半導体素子２００は、高電圧で駆動されるトランジスタに適している。
本実施形態による半導体装置の製造方法の一例を図５から図６に示した工程断面図を参照して説明する。
（１）図５（ａ）を参照して、半導体基板１０、例えば、シリコン基板に素子分離１６を形成する。
素子分離１６は、例えば、ＳＴＩ（shallow trench isolation）とすることが好ましい。まず、シリコン基板１０の全面に第１のマスク絶縁膜１４、例えば、厚さ１５０ｎｍのシリコン窒化膜（Ｓｉ３Ｎ４膜）を堆積する。素子分離１６を形成する領域の第１のマスク絶縁膜１４をリソグラフィ及びエッチングにより除去して、シリコン基板１０を露出させる。さらに第１のマスク絶縁膜１４をマスクとして、シリコン基板１０を、例えば、ＲＩＥ（reactive ion etching）によりエッチングして素子分離溝１６ｔを形成する。素子分離溝１６ｔを埋めるように素子分離絶縁膜１６、例えば、シリコン酸化膜（ＳｉＯ２膜）をＣＶＤ（chemical vapor deposition）により厚く堆積する。表面に堆積した素子分離絶縁膜１６を、例えば、ＣＭＰ（chemical mechanical polishing）により第１のマスク絶縁膜１４をストッパとして除去する。
このようにして、図５（ａ）に示したように、素子分離１６を形成できる。素子分離１６は、隣接する半導体素子を分離するだけでなく、第１の半導体素子１００を形成する第１の素子領域１１０と第２の半導体素子２００を形成する第２の素子領域２１０とを区画する。
その後、第１のマスク絶縁膜１４を除去すると、素子分離１６は、図５（ｂ）に示されているように、シリコン基板１０表面から上部が突き出した形状になる。
（２）次に、第１及び第２のトランジスタのゲート電極１２０，２２０を形成する。
図５（ｂ）を参照して、第１の素子領域１１０に第１のゲート絶縁膜１２２を、第２の素子領域２１０に第２のゲート絶縁膜２２２を、例えば、シリコン基板１０の熱酸化によって形成する。第１及び第２のゲート絶縁膜１２２、２２２は、同時に形成した同じ膜厚の絶縁膜を使用することもできる。第１及び第２のゲート絶縁膜１２２、２２２上に導電性膜を形成する。導電性膜として、例えば、リン（Ｐ）を高濃度にドープしたポリシリコンを使用できる。導電性膜上に第２のマスク絶縁膜（図示せず）、例えば、Ｓｉ３Ｎ４膜を堆積し、第２のマスク絶縁膜にリソグラフィ及びエッチングにより第１及び第２のゲート電極のパターンを形成する。第２のマスク絶縁膜をマスクとして、例えば、ＲＩＥにより導電性膜をエッチングして第１のゲート絶縁膜１２２及び第１の導電性膜１２４からなる第１のゲート電極１２０並びに第２のゲート絶縁膜２２２及び第２の導電性膜２２４からなる第２のゲート電極２２０を形成する。ここで、素子分離１６を挟まないで形成した隣接する第１のゲート電極１２０の間隔Ｘ１は、第２のゲート電極２２０の間隔Ｘ２より狭く、例えば、０．４μｍ以下である。
（３）次に、第１の半導体素子領域１１０及び第２の半導体素子領域２１０に接合深さの異なる拡散層を形成する。
図６（ａ）を参照して、第１のゲート電極１２０をマスクとして、第１の素子領域１１０の半導体基板１０に第１のドーパント、例えば、ヒ素（Ａｓ）を浅くイオン注入する。そして、第２のゲート電極２２０をマスクとして、第２の素子領域２１０の半導体基板１０に、第２のドーパントを浅くイオン注入する。第１のドーパント及び第２のドーパントのイオン注入は、同じドーパントを同時に注入することができる。あるいは、第２のドーパントは、第１のドーパントと異なる不純物を使用することができる。その後、熱処理を行い、イオン注入したドーパントを電気的に活性化させると同時に浅く拡散させて、第１の素子領域１１０に第１の拡散層１３０を、第２の素子領域２１０に第２の拡散層２３０を形成する。尚、この熱処理は、単独で行わずに後で実施される熱工程により兼ねることができる。
ここで、第１のドーパント及び第２のドーパントのイオン注入を、同じドーパントを用いて同時に行った場合でも、第１の拡散層１３０では、第１のゲート電極間隔が０．４μｍ以下であるため、上記に図１、図２を用いて説明したように、第１の拡散層１３０の接合深さは、第２の拡散層２３０の接合深さよりも浅くなる。
（４）次に、第１及び第２のゲート電極１２０，２２０の側面に第１の側壁絶縁膜１３２，２３２を形成するために第１の絶縁膜を全面に堆積する。第１の絶縁膜として、例えば、Ｓｉ３Ｎ４膜、ＳｉＯ２膜、又はこれらの積層膜を使用できる。第１の絶縁膜を異方性エッチング、例えば、ＲＩＥによりエッチングして、平面部に堆積した第１の絶縁膜を除去して第１及び第２のゲート電極１２０，２２０の側面に第１の側壁絶縁膜１３２，２３２を形成する。第１の側壁絶縁膜１３２，２３２は、シリコン基板１０表面から突き出した素子分離１６の側壁部分にも形成されるが、素子分離１６の側壁絶縁膜は、一般にこの後の洗浄工程で除去される。
次に、第１の側壁絶縁膜１３２，２３２と第１及び第２のゲート電極１２０，２２０をマスクとしてイオン注入を行い、第１の拡散層１３０の大部分に重なるように第３の拡散層１３４を、第２の拡散層２３０の大部分に重なるように第４の拡散層２３４を形成する。イオン注入は、上記の第１及び第２の拡散層１３０，２３０のイオン注入よりも高濃度で深く注入する。注入するドーパントは、上記の第１及び第２のドーパントと同じものを使用できる。その後、上記のように、熱処理を行い、イオン注入したドーパントを電気的に活性化させると同時に第１及び第２の拡散層１３０，２３０よりも深く拡散させて、第１の素子領域１１０に第３の拡散層１３４を、そして第２の素子領域２１０に第４の拡散層２３４を形成する。この熱処理も上記と同様に、単独で行わずに後で実施される熱工程と兼ねることができる。
ここで、第３の拡散層１３４では、第１のゲート電極１２０間隔Ｘ１が０．４μｍ以下である上に第１の側壁絶縁膜１３２が形成されているために、イオン注入される領域がさらに狭くなる。その結果、図１、図２を用いて説明したように拡散層が浅くなる効果が第１の拡散層１３０の場合よりもさらに顕著になる。一方、第４の拡散層２３４では、第２のゲート電極２２０間隔Ｘ２が広いため、第１の側壁絶縁膜２３２が形成されていても拡散層が浅くなる効果は小さい。したがって、図６（ａ）に示したように、第１の半導体素子１００の第３の拡散層１３４の接合深さｄ１は、第２の半導体素子２００の第４の拡散層２３４の接合深さｄ２と比較して顕著に浅くなる。
このようにして、拡散層１３４，２３４の接合深さｄ１，ｄ２が異なる第１及び第２の半導体素子１００，２００を形成できる。
（５）次に、接合深さが異なる第３及び第４の拡散層１３４，２３４に接合深さに応じて厚さが異なるシリサイド層１４０，２４０を形成する。
図６（ｂ）を参照して、第３の拡散層１３４に形成するシリサイド層１４０を薄く形成するために第２の側壁絶縁膜１３６を形成する。第２の側壁絶縁膜１３６，２３６は、第１の側壁絶縁膜１３２，２３２と同様に形成することができる。第２のゲート側壁絶縁膜１３６，２３６は、第１及び第２のゲート電極１２０，２２０の側面（１３６ａ，２３６ａ）だけでなくシリコン基板１０表面から突き出した素子分離１６の側面（１３６ｂ、２３６ｂ）にも形成される。ここで、第２のゲート側壁絶縁膜１３６，２３６形成後の洗浄において、素子分離１６の側面に形成された第２の側壁絶縁膜１３６ｂ、２３６ｂが除去されないように注意する。第２の側壁絶縁膜１３６，２３６は、次のシリサイド形成工程においてシリサイド用金属とシリコンとの反応を制限する機能を有する。
次に、全面にシリサイド用金属（図示せず）を、例えば、スパッタリングにより堆積させる。シリサイド用金属として、例えば、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、白金（Ｐｔ）等を使用することができる。ここでは、Ｎｉを使用する。
その後、熱処理を行ってシリサイド用金属とシリコンが直接接触している第３及び第４の拡散層１３４，２３４及び第１及び第２のゲート電極１２０，２２０表面にシリサイド層１４０，２４０及び１４２，２４２を形成する。このシリサイド化反応において、シリサイド層は、シリサイド用金属とシリコンとが直接接触している部分にだけ形成される。そしてシリサイド化反応は、シリコン基板中に等方的に進行する。したがって、上に説明したメカニズムにより、シリサイド用金属とシリコンとの接触面積が狭い第１の半導体素子１００では、シリサイド層１４０の厚さｔ１は、接触面積が広い第２の半導体素子２００のシリサイド層２４０の厚さｔ２よりも薄く形成される。
このようにして、接合深さが浅い第３の拡散層１３４には、厚さが薄いシリサイド層１４０を形成でき、接合深さが深い第４の拡散層２３４には、厚さが厚いシリサイド層２４０を形成することができる。
熱処理後、シリコンと反応していないシリサイド用金属を、例えば、ウェットエッチングにより除去する。このようにして図６（ｂ）に示した構造を形成することができる。
本実施形態では、ゲート電極間隔が狭い第１の半導体素子１００において、第３の拡散層１３４の面積よりもシリサイド用金属とシリコンとの接触面積を狭く制限している。その結果、拡散面積が狭くなって拡散層１３４の接合深さが浅くなると、シリサイド層１４０を形成する面積を自動的に狭くできる。そのため、接合深さに応じてシリサイド層１４０を自動的に薄く形成できる。したがって、シリサイド層１４０が拡散層の接合界面を突き抜けることを防止できる。
その後、層間絶縁膜の形成、多層配線の形成等の半導体装置に必要な工程を行って、本実施形態の半導体装置を完成する。
本発明によれば、シリサイド用金属とシリコンとの接触面積を制御することによって、半導体素子の拡散層上に形成するシリサイド層の厚さを、制御することができる。本発明では、上記の接触面積を第２の側壁絶縁膜によって制御している。一定膜厚の第２のゲート側壁絶縁膜を形成した場合、ゲート電極間隔が狭くなるほど、接触面積が縮小する割合が大きくなる。その結果、形成されるシリサイド層の厚さをより薄くすることができる。
したがって、ゲート電極間隔が狭く拡散層の接合深さが浅い半導体素子では、シリサイド層を薄くすることにより、接合リーク電流を低減することが可能になる。一方で、ゲート電極間隔が広く拡散層の接合深さが深い半導体素子では、シリサイド層を厚く形成することができるため、拡散層の寄生抵抗の増加を抑制でき、電流駆動力を向上できる。
本発明の実施形態は、種々の変形をして実行することができる。そのいくつかの例を以下に説明するが、これらに限定されることはない。
ゲート電極間隔が広い第２の半導体素子２００において、第２のゲート側壁絶縁膜２３６を第２の半導体素子２００に形成しない又は形成後に除去することができる。これにより、シリサイド層２４０をより深く形成する又はより広く形成することが可能になり、電流駆動力をさらに向上することができる。
ゲート電極の構造は、ポリシリコンとシリサイドの積層構造で説明してきたが、ゲート電極全体をシリサイド化するフルシリサイド構造と上に説明した拡散層の接合深さに応じた厚さを有するシリサイド層とを組み合せることができる。
以上説明してきたように本発明によって、異なる拡散層の接合深さを有する複数の半導体素子を含む半導体装置であって、拡散層の接合深さに応じて異なる厚さのシリサイド層を有する半導体装置及びその製造方法が提供される。これにより、拡散層の接合深さが浅い半導体素子において、接合リーク電流を低減させることと、拡散層の接合深さが深い半導体素子において、電流駆動力を向上させることとを両立できる。
本発明は、上記の実施形態に限定されることなく、本発明の精神及び範囲から逸脱しないで、種々の変形を行って実施することができる。それゆえ、本発明は、ここに開示された実施形態に制限することを意図したものではなく、本発明の趣旨を逸脱しない範囲において他の実施形態にも適用でき、広い範囲に適用されるものである。
図１（ａ），（ｂ）は、ゲート電極間隔と拡散層深さの関係を説明するために示す半導体装置の断面図の一例である。 図２は、ゲート電極間隔と拡散層の接合深さとの関係を説明するために示す図である。 図３は、シリサイド層と接合界面との間の距離と接合リーク電流との関係を示す図である。 図４は、本発明の実施形態による半導体装置の断面構造の一例を説明するために示す図である。 図５（ａ），（ｂ）は、本発明の実施形態による半導体装置の製造工程を説明するために示す工程断面図の一例である。 図６（ａ），（ｂ）は、図５（ｂ）に続く、本発明の実施形態による半導体装置の製造工程を説明するために示す工程断面図の一例である。
符号の説明
１０…半導体基板，１４…マスク絶縁膜，１６…素子分離，１００…第１の半導体素子，１１０…第１の素子領域，１２０…第１のゲート電極，１２２…第１のゲート絶縁膜，１２４…第１の導電性膜，１３０…第１の拡散層，１３２，２３２…第１の側壁絶縁膜，１３４…第３の拡散層，１３６，２３６…第２の側壁絶縁膜，１４０…第１のシリサイド層，１４２，２４２…シリサイド層，２００…第２の半導体素子，２１０…第２の素子領域，２２０…第２のゲート電極，２２２…第２のゲート絶縁膜，２２４…第２の導電性膜，２３０…第２の拡散層，２３４…第４の拡散層，２４０…第２のシリサイド層。

Claims (3)

  1. 第１導電型の半導体基板表面を第１の半導体領域及び第２の半導体領域に区画し、その上部が前記半導体基板から突き出している素子分離を形成する工程と、
    前記第１の半導体領域の前記半導体基板上に第１の絶縁膜を介して複数の第１のゲート電極を形成し、前記第２の半導体領域の前記半導体基板上に複数の第２の絶縁膜を介して第２のゲート電極を形成する工程であって、前記複数の第１のゲート電極間の間隔を前記複数の第２のゲート電極間の間隔より狭く形成する工程と、
    前記第１のゲート電極を挟んで前記第１の半導体領域の前記半導体基板中に、第１の接合深さを有する第２導電型の第１の拡散層を形成し、前記第２のゲート電極を挟んで前記第２の半導体領域の前記半導体基板中に、前記第１の接合深さをよりも深い第２の接合深さを有する第２導電型の第２の拡散層を形成する工程と、
    前記第１及び第２のゲート電極の側面にそれぞれ第１の側壁絶縁膜を形成する工程と、
    前記第１のゲート電極及び前記第１の側壁絶縁膜を挟んで前記第１の半導体領域の前記半導体基板中に、前記第１の接合深さよりも深い第３の接合深さを有する第２導電型の第３の拡散層を形成し、前記第２のゲート電極及び前記第１の側壁絶縁膜を挟んで前記第２の半導体領域の前記半導体基板中に、前記第２及び第３の接合深さよりも深い第４の接合深さを有する第２導電型の第４の拡散層を形成する工程と、
    少なくとも前記第１の半導体領域において前記第１の側壁絶縁膜及び前記素子分離のそれぞれの側面に第２の側壁絶縁膜を形成する工程と、
    前記第１のゲート電極及び前記第１及び第２の側壁絶縁膜をマスクとして前記第３の拡散層中に第１の厚さを有する第１のシリサイド層を形成し、少なくとも前記第２のゲート電極及び前記第１の側壁絶縁膜をマスクとして前記第４の拡散層中に前記第１の厚さよりも厚い第２の厚さを有する第２のシリサイド層を形成する工程と
    を具備することを特徴とする半導体装置の製造方法。
  2. 前記第１のシリサイド層を形成する工程は、前記第３の拡散層の接合界面と前記第１のシリサイド層との下面との距離を、７０ｎｍ以上に形成するものであることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記複数の第１のゲート電極間の間隔は、０．４μｍ以下に形成するものであることを特徴とする請求項１若しくは２に記載の半導体装置の製造方法。
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