JP3064943B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP3064943B2 JP9045093A JP4509397A JP3064943B2 JP 3064943 B2 JP3064943 B2 JP 3064943B2 JP 9045093 A JP9045093 A JP 9045093A JP 4509397 A JP4509397 A JP 4509397A JP 3064943 B2 JP3064943 B2 JP 3064943B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明はMOS型トランジス
タを備える半導体装置に関し、特にソース・ドレインに
低濃度領域、すなわちLDD領域を備えかつ金属シリサ
イド層を備える半導体装置とその製造方法に関する。
【0002】
【従来の技術】従来から、MOS型トランジスタで構成
される集積回路、中でもCMOSトランジスタ集積回路
は低消費電力でかつ高集積化が可能なためメモリやマイ
クロコンピュータなどに広く用いられている。このよう
なCMOSトランジスタ集積回路では、その集積度が向
上するのに従ってデバイスそのものが微細化されるた
め、ソース・ドレイン等の拡散層抵抗やゲート電極の抵
抗成分がデバイス性能上無視できなくなってきている。
このため、拡散層の金属シリサイド化およびゲート電極
の金属シリサイド化を用いる方法が行われている。その
一例として、特公平3−65658号公報に記載された
技術がある。この技術を図4を用いて説明する。
【0003】まず、図4(a)に示すように、シリコン
基板1に対して、公知の選択酸化法を用いて、500n
m程度の膜厚のフィールド酸化膜2を形成した後に、画
成された素子領域にゲート酸化膜3、ポリシリコンゲー
ト電極4を形成し、これを利用した自己整合法によって
低濃度に不純物を注入してLDD領域5を形成する。さ
らに、全面にシリコン酸化膜を形成した後、これを異方
性エッチングして前記ゲート電極4の側面にサイドウォ
ール酸化膜6を形成し、これを利用して高濃度に不純物
を注入してソース・ドレイン領域7を形成する。次い
で、図4(b)に示すように、ポリシリコンゲート電極
4上およびソース・ドレイン領域7上の図外の酸化膜を
ドライエッチングあるいはウェットエッチングにより取
り除いた後、シリサイド化可能な金属11、例えばチタ
ン(Ti)を200nm程度成膜する。
【0004】さらに、図4(c)に示すように、窒素雰
囲気で625℃、30分程度の熱処理により、ポリシリ
コンゲート電極4、およびソース・ドレイン領域7を前
記チタン11と反応させてシリサイド化する。このと
き、シリサイド化反応しないフィールド酸化膜2やサイ
ドウォール酸化膜6上のチタンは窒化物(TiN)とな
り、あるいは未反応のまま残る。しかる後、図3(d)
に示すように、フィールド酸化膜2、サイドウォール酸
化膜6の上部の窒化物および末反応チタンを、例えば、
2 SO4 +H2 2 を用いたウェットエッチングによ
り取り除いた後に、800℃、15分程度の窒素もしく
はアルゴン等の不活性雰囲気中または真空中での熱処理
により、低抵抗の金属シリサイド膜9を形成する。
【0005】
【発明が解決しようとする課題】しかしながら、この従
来の技術では、同じサイドウォール酸化膜6を利用して
ソース・ドレイン領域7を形成し、かつ金属シリサイド
膜9を形成しているため、両者の端部は一致することに
なり、その結果として低抵抗の金属シリサイド膜9と低
濃度不純物領域であるLDD領域5が接触する状態が生
じ、両者の接触部分にショットキーバリアが形成されて
しまう。このため、金属シリサイド膜とシリコン界面に
生ずる接触抵抗が増加されることになる。なお、このこ
とに関する一例として、例えば、IEEE.Electron D
evice Lett.EDL-6,PP.479,1985において、J.Huiら
がチタンシリサイドとシリコン界面のショットキーバリ
アは以下のようになることの報告がある。 TiSi2 /n−Si 0.53〜0.60eV TiSi2 /p−Si 0.56eV また、コンタクト抵抗率と拡散層不純物濃度との関係に
おいて、抵抗率を充分低くするためには、拡散層不純物
濃度を少なくとも1.0E20cm-3以上にする必要が
あることの報告がある。
【0006】また、このように、低抵抗の金属シリサイ
ド膜9と低濃度不純物領域であるLDD領域5とが接触
された箇所はその電気的な接触抵抗が大きくなるため、
これらの界面に多量の電流が流れる際に多量のジュール
熱が発生し、トランジスタを破壊するおそれがある。特
に、この種のトランジスタを入出力バッフア部に用いた
集積回路では、入出力ピンに瞬時的に高電圧が加わった
場合に前記した多量の電流が流れ、入出力バッフア部の
トランジスタが破壊され易いものとなる。
【0007】本発明の目的は、金属シリサイド膜とLD
D領域を直接接触させない構造とし、かつ金属シリサイ
ド膜と接触するシリコンの不純物濃度を所要の濃度以上
とすることにより、金属シリサイド膜とシリコン界面に
生ずる接触抵抗を低減し、前記した問題を解消すること
を可能とした半導体装置とその製造方法を提供すること
にある。
【0008】
【課題を解決するための手段】本発明の製造方法では、
シリコン基板にゲート酸化膜、ゲート電極を形成する工
程と、前記ゲート電極を利用したイオン注入法を用いて
前記シリコン基板に低濃度不純物領域を形成する工程
と、前記ゲート電極の側面にサイドウォール膜を形成す
る工程と、前記サイドウォール膜を利用したイオン注入
法を用いて前記シリコン基板に第1の高濃度不純物領域
を形成する工程と、前記サイドウォール膜を利用した回
転斜めイオン注入法を用いて前記サイドウォール膜の直
下に前記第1の高濃度不純物領域よりも浅い第2の高濃
度不純物領域を形成する工程と、前記サイドウォール膜
を利用して前記第1の高濃度不純物領域上に金属シリサ
イド膜を形成する工程を含んでいる。
【0009】本発明の製造方法によれば、第2の高濃度
不純物領域はサイドウォール膜の直下位置において低濃
度不純物領域と第1の高濃度不純物領域との間に位置さ
れ、金属シリサイド膜は低濃度不純物領域には接触せ
ず、端部において第2の高濃度不純物領域に接している
構成を製造することが可能になる。
【0010】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図1は本発明の半導体装置の参考例
の断面図である。シリコン基板1には500nmの膜厚
のフィールド酸化膜2が形成されており、これにより素
子領域が画成されている。この素子領域には、ゲート酸
化膜3、ポリシリコンゲート電極4で形成されており、
このゲート電極を挟む領域の前記シリコン基板には低濃
度に不純物を導入したLDD領域5が形成されている。
また、前記ゲート電極の側面には第1のサイドウォール
酸化膜6が形成されており、この第1のサイドウォール
酸化膜6の外側領域には高濃度に不純物を導入したソー
ス・ドレイン領域7が形成されている。さらに、前記第
1のサイドウォール酸化膜6の表面には第2のサイドウ
ォール酸化膜8が形成されており、この第2のサイドウ
ォール酸化膜8の外側の前記ソース・ドレイン領域7に
は、金属シリサイド膜9が形成されている。
【0011】図2は図1に示した半導体装置の製造方法
を工程順に示す断面図である。まず、図2(a)におい
て、シリコン基板1の表面を選択酸化してフィールド酸
化膜2を形成する。このフィールド酸化膜2で画成され
る素子領域には、前記シリコン基板1の表面に酸化膜と
ポリシリコン膜を順次成長し、かつこれをフォトリソグ
ラフィ技術を用いて選択エッチングすることで、ゲート
酸化膜3、ポリシリコンゲート電極4を形成する。その
上で、前記ゲート電極4をマスクとした自己整合法によ
り不純物を低濃度にイオン注入し、LDD領域5を形成
する。さらに、全面に酸化膜を形成した後、これを異方
性エッチングによりエッチバックすることで前記ゲート
電極の側面に第1のサイドウォール酸化膜6を形成す
る。さらに、この第1のサイドウォール酸化膜6を利用
して不純物を高濃度にイオン注入してソース・ドレイン
領域7を形成し、MOSトランジスタを形成する。な
お、このとき、ソース・ドレイン領域7の不純物濃度
は、少なくとも1.0E20cm-3以上に設定する。
【0012】次に、図2(b)に示すように、全面に図
外のシリコン酸化膜を形成し、かつこれを異方性エッチ
ングによりエッチバックすることで、前記第1のサイド
ウォール酸化膜6の上に第2のサイドウォール酸化膜8
を形成する。さらに、前記ゲート電極4上およびソース
・ドレイン領域7上の図外の酸化膜を除去した後、その
上にチタン等の金属膜11を被着し、これを窒素雰囲気
で625℃、30分程度の熱処理を行ない、金属膜11
とシリコンとを反応させて金属シリサイド膜9を形成す
る。その後、図2(c)に示すように、フィールド酸化
膜2や第1および第2のサイドウォール酸化膜6,8上
の未反応の金属膜をエッチング除去することにより金属
シリサイド膜9が形成される。
【0013】このように製造される図1のMOSトラン
ジスタでは、金属シリサイド膜9はその端部が第2のサ
イドウォール酸化膜8によってゲート電極4側から後退
されているため、LDD領域5に直接接触されることは
ない。その一方で、金属シリサイド膜9はその全ての領
域でソース・ドレイン領域7、すなわち不純物濃度が少
なくとも1.0E20cm-3以上のシリコン領域と接触
する構造となる。これにより、金属シリサイド膜9とシ
リコン基板1との接触箇所の電気的な接触抵抗が低減さ
れ、接触箇所におけるジュール熱による発熱が抑制さ
れ、その破損が防止され、MOSトランジスタの信頼性
が向上される。
【0014】図3は本発明の第1の実施形態を製造工程
順に示す断面図である。図3(a)は前記参考例と同様
な工程で、シリコン基板1にフィールド酸化膜2、ゲー
ト酸化膜3、ポリシリコンゲート電極4を形成し、さら
にLDD領域5、サイドウォール酸化膜6、ソース・ド
レイン領域7を形成してMOSトランジスタを形成す
る。
【0015】次に、図3(b)に示すように回転斜めイ
オン注入法を用いてサイドウォール酸化膜6の直下に少
なくとも1.0E20cm-33以上の高濃度不純物領域
10を形成する。しかる上で、図4(c),(d)に示
したと同様の工程で、ゲート電極4およびソース・ドレ
イン領域7の表面に金属シリサイド膜9を形成する。
【0016】この構成においても、金属シリサイド膜9
はその全ての領域で不純物濃度が少なくとも1.0E2
0cm-3以上のシリコン領域と接触する構造となり、ト
ランジスタのLDD領域5と金属シリサイド膜9が接触
しない構造を実現することができる。これにより、金属
シリサイド膜9とシリコン基板1の界面との接触抵抗の
増加を防止することが可能となる。また、この第1の
施形態においては、参考例で行った第2のサイドウォー
ル酸化膜8を形成するための工程、つまり酸化膜を気相
成長法により成膜し、かつこれをドライエッチングによ
りエッチバックする工程が不要であり、製造工程が削減
できるという利点もある。
【0017】なお、金属シリサイド膜9を形成するため
の材料としては、チタン(Ti)、ジルコニウム(Z
r)、コバルト(Co)、モリブデン(Mo)、タング
ステン(W)、ニッケル(Ni)、白金(Pt)、およ
びパラジウム(Pd)の金属群から選ばれた金属が採用
可能である。
【0018】
【発明の効果】以上説明したように、本発明方法により
製造される半導体装置は、金属シリサイド膜が全て高濃
度不純物領域に接し、かつサイドウォール膜の直下に第
2の高濃度不純物領域が存在する構成とされているた
め、MOSトランジスタにおける金属シリサイド膜と、
LDD領域のような低濃度不純物領域との接触が回避さ
れ、金属シリサイド膜とシリコンとの接触抵抗の増大を
防止することができる。特に、金属シリサイド膜接す
る領域の不純物濃度を少なくとも1.0E20cm-3
上とすることで、金属シリサイド膜とシリコン界面との
接触がショットキーバリア接触となることはなく、その
接触抵抗を格段に低減することが可能となる。これによ
り、接触箇所を通流されるジュール熱による発熱が防止
でき、MOSトランジスタを含む半導体装置の信頼性を
向上することができる。さらに、本発明の製造方法によ
れば、サイドウォール膜の直下の第2の高濃度不純物領
域を回転斜めイオン注入法により形成するために、参考
例のようにサイドウォール膜を二重に形成する必要がな
く、製造工程が容易になる。さらに、サイドウォール膜
の直下の第2の高濃度不純物領域が浅く形成されている
ので、トランジスタ動作時におけるドレイン端からの空
乏層の広がりが抑制され、トランジスタの微細化に有利
になる。
【図面の簡単な説明】
【図1】本発明の半導体装置の参考例の断面図である。
【図2】図1の半導体装置の製造方法を工程順に示す断
面図である。
【図3】本発明の半導体装置の第1の実施形態を製造工
程順に示す断面図である。
【図4】従来の半導体装置をその製造工程順に示す断面
図である。
【符号の説明】
1 シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート電極 5 LDD領域 6 第1のサイドウォール酸化膜 7 ソース・ドレイン領域 8 第2のサイドウォール酸化膜 9 金属シリサイド膜 10 高濃度不純物領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平8−46189(JP,A) 特開 平8−186257(JP,A) 特開 平7−111328(JP,A) 特開 平8−255903(JP,A) 特開 平9−199720(JP,A) 特開 平9−82949(JP,A) 特開 平9−186317(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 29/78 H01L 21/28 301 H01L 21/336

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 シリコン基板にゲート酸化膜、ゲート電
    極を形成する工程と、前記ゲート電極を利用したイオン
    注入法を用いて前記シリコン基板に低濃度不純物領域を
    形成する工程と、前記ゲート電極の側面にサイドウォー
    ル膜を形成する工程と、前記サイドウォール膜を利用し
    たイオン注入法を用いて前記シリコン基板に第1の高濃
    度不純物領域を形成する工程と、前記サイドウォール膜
    を利用した回転斜めイオン注入法を用いて前記サイドウ
    ォール膜の直下に前記第1の高濃度不純物領域よりも浅
    い第2の高濃度不純物領域を形成する工程と、前記サイ
    ドウォール膜を利用して前記第1の高濃度不純物領域上
    に金属シリサイド膜を形成する工程を含み、前記第2の
    高濃度不純物領域は前記サイドウォール膜の直下位置に
    おいて前記低濃度不純物領域と前記第1の高濃度不純物
    領域との間に位置され、前記金属シリサイド膜は前記低
    濃度不純物領域には接触せず、端部において前記第2の
    高濃度不純物領域に接している構成を製造することを特
    徴とする半導体装置の製造方法。
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