JP2003060072A - 半導体装置の製造方法及びこれにより製造された半導体装置 - Google Patents

半導体装置の製造方法及びこれにより製造された半導体装置

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敦之 神田
Yasushi Haga
泰 芳賀
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Abstract

(57)【要約】 【課題】 高耐圧および低耐圧のＭＯＳトランジスタを
それぞれの特性を損なうことなく効率良く同一基板上に
形成する。 【解決手段】 前記基板上に形成されたゲート酸化膜の
中央部上にゲート電極を形成後、前記ゲート電極を含む
前記基板表面全体にシリコン酸化膜を形成し、形成され
たシリコン酸化膜を全面エッチングすることにより、前
記ゲート電極の側面に前記シリコン酸化膜による側壁を
形成する。形成するトランジスタのチャネルに応じて不
純物イオンを注入することにより、ドレイン領域および
ソース領域を形成する際に、あらかじめ、高耐圧ＭＯＳ
トランジスタのゲート酸化膜の周辺部の下層領域に、不
純物イオンが注入まれないように、少なくともゲート酸
化膜の周辺部上にレジストを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ドレイン耐圧の
異なる高耐圧ＭＯＳ（Metal Oxide Semiconductor ）ト
ランジスタおよび低耐圧ＭＯＳトランジスタを同一基板
上に混在する半導体装置を製造するための方法及びこれ
により製造された半導体装置に関するものである。
【０００２】
【従来の技術】一般に、撮像素子やＬＣＤ、印刷ヘッド
等を駆動するための集積回路（以下、「駆動ＩＣ」と呼
ぶ）は、十Ｖ程度以上の電源電圧で動作可能なドレイン
およびソース間の耐圧（単に「ドレイン耐圧」とも呼
ぶ。）の高い高耐圧ＭＯＳトランジスタを有する駆動出
力部と、数Ｖ以下の電源電圧で使用されるドレイン耐圧
の低い低耐圧ＭＯＳトランジスタを有し、駆動出力部を
制御するためのロジック部とで構成されている。なお、
以下では、ＭＯＳトランジスタを単にトランジスタと呼
ぶ場合もある。
【０００３】
【発明が解決しようとする課題】駆動ＩＣにおいては、
これらの高耐圧トランジスタおよび低耐圧トランジスタ
を同一基板上に形成することが好ましい。このような耐
圧の異なるトランジスタを同一基板上に形成する方法と
して最も単純な方法は、それぞれを別々のプロセスで形
成する方法がある。すなわち、まず、高耐圧または低耐
圧のいずれか一方のトランジスタを基板上に形成し、そ
の後、他方のトランジスタを同一の基板上に形成する方
法である。
【０００４】しかし、高耐圧トランジスタと低耐圧トラ
ンジスタを別々のプロセスで形成する場合、製造工程数
が非常に多くなるため、製造効率が悪く製造コストも高
くなる。
【０００５】従って、高耐圧トランジスタおよび低耐圧
トランジスタを、それぞれの特性を損なうことなく効率
良く同一基板上に形成することが望まれている。
【０００６】この発明は、従来技術における上述の課題
を解決するためになされたものであり、高耐圧ＭＯＳト
ランジスタおよび低耐圧ＭＯＳトランジスタを、それぞ
れの特性を損なうことなく効率良く同一基板上に形成す
る技術を提供することを目的とする。
【０００７】
【課題を解決するための手段およびその作用・効果】上
述の課題の少なくとも一部を解決するため、本発明の第
１の方法は、ドレイン耐圧の異なる高耐圧ＭＯＳトラン
ジスタおよび低耐圧ＭＯＳトランジスタが同一の半導体
基板上に混在する半導体装置を製造するための方法であ
って、（１）前記基板上に形成されたゲート酸化膜の中
央部上にゲート電極を形成後、前記ゲート電極を含む前
記基板表面全体にシリコン酸化膜を形成し、形成された
シリコン酸化膜を全面エッチングすることにより、前記
ゲート電極の側面に前記シリコン酸化膜による側壁を形
成する工程と、（２）形成するトランジスタのチャネル
に応じて不純物イオンを注入することにより、ドレイン
領域およびソース領域を形成する工程とを備え、前記工
程（２）の際に、あらかじめ、前記高耐圧ＭＯＳトラン
ジスタにおける前記ゲート酸化膜の周辺部の下層領域
に、前記不純物イオンが注入されないように、少なくと
も前記ゲート酸化膜の周辺部上にレジストを形成するこ
とを特徴とする。
【０００８】上記第１の方法によれば、高耐圧ＭＯＳト
ランジスタおよび低耐圧ＭＯＳトランジスタを効率良く
同一基板上に形成することができる。特に、高耐圧ＭＯ
Ｓトランジスタにおけるゲート酸化膜の周辺部の下層領
域に、ドレイン領域およびソース領域を形成するための
不純物イオンが注入されないようにすることができるの
で、ドレイン耐圧の低下を抑制することが可能となり、
高耐圧ＭＯＳトランジスタの耐圧特性を損なうことがな
い。
【０００９】上記第１の方法において、さらに、（３）
形成したゲート電極とドレイン領域とソース領域の上に
金属膜を形成して熱処理することにより、前記ゲート電
極、前記ドレイン領域、および前記ソース領域を構成す
るそれぞれの半導体を、前記金属膜を構成する金属と融
合させてシリサイド化する工程、を備え、前記工程
（３）の際に、あらかじめ、前記ゲート酸化膜の周辺部
の下層領域にある半導体がシリサイド化されないよう
に、少なくとも前記ゲート酸化膜の周辺部上に保護膜を
形成することが好ましい。
【００１０】上記方法においては、高耐圧ＭＯＳトラン
ジスタにおけるゲート酸化膜の周辺部の下層領域にある
半導体がシリサイド化されないようにすることができる
ので、ゲート酸化膜の周辺部の下層領域にある半導体が
シリサイド化されことによるドレイン耐圧の低下を抑制
することが可能となる。
【００１１】第２の方法は、ドレイン耐圧の異なる高耐
圧ＭＯＳトランジスタおよび低耐圧ＭＯＳトランジスタ
が同一の半導体基板上に混在する半導体装置を製造する
ための方法であって、（１）前記基板上に形成されたゲ
ート酸化膜の中央部上にゲート電極を形成後、前記ゲー
ト電極を含む前記基板表面全体にシリコン酸化膜を形成
し、形成されたシリコン酸化膜を全面エッチングするこ
とにより、前記ゲート電極の側面に前記シリコン酸化膜
による側壁を形成する工程と、（２）形成するＭＯＳト
ランジスタのチャネルに応じて不純物イオンを注入する
ことにより、ドレイン領域およびソース領域を形成する
工程と、（３）形成したゲート電極とドレイン領域とソ
ース領域の上に金属膜を形成して熱処理することによ
り、前記ゲート電極、前記ドレイン領域、および前記ソ
ース領域を構成するそれぞれの半導体を、前記金属膜を
構成する金属と融合させてシリサイド化する工程と、を
備え、前記工程（３）の際に、あらかじめ、前記高耐圧
ＭＯＳトランジスタにおける前記ゲート酸化膜の周辺部
の下層領域にある半導体がシリサイド化されないよう
に、少なくとも前記ゲート酸化膜の周辺部上に保護膜を
形成することを特徴とする。
【００１２】上記第２の方法においても、高耐圧ＭＯＳ
トランジスタおよび低耐圧ＭＯＳトランジスタを効率良
く同一基板上に形成することができる。特に、高耐圧Ｍ
ＯＳトランジスタにおけるゲート酸化膜の周辺部の下層
領域にある半導体がシリサイド化されないようにするこ
とができるので、ゲート酸化膜の周辺部の下層領域にあ
る半導体がシリサイド化されことによるドレイン耐圧の
低下を抑制することが可能となり、高耐圧ＭＯＳトラン
ジスタの耐圧特性を損なうことがない。
【００１３】なお、本発明の第１の半導体装置は、ドレ
イン耐圧の異なる高耐圧ＭＯＳトランジスタおよび低耐
圧ＭＯＳトランジスタが同一の半導体基板上に混在する
半導体装置であって、前記高耐圧ＭＯＳトランジスタ
は、前記基板上に形成されたゲート酸化膜と、前記ゲー
ト酸化膜の中央部上に形成されたゲート電極と、前記ゲ
ート酸化膜の周辺部上を覆う保護膜と、を備えるという
特徴がある。
【００１４】また、前記保護膜は、前記ゲート酸化膜の
周辺部上から前記ゲート電極表面の周辺端部上までを覆
っているという特徴もある。
【００１５】また、本発明の第２の半導体装置は、ドレ
イン耐圧の異なる高耐圧ＭＯＳトランジスタおよび低耐
圧ＭＯＳトランジスタが同一の半導体基板上に混在する
半導体装置であって、前記高耐圧ＭＯＳトランジスタの
ゲート電極は、前記ゲート電極の周辺端部を除く表面上
がシリサイド化されているという特徴がある。
【００１６】
【発明の実施の形態】Ａ．基本的な製造工程例：まず、
本発明の半導体装置の製造工程を説明するために、その
前提となる基本的な製造工程について説明する。図１〜
図２８は、本発明の半導体製造装置の製造工程の前提と
なる基本的な製造工程を示す概略断面図である。この製
造工程は、高耐圧と低耐圧のＣＭＯＳ（Complimentary
Metal Oxide Semiconductor）トランジスタを同一基板
上に混在形成する工程の一例を示している。各図の領域
ＨＶは高耐圧トランジスタ領域を示し、領域ＬＶは低耐
圧トランジスタ領域を示している。また、領域ＨＶｐは
高耐圧のｐチャネルＭＯＳトランジスタ（以下、単に
「ｐＭＯＳ」と呼ぶ。）領域を示し、領域ＨＶｎは高耐
圧のｎチャネルＭＯＳトランジスタ（以下、単に「ｎＭ
ＯＳ」と呼ぶ。）領域を示している。また、領域ＬＶｐ
は低耐圧ｐＭＯＳ領域を示し、領域ＬＶｎは低耐圧ｎＭ
ＯＳ領域を示している。
【００１７】まず、半導体基板上に、素子領域とその他
の領域（「フィールド部」あるいは「アイソレーション
部」と呼ばれる。）とを分離して素子形成領域を限定し
形成する。図１は、フィールド部の表面にフィールド酸
化膜を形成する工程を示す概略断面図である。図１に示
すように、ｐ形のシリコン（Ｓｉ）基板（Ｐｓｕｂ）１
００のフィールド部の表面にフィールド酸化膜（ＬＯＣ
ＯＳ（Local Oxidation of Silicon）膜）１０２を形成
する。なお、以下では、ｐ形のＳｉ基板を、単に「基
板」と呼ぶ。ＬＯＣＯＳ膜１０２の形成は、一般的なホ
トリソグラフィ技術により実行される。ＬＯＣＯＳ膜１
０２の形成後、基板１００の表面全体に第１の酸化膜
（ＳｉＯ2）１１０を形成する。第１の酸化膜１１０は
例えば、基板１００の表面を熱酸化することにより形成
される。
【００１８】次に、高耐圧ｐＭＯＳを形成するためのｎ
形のウェル（以下、単に「ｎウェル」と呼ぶ）を、高耐
圧トランジスタ領域ＨＶに形成する。図２および図３
は、高耐圧トランジスタ領域ＨＶにｎウェルを形成する
工程を示す概略断面図である。
【００１９】図２に示すように、高耐圧トランジスタ領
域ＨＶを除く他の領域上に第１のレジストＲ１を形成す
る。なお、レジストの形成は、一般的なホトリソグラフ
ィ技術により行われる。そして、第１のレジストＲ１の
開口領域、すなわち、高耐圧トランジスタ領域ＨＶの基
板１００内に、ｎ形の不純物をイオン注入により打ち込
む。なお、図中の×は打ち込まれた不純物を表してお
り、以下の図でも同様である。本例では、２．６ＭｅＶ
のエネルギーを有するリンイオン（Ｐ+）を注入する。
さらに、図３に示すように、第１のレジストＲ１を除去
して高温、長時間の熱処理を行うことにより、注入され
たｎ形不純物（リン）を基板１００中に拡散し、ｎウェ
ル１２０を形成する。本例では、１２００℃で１２時間
の熱処理を行う。
【００２０】次に、高耐圧ｎＭＯＳを形成するためのｐ
形のウェル（以下、単に「ｐウェル」と呼ぶ。）を、高
耐圧トランジスタ領域ＨＶに形成する。図４および図５
は、高耐圧トランジスタ領域ＨＶにｐウェルを形成する
工程を示す概略断面図である。
【００２１】図４に示すように、高耐圧ｎＭＯＳ領域Ｈ
Ｖｎを除く他の領域上に第２のレジストＲ２を形成す
る。そして、第２のレジストＲ２の開口領域、すなわ
ち、高耐圧ｎＭＯＳ領域ＨＶｎのｎウェル１２０内に、
ｐ形の不純物をイオン注入により打ち込む。本例では、
４００ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）
を注入する。さらに、図５に示すように、第２のレジス
トＲ２を除去して高温、長時間の熱処理を行うことによ
り、注入されたｐ形不純物（硼素）をｎウェル１２０中
に拡散し、ｐウェル１３０を形成する。本例では、１２
００℃で１２時間の熱処理を行う。
【００２２】次に、高耐圧トランジスタのソース領域お
よびドレイン領域を形成するためのオフセットソース領
域およびオフセットドレイン領域（以下、単に「オフセ
ット領域」とも呼ぶ。）を形成する。図６〜図８は、高
耐圧トランジスタのドレインおよびソースのオフセット
領域を形成する工程を示す概略断面図である。
【００２３】まず、図６に示すように、高耐圧ｎＭＯＳ
のドレインおよびソースのオフセット領域に相当する部
分を除く他の領域上に第３のレジストＲ３を形成する。
そして、第３のレジストＲ３の開口領域、すなわち、高
耐圧ｎＭＯＳのオフセット領域に対応するｐウェル１３
０内に、ｎ形の不純物をイオン注入により打ち込む。第
３のレジストＲ３は、イオン注入後除去される。なお、
本例では、３００ｋｅＶのエネルギーを有するリンイオ
ン（Ｐ+）を注入する。
【００２４】次に、図７に示すように、高耐圧ｐＭＯＳ
のドレインおよびソースのオフセット領域に相当する部
分を除く他の領域上に第４のレジストＲ４を形成する。
そして、第４のレジスト膜Ｒ４の開口領域、すなわち、
高耐圧ｐＭＯＳのオフセット領域に対応するｎウェル１
２０内に、ｐ形の不純物をイオン注入により打ち込む。
第４のレジストＲ４は、イオン注入後除去される。な
お、本例では、１５０ｋｅＶのエネルギーを有する硼素
イオン（Ｂ+）を注入する。
【００２５】なお、図６に示すイオン注入工程と、図７
に示すイオン注入工程とは、順番を逆にすることも可能
である。
【００２６】そして、図８に示すように、高温、長時間
の熱処理により、注入されたｐ形不純物（硼素）をｎウ
ェル１２０中に拡散して高耐圧ｐＭＯＳのオフセットド
レイン領域１２２およびオフセットソース領域１２４を
形成する。また、注入されたｎ形不純物（リン）をｐウ
ェル１３０中に拡散して高耐圧ｎＭＯＳのオフセットド
レイン領域１３２およびオフセットソース領域１３４を
形成する。
【００２７】次に、高耐圧トランジスタの閾値電圧を制
御するために、チャネル領域に不純物をイオン注入す
る。図９は、高耐圧ｎＭＯＳのチャネル領域にｎ形不純
物をイオン注入する工程を示す概略断面図であり、図１
０は、高耐圧ｐＭＯＳのチャネル領域にｐ形不純物をイ
オン注入する工程を示す概略断面図である。
【００２８】まず、図９に示すように、高耐圧ｎＭＯＳ
領域ＨＶｎを除く他の領域上に第５のレジストＲ５を形
成する。そして、高耐圧ｎＭＯＳの閾値電圧を制御する
ために、第５のレジストＲ５の開口領域、すなわち、チ
ャネル領域にｎ形の不純物をイオン注入する。本例で
は、８０ｋｅＶのエネルギーを有するリンイオン
（Ｐ+）を注入する。第５のレジストＲ５は、イオン注
入後除去される。
【００２９】また、図１０に示すように、高耐圧ｐＭＯ
Ｓ領域ＨＶｐを除く他の領域上に第６のレジストＲ６を
形成する。そして、高耐圧ｐＭＯＳの閾値電圧を制御す
るために、第６のレジストＲ６の開口領域、すなわち、
チャネル領域にｐ形の不純物をイオン注入する。本例で
は、４０ｋｅＶのエネルギーを有する硼素イオン
（Ｂ +）を注入する。第６のレジストＲ６は、イオン注
入後除去される。
【００３０】なお、図９のイオン注入工程と、図１０の
イオン注入工程とは、順番を逆にして行うことも可能で
ある。
【００３１】次に、高耐圧トランジスタのゲート酸化膜
を形成する。図１１および図１２は、高耐圧トランジス
タのゲート酸化膜を形成する工程を示す概略断面図であ
る。
【００３２】図１１に示すように、高耐圧トランジスタ
のゲート酸化膜を形成するために、第１の酸化膜１１０
の上に、さらに、第２の酸化膜１１２を堆積形成する。
そして、ゲート酸化膜として必要な領域を保護するよう
に第７のレジストＲ７を形成し、第７のレジストＲ７の
開口領域にある、不要な第１および第２の酸化膜１１
０，１１２をエッチングにより除去する。これにより、
図１２に示すように、高耐圧ｎＭＯＳのためのゲート酸
化膜１１２Ｇｎおよび高耐圧ｐＭＯＳのためのゲート酸
化膜１１２Ｇｐを形成する。なお、図中の破線は、高耐
圧ｎＭＯＳおよびｐＭＯＳのチャネル領域を示してお
り、以下の図においても同様である。以下の図において
も。
【００３３】ここで、形成されたゲート酸化膜１１２Ｇ
ｐ，１１２Ｇｎは、第１の酸化膜１１０と、第１の酸化
膜１１０の上に堆積形成された第２の酸化膜１１２とで
構成される。ただし、最終的なゲート酸化膜は、後述す
る工程でさらに堆積形成される酸化膜を含めた構造とな
る。なお、本例において、第２の酸化膜１１２は、ゲー
ト酸化膜１１２Ｇｐ、１１２Ｇｎの厚みが約７００Åと
なるように、第１の酸化膜１１０の上に堆積形成され
る。
【００３４】次に、低耐圧ｐＭＯＳを形成するためのｎ
ウェルを低耐圧トランジスタ領域ＬＶの低耐圧ｐＭＯＳ
領域ＬＶｐに形成する。図１３は、低耐圧ｐＭＯＳ領域
ＬＶｐにｎウェルを形成する工程を示す概略断面図であ
る。
【００３５】図１３に示すように、基板１００の表面全
体に犠牲酸化膜としての第３の酸化膜１１４を堆積形成
する。そして、低耐圧ｐＭＯＳ領域ＬＶｐを除く他の領
域に第８のレジストＲ８を形成する。そして、第８のレ
ジストの開口領域、すなわち、低耐圧ｐＭＯＳ領域ＬＶ
ｐの基板１００内に、ｎ形の不純物をイオン注入するこ
とによりｎウェル１４０を形成する。本例では、１．２
ＭｅＶ、３８０ｋｅＶ、１８０ｋｅＶ、３０ｋｅＶの４
種類のエネルギーを有するリンイオン（Ｐ+）をイオン
注入してｎウェル１４０を形成する。第８のレジストＲ
８は、イオン注入後除去される。
【００３６】次に、低耐圧ｎＭＯＳを形成するためのｐ
ウェルとを、低耐圧トランジスタ領域ＬＶの低耐圧ｎＭ
ＯＳ領域ＬＶｎに形成する。図１４は、低耐圧ｎＭＯＳ
領域ＬＶｎにｐウェルを形成する工程を示す概略断面図
である。
【００３７】図１４に示すように、低耐圧ｎＭＯＳ領域
ＬＶｎを除く他の領域上に第９のレジストＲ９を形成す
る。第９のレジストＲ９の開口部、すなわち、低耐圧ｎ
ＭＯＳ領域ＬＶｎの基板１００内に、ｐ形の不純物をイ
オン注入することによりｐウェル１５０を形成する。本
例では、７００ｋｅＶ、１３０ｋｅＶ、６０ｋｅＶの３
種類のエネルギーを有する硼素イオン（Ｂ+）と、５０
ｋｅＶのエネルギーを有するフッ化硼素イオン（Ｂ
Ｆ2 +）とをイオン注入してｐウェル１５０を形成する。
第９のレジストＲ９は、イオン注入後除去される。
【００３８】なお、図１３に示すｎウェル１４０の形成
工程と、図１４に示すｐウェル１５０の形成工程は、順
番を逆にすることも可能である。
【００３９】ところで、図１３および図１４の工程終了
時における高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎお
よび高耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐは、第１
〜第３の酸化膜１１０，１１２，１１４で構成されてい
る。なお、本例における第３の酸化膜１１４は約１００
Åの厚みで堆積形成され、高耐圧ｎＭＯＳのゲート酸化
膜１１２Ｇｎおよび高耐圧ｐＭＯＳのゲート酸化膜１１
２Ｇｐは、約７６０〜７７０Åの厚みで形成されてい
る。
【００４０】次に、低耐圧トランジスタのゲート酸化膜
を形成する。図１５および図１６は、低耐圧トランジス
タのゲート酸化膜を形成する工程を示す概略断面図であ
る。
【００４１】まず、図１５に示すように、第１０のレジ
ストＲ１０を形成して、エッチングにより不要な第３の
酸化膜１１４を除去する。その後、第１０のレジストＲ
１０を除去した後、図１６に示すように、基板１００の
表面全体に第４の酸化膜１１６を堆積形成する。低耐圧
ｎＭＯＳ領域ＬＶｎおよび低耐圧ｐＭＯＳ領域ＬＶｐの
素子形成領域（ＬＯＣＯＳ１０２に挟まれた領域）上に
形成された第４の酸化膜１１６がそれぞれの領域に形成
されるトランジスタのゲート酸化膜１１６Ｇｎ，１１６
Ｇｐとなる。
【００４２】なお、高耐圧ｎＭＯＳのゲート酸化膜１１
２Ｇｎおよび高耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐ
は、第１〜第４の酸化膜１１０，１１２，１１４，１１
６で構成されることになる。ここで、本例における第４
の酸化膜１１６は約７０Åの厚みで堆積形成され、高耐
圧ｎＭＯＳのゲート酸化膜１１２Ｇｎおよび高耐圧ｐＭ
ＯＳのゲート酸化膜１１２Ｇｐは、約８００Åの厚みと
なるように形成される。
【００４３】次に、高耐圧トランジスタおよび低耐圧ト
ランジスタのゲート電極を形成する。図１７〜図１９
は、高耐圧トランジスタおよび低耐圧トランジスタのゲ
ート電極を形成する工程を示す概略断面図である。
【００４４】まず、図１７に示すように、基板１００の
表面全体にゲート電極となるポリシリコン（ポリＳｉ）
膜１６０を堆積形成する。そして、高耐圧ｎＭＯＳおよ
び低耐圧ｎＭＯＳのゲート電極となる領域を除く他の領
域に第１１のレジストＲ１１を形成する。第１１のレジ
ストＲ１１の開口領域、すなわち、高耐圧ｎＭＯＳおよ
び低耐圧ｎＭＯＳのゲート電極となるポリＳｉ膜１６０
の領域にｎ形の不純物をイオン注入する。本例では、３
０ｋｅＶのエネルギーを有するリンイオン（Ｐ +）を注
入する。さらに、図１８に示すように、第１１のレジス
トＲ１１を除去した後、注入されたｎ形不純物（リン）
を熱処理により拡散する。
【００４５】そして、図１９に示すように、各トランジ
スタのゲート電極に対応する領域上に第１２のレジスト
Ｒ１２を形成する。そして、第１２のレジストＲ１２で
保護されていない不要なポリＳｉ膜１６０をエッチング
により除去する。これにより、高耐圧ｐＭＯＳのゲート
電極１６０Ｈｐと、高耐圧ｎＭＯＳのゲート電極１６０
Ｈｎと、低耐圧ｐＭＯＳのゲート電極１６０Ｌｐと、低
耐圧ｎＭＯＳのゲート電極１６０Ｌｎとが形成される。
【００４６】ここで、ポリＳｉの抵抗値は電極材料とし
ては他の一般的な金属材料に比べて高いので、ポリＳｉ
を用いてゲート電極を構成する場合には、それぞれのチ
ャネルに対応した不純物を注入することにより低抵抗化
することが行われる。後述する図２４に示す工程におい
てｎＭＯＳのドレインおよびソース領域にｎ形の不純物
をイオン注入する際に、対応するゲート電極にもｎ形不
純物がイオン注入されるが、この際のイオン注入量では
ｎＭＯＳのゲート電極に対するイオン注入量が不足し、
低抵抗化が十分ではない。このため、上記図１７および
図１８に示す処理において、ｎＭＯＳのゲート電極に対
応するポリＳｉ領域１６０Ｌを予備的に低抵抗化してい
る。
【００４７】なお、図１７における第１１のレジストＲ
１１は、ゲート電極に対応しない領域にも開口領域を有
しているが、これは、後述する図２４に示すように、ド
レインおよびソース領域へのイオン注入の工程において
使用されるレジストマスクを利用しているためである。
このようにしても、図１９に示すように、ゲート電極に
対応しない領域のポリＳｉはエッチングで除去されるの
で、問題はない。なお、専用のマスクにより形成される
第１１のレジストＲ１１のゲート電極に対応しない領域
を開口しないようにすることも可能である。
【００４８】次に低耐圧ｎＭＯＳのソースおよびドレイ
ンのオフセット領域をｐウェル１５０の基板表面側に形
成する。図２０は、低耐圧ｎＭＯＳのソースおよびドレ
インのオフセット領域を形成する工程を示す概略断面図
である。
【００４９】図２０に示すように、基板１００の表面全
体に、第５の酸化膜１１８を熱酸化により形成する。そ
して、低耐圧ｎＭＯＳ領域ＬＶｎを除く他の領域上に第
１３のレジストＲ１３を形成し、ｎ形不純物をｐウェル
１５０の浅い領域にイオン注入する。本例では、ｎ形の
不純物として３０ｋｅＶのエネルギーを有するリンイオ
ン（Ｐ+）をイオン注入する。これにより、ドレイン領
域およびソース領域を形成するためのドレインオフセッ
ト領域１５２およびソースオフセット領域１５４が形成
される。
【００５０】さらに、ｐ形不純物をｐウェル１５０の深
い領域にイオン注入する。本例では、ｐ形不純物として
５５ｋｅＶのエネルギーを有する硼素イオン（Ｂ+）を
注入する。これにより、ｐウェル１５０の深い領域が浅
い領域に比べてｎ形の不純物濃度が薄くなるように形成
される。このようなｐウェル１５０の構造により、形成
される低耐圧ｎＭＯＳの各電極間の耐圧を比較的高くす
ることが可能である。
【００５１】また、低耐圧ｐＭＯＳのソースおよびドレ
インのオフセット領域をｎウェル１４０の基板表面側に
形成する。図２１は、低耐圧ｐＭＯＳのソースおよびド
レインのオフセット領域を形成する工程を示す概略断面
図である。
【００５２】図２１に示すように、低耐圧ｐＭＯＳ領域
ＬＶｐを除く他の領域上に第１４のレジストＲ１４を形
成し、ｐ形不純物をｎウェル１４０の浅い領域にイオン
注入する。本例では、ｐ形不純物として２０ｋｅＶのエ
ネルギーを有するフッ化硼素イオン（ＢＦ2 +）をイオン
注入する。これにより、ドレイン領域およびソース領域
を形成するためのドレインオフセット領域１４２および
ソースオフセット領域１４４が形成される。
【００５３】さらに、ｎ形不純物をｎウェル１４０の深
い領域にイオン注入する。本例では、ｎ形不純物として
１００ｋｅＶのエネルギーを有するリンイオン（Ｐ+）
を注入する。これにより、ｎウェル１４０の深い領域が
浅い領域に比べてｐ形の不純物濃度が薄くなるように形
成される。このようなｎウェル１５０の構造により、形
成される低耐圧ｐＭＯＳの各電極間の耐圧を比較的高く
することが可能である。
【００５４】なお、図２０に示す低耐圧ｎＭＯＳのオフ
セット領域の形成工程と、図２１に示す低耐圧ｐＭＯＳ
のオフセット領域の形成工程とは、順番を逆にして行う
ことも可能である。
【００５５】次に、低耐圧ｎＭＯＳのゲート電極１６０
Ｌｎおよび低耐圧ｐＭＯＳのゲート電極１６０Ｌｐの側
面に、ソース領域およびドレイン領域形成時のマスクと
なるサイドウォールを形成する。図２２および図２３
は、サイドウォール形成工程を示す概略断面図である。
【００５６】図２２に示すように、基板１００の表面全
体に第６の酸化膜１１９を形成する。そして、図２３に
示すように、各トランジスタのゲート電極１６０Ｈｐ，
１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎの上面を覆う第５
の酸化膜１１８および第６の酸化膜１１９が完全に除去
されるまでエッチバックする。これにより低耐圧ｐＭＯ
ＳおよびｎＭＯＳのゲート電極１６０Ｌｐ，１６０Ｌｎ
の側面に第５の酸化膜１１８および第６の酸化膜１１９
によるサイドウォール１１９ＳＷを形成する。なお、こ
の工程において、高耐圧ｎＭＯＳのゲート電極１６０Ｈ
ｎおよび高耐圧ｐＭＯＳのゲート電極１６０Ｈｐの側面
にも、同様に、サイドウォール１１９ＳＷが形成され
る。
【００５７】次に、高耐圧トランジスタおよび低耐圧ト
ランジスタのソース領域およびドレイン領域を形成す
る。図２４〜図２６は、高耐圧トランジスタおよび低耐
圧トランジスタのソース領域およびドレイン領域を形成
する工程を示す概略断面図である。
【００５８】まず、図２４に示すように、高耐圧ｎＭＯ
Ｓ領域ＨＶｎおよび低耐圧ｎＭＯＳ領域ＬＶｎの素子形
成領域を除く他の領域上に第１５のレジストＲ１５を形
成する。そして、第１５のレジストＲ１５と、ゲート電
極１６０Ｈｎ，１６０Ｌｎと、サイドウォール１１９Ｓ
Ｗとをマスクとして、ｎ形不純物をイオン注入する。本
例では、５０ｋｅＶのエネルギーを有する砒素イオン
（Ａｓ+）を注入する。
【００５９】また、図２５に示すように、高耐圧ｐＭＯ
Ｓ領域ＨＶｐおよび低耐圧ｐＭＯＳ領域ＬＶｐの素子形
成領域を除く他の領域上に第１６のレジストＲ１６を形
成する。そして、第１６のレジストＲ１６と、ゲート電
極１６０Ｈｐ，１６０Ｌｐと、サイドウォール１１９Ｓ
Ｗとをマスクとして、ｐ形不純物をイオン注入する。本
例では、１０ｋｅＶのエネルギーを有する硼素イオン
（Ｂ+）を注入する。
【００６０】なお、図２４に示すイオン注入工程と、図
２５に示すイオン注入工程は、順番を逆にして行うこと
も可能である。
【００６１】そして、高温、長時間の熱処理を行って注
入された不純物を拡散することにより、図２６に示すよ
うに、高耐圧ｐＭＯＳのドレイン領域１２６およびソー
ス領域１２８と、高耐圧ｎＭＯＳのドレイン領域１３６
およびソース領域１３８と、低耐圧ｐＭＯＳのドレイン
領域１４６およびソース領域１４８と、低耐圧ｎＭＯＳ
のドレイン領域１５６およびソース領域１５８とが形成
される。
【００６２】なお、図２４および図２５に示すように、
ｎＭＯＳのゲート電極１６０Ｈｎ、１６０Ｌｎにはｎ形
の不純物が注入され、ｐＭＯＳのゲート電極１６０Ｈ
ｐ、１６０Ｌｐにはｐ形の不純物が注入されるので、こ
れにより各ゲート電極１６０Ｈｎ，１６０Ｌｎ，１６０
Ｈｐ，１６０Ｌｐｎは低抵抗化される。
【００６３】また、図２４および図２５に示すように、
高耐圧トランジスタ領域ＨＶにおいて、ｎＭＯＳやｐＭ
ＯＳが形成される領域以外のＬＯＣＯＳ膜１０２で挟ま
れた領域にも、不純物をイオン注入している。これは、
このようなＬＯＣＯＳ膜１０２で挟まれた領域に寄生的
にチャネルが生じることにより、素子間の分離が不完全
となる場合があるので、これを防ぐためである。
【００６４】次に、各トランジスタのドレイン、ゲー
ト、ソース領域の表面をシリサイド化する。図２７およ
び図２８は、シリサイド化工程を示す概略断面図であ
る。
【００６５】図２７に示すように、基板１００の表面全
体上に、スパッタリングによりチタン（Ｔｉ）膜１８０
を形成する。そして、高温、長時間熱処理することによ
り、各トランジスタにおけるゲート１６０Ｈｐ，１６０
Ｈｎ，１６０Ｌｐ，１６０Ｌｎと、ドレイン１２６，１
３６，１４６，１４８と、ソース１２８，１３８，１４
８，１５８のチタン膜１８０との接触領域１６０ＳＨ
ｐ，１６０ＳＨｎ，１６０ＳＬｐ，１６０ＳＬｎ，１２
６Ｓ，１３６Ｓ，１４６Ｓ，１４８Ｓ，１２８Ｓ，１３
８Ｓ，１４８Ｓ，１５８Ｓをシリサイド化する。なお、
シリサイド化されていないチタン膜１８０は、図２８に
示すように、セルフアライン的に除去される。
【００６６】以上の図１〜図２８に示す各工程の後、図
示しない配線工程等を実施することにより、同一の基板
１００上に高耐圧トランジスタおよび低耐圧トランジス
タを混在形成した半導体装置が効率良く製造することが
できる。
【００６７】Ｂ．基本的な製造工程により形成される高
耐圧トランジスタの構造上の特徴：図２９および図３０
は、基本的な製造工程例により形成される高耐圧ｎＭＯ
Ｓの構造上の特徴を示す概略断面図である。高耐圧ｎＭ
ＯＳのゲート酸化膜１１２Ｇｎは、図２２および図２３
に示した工程においてサイドウォール１１９ＳＷを形成
する際にオーバエッチングされるため、図２９（Ａ）に
示すようにサイドウォール１１９ＳＷが形成されていな
い周辺部（○で囲まれた部分）の厚みが中央部に比べて
薄くなっている。このため、図２４および図２５に示す
工程においてオフセット領域１３２，１３４に不純物を
イオン注入する際に、図２９（Ａ）に示すように、ゲー
ト酸化膜１１２Ｇｎの周辺部（○で囲まれた部分）の下
層のオフセット領域にも不純物が注入されることにな
る。そして、注入された不純物を図２６に示す工程にお
いて熱処理により拡散することにより、図２９（Ｂ）に
示すように、ゲート酸化膜１１２Ｇｎの周辺部（○で囲
まれた部分）の下層領域にもドレイン領域１３６αおよ
びソース領域１２８αが形成される。これにより、ドレ
イン領域とソース領域との間隔が狭くなり、これに応じ
て各電極間の耐圧の低下が発生する場合がある。
【００６８】また、図２７に示す工程においてシリサイ
ド化を行う際に、図３０に示すように、ゲート酸化膜１
１２Ｇｎの周辺部（○で囲まれた部分）の下層領域１３
６α，１３８αの表面領域１３６Ｓα，１３８Ｓαがシ
リサイド化される場合もある。これによっても、ドレイ
ン領域とソース領域との間隔が狭くなり、各電極間の耐
圧の低下を招く場合もある。なお、このシリサイド化
は、下層領域１３６α，１３８αに不純物が注入されな
いでドレイン領域およびソース領域が形成されない場合
においても、ゲート酸化膜１１２Ｇｎの周辺部（○で囲
まれた部分）が中央部に比べて薄いことにより、発生す
る場合がある。
【００６９】なお、高耐圧ｐＭＯＳも高耐圧ｎＭＯＳと
同様であるので説明を省略する。
【００７０】以上説明したように、基本的な製造工程に
より形成される高耐圧トランジスタは、低耐圧トランジ
スタのゲート電極に対するサイドウォールの製造工程に
おいて、ゲート酸化膜がオーバエッチングされることに
より、各電極間の耐圧の低下を招く場合があるという特
徴を有している。
【００７１】Ｃ．実施例の製造工程：実施例の半導体装
置の製造工程を、基本的な製造工程と比較して説明す
る。実施例の製造工程は、図２４および図２５に示す工
程を、図３１および図３２に示す工程に変更し、図２７
に示す工程の前に、図３３および図３４に示す工程を追
加する点に特徴を有している。他の工程は基本的な製造
工程と同じである。
【００７２】図３１は、高耐圧ｎＭＯＳおよび低耐圧ｎ
ＭＯＳのソース領域およびドレイン領域を形成する工程
を示す概略断面図である。図３１に示す工程では、図２
４に示す工程と比較すればわかるように、第１５のレジ
ストＲ１５がレジストＲ１５Ａに変更されている。この
レジストＲ１５Ａには、高耐圧ｎＭＯＳ領域ＨＶｎにお
けるゲート酸化膜１１２Ｇｎおよびサイドウォール１１
９ＳＷを少なくとも覆うように、レジストＲ１５ｎがさ
らに形成されている。従って、このレジストＲ１５ｎが
マスクとなるため、ゲート酸化膜１１２Ｇｎの薄くなっ
ている部分のオフセット領域１３６α，１３８α（図２
９参照）にｎ形不純物（図２４では、砒素）が注入され
るのを防止することができる。
【００７３】図３２は、高耐圧ｐＭＯＳおよび低耐圧ｐ
ＭＯＳのソース領域およびドレイン領域を形成する工程
を示す概略断面図である。図３２に示す工程において
も、図２５に示す工程と比較すればわかるように、第１
６のレジストＲ１６がレジストＲ１６Ａに変更されてい
る。このレジストＲ１６Ａには、高耐圧ｐＭＯＳ領域Ｈ
Ｖｐにおけるゲート酸化膜１１２Ｇｐおよびサイドウォ
ール１１９ＳＷを少なくとも覆うように、レジストＲ１
６ｐがさらに形成されている。従って、このレジストＲ
１６ｐがマスクとなるため、ゲート酸化膜１１２Ｇｐの
薄くなっている部分のオフセット領域１２６α，１２８
α（図２９参照）にｐ形不純物（図２５では、硼素）が
注入されるのを防止することができる。
【００７４】なお、さらに形成されるレジストＲ１５
ｐ、Ｒ１６ｐは、形成寸法精度を考慮して、それぞれの
電極１６０Ｈｎ，１６０Ｈｐの周辺端部上も覆うように
形成される。
【００７５】図３３および図３４は、高耐圧ｎＭＯＳの
ゲート酸化膜１１２Ｇｎおよびサイドウォール１１９Ｓ
Ｗと、高耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐおよび
サイドウォール１１９ＳＷとを保護する保護酸化膜を形
成する工程を示す概略断面図である。
【００７６】図３３に示すように、基板１００の表面全
体に第７の酸化膜１９０を堆積形成する。本例では、第
７の酸化膜１９０を約７００Åの厚みで堆積形成してい
る。そして、高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎ
およびサイドウォール１１９ＳＷと、高耐圧ｐＭＯＳの
ゲート酸化膜１１２Ｇｐおよびサイドウォール１１９Ｓ
Ｗとを覆うように第１７のレジストＲ１７を形成する。
そして、第１７のレジストＲ１７で覆われた部分を除く
第７の酸化膜１９０をエッチングにより除去することに
より、図３４に示すように、高耐圧ｎＭＯＳのゲート酸
化膜１１２Ｇｎおよびサイドウォール１１９ＳＷと、高
耐圧ｐＭＯＳのゲート酸化膜１１２Ｇｐおよびサイドウ
ォール１１９ＳＷとを保護する保護酸化膜１９０Ｐが形
成される。
【００７７】なお、あらたに追加された第１７のレジス
トＲ１７は、形成寸法精度を考慮して、それぞれの電極
１６０Ｈｎ，１６０Ｈｐの周辺端部上も覆うように形成
される。これにより、エッチングにより形成された保護
酸化膜１９０Ｐも、ゲート電極１６０Ｈｐ，１６０Ｈｎ
の周辺端部上を覆うように形成されている。
【００７８】そして、図２７および図２８に示す工程に
より、各トランジスタのドレイン，ゲート，ソース領域
の表面がシリサイド化される。
【００７９】ここで本実施例において、図３３に示すよ
うにゲート酸化膜１１２Ｇｐ，１１２Ｇｎの薄い部分
は、約７００Åの十分厚い第７の酸化膜１９０により覆
われて保護されている。従って、図２７および図２８に
示す工程によりシリサイド化を行ったとしても、図３１
で示したような、ゲート酸化膜１１２Ｇｐ，１１２Ｇｎ
の薄い部分のオフセット領域１２６α，１２８α，１３
６α，１３８αの表面領域１２６Ｓα，１２８Ｓα，１
３６Ｓα，１３８Ｓαがシリサイド化されることはな
い。
【００８０】以上説明したように、本実施例において
も、基本的な製造工程例と同様に、同一の基板１００上
に高耐圧トランジスタおよび低耐圧トランジスタを効率
良く混在形成することができる。特に、本実施例におて
いは、基本的な製造工程例において発生する可能性のあ
る耐圧の低下を防止することができるという利点を有し
ている。
【００８１】図３５は、本実施例の製造工程により形成
された高耐圧トランジスタの構造上の特徴を示す概略断
面図である。図３５に示すように、高耐圧ｐＭＯＳのゲ
ート酸化膜１１２Ｇｐおよびサイドウォール１１９ＳＷ
を覆うように保護酸化膜１９０Ｐが形成されている。ま
た、この保護酸化膜１９０Ｐは、上述したように、寸法
精度を考慮して、ゲート電極１６０Ｈｐの周辺端部も覆
うように形成されている。このため、高耐圧ｐＭＯＳの
ゲート電極１６０Ｈｐにおいてシリサイド化されている
領域１６０ＳＨｐは、保護酸化膜１９０Ｐにより覆われ
ていない開口部のみとなる。すなわち、高耐圧ｐＭＯＳ
のゲート電極１６０Ｈｐ表面の周辺端部にはシリサイド
化されていない領域が発生する。
【００８２】高耐圧ｎＭＯＳも、同様に、ゲート酸化膜
１１２Ｇｐおよびサイドウォール１１９ＳＷを覆うよう
に保護酸化膜１９０Ｐが形成されている。また、この保
護酸化膜１９０Ｐは、高耐圧ｎＭＯＳのゲート電極１６
０Ｈｎの周辺端部も覆うように形成されている。このた
め、高耐圧ｎＭＯＳのゲート電極１６０Ｈｎにおいてシ
リサイド化されている領域１６０ＳＨｎも、保護酸化膜
１９０Ｐにより覆われていない開口部のみとなる。すな
わち、高耐圧ｎＭＯＳのゲート電極１６０Ｈｎ表面の周
辺端部にもシリサイド化されていない領域が発生する。
【００８３】なお、本発明は上記の実施例や実施形態に
限られるものではなく、その要旨を逸脱しない範囲にお
いて種々の態様において実施することが可能である。
【００８４】例えば、上記実施例においては、ゲート酸
化膜の薄い部分のシリサイド化を防止するための保護膜
として酸化膜を形成する場合を例に説明しているが、こ
れに限定するものではなく、例えば、窒化膜（Ｓｉ
3Ｎ4）等であってもよい。すなわち、保護膜として形成
可能なものであればよい。
【図面の簡単な説明】
【図１】フィールド部の表面にフィールド酸化膜を形成
する工程を示す概略断面図である。
【図２】高耐圧トランジスタ領域ＨＶにｎウェルを形成
する工程を示す概略断面図である。
【図３】高耐圧トランジスタ領域ＨＶにｎウェルを形成
する工程を示す概略断面図である。
【図４】高耐圧トランジスタ領域ＨＶにｐウェルを形成
する工程を示す概略断面図である。
【図５】高耐圧トランジスタ領域ＨＶにｐウェルを形成
する工程を示す概略断面図である。
【図６】高耐圧トランジスタのドレインおよびソースの
オフセット領域を形成する工程を示す概略断面図であ
る。
【図７】高耐圧トランジスタのドレインおよびソースの
オフセット領域を形成する工程を示す概略断面図であ
る。
【図８】高耐圧トランジスタのドレインおよびソースの
オフセット領域を形成する工程を示す概略断面図であ
る。
【図９】高耐圧ｎＭＯＳのチャネル領域にｎ形不純物を
イオン注入する工程を示す概略断面図である。
【図１０】高耐圧ｐＭＯＳのチャネル領域にｐ形不純物
をイオン注入する工程を示す概略断面図である。
【図１１】高耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１２】高耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１３】低耐圧ｐＭＯＳ領域ＬＶｐにｎウェルを形成
する工程を示す概略断面図である。
【図１４】低耐圧ｎＭＯＳ領域ＬＶｎにｐウェルを形成
する工程を示す概略断面図である。
【図１５】低耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１６】低耐圧トランジスタのゲート酸化膜を形成す
る工程を示す概略断面図である。
【図１７】高耐圧トランジスタおよび低耐圧トランジス
タのゲート電極を形成する工程を示す概略断面図であ
る。
【図１８】高耐圧トランジスタおよび低耐圧トランジス
タのゲート電極を形成する工程を示す概略断面図であ
る。
【図１９】高耐圧トランジスタおよび低耐圧トランジス
タのゲート電極を形成する工程を示す概略断面図であ
る。
【図２０】低耐圧ｎＭＯＳのソースおよびドレインのオ
フセット領域を形成する工程を示す概略断面図である。
【図２１】低耐圧ｐＭＯＳのソースおよびドレインのオ
フセット領域を形成する工程を示す概略断面図である。
【図２２】サイドウォール形成工程を示す概略断面図で
ある。
【図２３】サイドウォール形成工程を示す概略断面図で
ある。
【図２４】高耐圧トランジスタおよび低耐圧トランジス
タのソース領域およびドレイン領域を形成する工程を示
す概略断面図である。
【図２５】高耐圧トランジスタおよび低耐圧トランジス
タのソース領域およびドレイン領域を形成する工程を示
す概略断面図である。
【図２６】高耐圧トランジスタおよび低耐圧トランジス
タのソース領域およびドレイン領域を形成する工程を示
す概略断面図である。
【図２７】シリサイド化工程を示す概略断面図である。
【図２８】シリサイド化工程を示す概略断面図である。
【図２９】基本的な製造工程例により形成される高耐圧
ｎＭＯＳの構造上の特徴を示す概略断面図である。
【図３０】基本的な製造工程例により形成される高耐圧
ｎＭＯＳの構造上の特徴を示す概略断面図である。
【図３１】高耐圧ｎＭＯＳおよび低耐圧ｎＭＯＳのソー
ス領域およびドレイン領域を形成する工程を示す概略断
面図である。
【図３２】高耐圧ｐＭＯＳおよび低耐圧ｐＭＯＳのソー
ス領域およびドレイン領域を形成する工程を示す概略断
面図である。
【図３３】高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎお
よびサイドウォール１１９ＳＷと、高耐圧ｐＭＯＳのゲ
ート酸化膜１１２Ｇｐおよびサイドウォール１１９ＳＷ
とを保護する保護酸化膜を形成する工程を示す概略断面
図である。
【図３４】高耐圧ｎＭＯＳのゲート酸化膜１１２Ｇｎお
よびサイドウォール１１９ＳＷと高耐圧ｐＭＯＳのゲー
ト酸化膜１１２Ｇｐおよびサイドウォール１１９ＳＷと
を保護する保護酸化膜を形成する工程を示す概略断面図
である。
【図３５】本実施例の製造工程により形成された高耐圧
トランジスタの構造上の特徴を示す概略断面図である。
【符号の説明】
１００…シリコン基板（基板） １０２…フィールド酸化膜（ＬＯＣＯＳ膜） １１０，１１２，１１４，１１６，１１８，１１９…酸
化膜 １１２Ｇｐ，１１２Ｇｎ…ゲート酸化膜 １１９ＳＷ…サイドウォール １２０…ｎウェル １２２…オフセットドレイン領域 １２４…オフセットソース領域 １２６…ドレイン領域 １２６α…オフセット領域 １２８…ソース領域 １２８α…オフセット領域 １３０…ｐウェル １３２…オフセットドレイン領域 １３４…オフセットソース領域 １３６…ドレイン領域 １３６α…オフセット領域 １３８…ソース領域 １３８α…オフセット領域 １４０…ｎウェル １４２…ドレインオフセット領域 １４４…ソースオフセット領域 １４６…ドレイン領域 １４８…ソース領域 １５０…ｐウェル １５２…ドレインオフセット領域 １５４…ソースオフセット領域 １５６…ドレイン領域 １５８…ソース領域 １６０Ｈｐ，１６０Ｈｎ，１６０Ｌｐ，１６０Ｌｎ…ゲ
ート電極 １６０ＳＨｐ，１６０ＳＨｎ，１６０ＳＬｐ，１６０Ｓ
Ｌｎ，１２６Ｓ，１３６Ｓ，１４６Ｓ，１４８Ｓ，１２
８Ｓ，１３８Ｓ，１４８Ｓ，１５８Ｓ…接触領域（シリ
サイド化領域） １８０…チタン膜 １９０…酸化膜 １９０Ｐ…保護酸化膜 ＨＶ…高耐圧トランジスタ領域 ＨＶｐ…高耐圧ｐＭＯＳ領域 ＨＶｎ…高耐圧ｎＭＯＳ領域 ＬＶ…低耐圧トランジスタ領域 ＬＶｐ…低耐圧ｐＭＯＳ領域 ＬＶｎ…低耐圧ｎＭＯＳ領域 Ｒ１〜Ｒ１７…レジスト Ｒ１５Ａ…レジスト Ｒ１５ｎ…レジスト Ｒ１５ｐ…レジスト Ｒ１６Ａ…レジスト Ｒ１６ｐ…レジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F048 AC01 AC03 BA01 BB06 BB08 BB12 BB16 BC05 BC06 BC19 BD04 BE03 BF06 BG12 DA25 DA27 DA30

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ドレイン耐圧の異なる高耐圧ＭＯＳトラ
    ンジスタおよび低耐圧ＭＯＳトランジスタが同一の半導
    体基板上に混在する半導体装置を製造するための方法で
    あって、（１）前記基板上に形成されたゲート酸化膜の
    中央部上にゲート電極を形成後、前記ゲート電極を含む
    前記基板表面全体にシリコン酸化膜を形成し、形成され
    たシリコン酸化膜を全面エッチングすることにより、前
    記ゲート電極の側面に前記シリコン酸化膜による側壁を
    形成する工程と、（２）形成するトランジスタのチャネ
    ルに応じて不純物イオンを注入することにより、ドレイ
    ン領域およびソース領域を形成する工程とを備え、 前記工程（２）の際に、あらかじめ、前記高耐圧ＭＯＳ
    トランジスタにおける前記ゲート酸化膜の周辺部の下層
    領域に、前記不純物イオンが注入されないように、少な
    くとも前記ゲート酸化膜の周辺部上にレジストを形成す
    ることを特徴とする、方法。
  2. 【請求項２】 請求項１記載の方法であって、さらに、
    （３）形成したゲート電極とドレイン領域とソース領域
    の上に金属膜を形成して熱処理することにより、前記ゲ
    ート電極、前記ドレイン領域、および前記ソース領域を
    構成するそれぞれの半導体を、前記金属膜を構成する金
    属と融合させてシリサイド化する工程、を備え、 前記工程（３）の際に、あらかじめ、前記ゲート酸化膜
    の周辺部の下層領域にある半導体がシリサイド化されな
    いように、少なくとも前記ゲート酸化膜の周辺部上に保
    護膜を形成する、方法。
  3. 【請求項３】 ドレイン耐圧の異なる高耐圧ＭＯＳトラ
    ンジスタおよび低耐圧ＭＯＳトランジスタが同一の半導
    体基板上に混在する半導体装置を製造するための方法で
    あって、（１）前記基板上に形成されたゲート酸化膜の
    中央部上にゲート電極を形成後、前記ゲート電極を含む
    前記基板表面全体にシリコン酸化膜を形成し、形成され
    たシリコン酸化膜を全面エッチングすることにより、前
    記ゲート電極の側面に前記シリコン酸化膜による側壁を
    形成する工程と、（２）形成するＭＯＳトランジスタの
    チャネルに応じて不純物イオンを注入することにより、
    ドレイン領域およびソース領域を形成する工程と、
    （３）形成したゲート電極とドレイン領域とソース領域
    の上に金属膜を形成して熱処理することにより、前記ゲ
    ート電極、前記ドレイン領域、および前記ソース領域を
    構成するそれぞれの半導体を、前記金属膜を構成する金
    属と融合させてシリサイド化する工程と、を備え、 前記工程（３）の際に、あらかじめ、前記高耐圧ＭＯＳ
    トランジスタにおける前記ゲート酸化膜の周辺部の下層
    領域にある半導体がシリサイド化されないように、少な
    くとも前記ゲート酸化膜の周辺部上に保護膜を形成する
    ことを特徴とする、方法。
  4. 【請求項４】 ドレイン耐圧の異なる高耐圧ＭＯＳトラ
    ンジスタおよび低耐圧ＭＯＳトランジスタが同一の半導
    体基板上に混在する半導体装置であって、 前記高耐圧ＭＯＳトランジスタは、 前記基板上に形成されたゲート酸化膜と、 前記ゲート酸化膜の中央部上に形成されたゲート電極
    と、 前記ゲート酸化膜の周辺部上を覆う保護膜と、を備え
    る、 半導体装置。
  5. 【請求項５】 請求項４記載の半導体装置であって、 前記保護膜は、前記ゲート酸化膜の周辺部上から前記ゲ
    ート電極表面の周辺端部上までを覆っている、半導体装
    置。
  6. 【請求項６】 ドレイン耐圧の異なる高耐圧ＭＯＳトラ
    ンジスタおよび低耐圧ＭＯＳトランジスタが同一の半導
    体基板上に混在する半導体装置であって、 前記高耐圧ＭＯＳトランジスタのゲート電極は、前記ゲ
    ート電極の周辺端部を除く表面上がシリサイド化されて
    いる、半導体装置。
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