CN104347501B - 半导体器件的形成方法 - Google Patents

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Abstract

本发明提供一种半导体器件的形成方法，包括：提供包括核心器件区域和外围电路区域的衬底；核心器件区域包括：第一PMOS区域和第一NMOS区域，外围电路区域包括：第二PMOS区域和第二NMOS区域；第一PMOS区域上形成第一栅极结构，第一NMOS区域上形成第二栅极结构，第二PMOS区域上形成第三栅极结构，第二NMOS区域上形成第四栅极结构；每一栅极结构包括栅介质层和位于栅介质层上的栅极；在第一至第四栅极结构和衬底之间形成保护层，保护层覆盖衬底上表面，保护层在离子注入步骤中保护衬底；形成第一至第四栅极结构后，对第一PMOS和第一NMOS区域进行halo离子、LDD离子注入；之后，对第二PMOS和第二NMOS区域进行halo离子、LDD离子注入。采用本发明的方法会减小器件的阈值电压失配值。

Description

半导体器件的形成方法
技术领域
本发明涉及半导体领域，特别涉及一种半导体器件的形成方法。
背景技术
在进行集成电路设计时，通常需要使用若干相同电学参数的MOS晶体管。例如，在设计同时包括静态随机存储器（Static Random Access Memory，SRAM）和中央处理器（Central Processing Unit，CPU）的半导体器件时，SRAM内部或CPU内部，需要有若干相同电学参数的MOS晶体管。然而，在实际的产品中，SRAM或CPU中名义上相同的MOS晶体管的电学参数常常会发生漂移，造成原本应相同的MOS晶体管的电学参数失配（Mismatch），即匹配特性下降，从而会引起SRAM或CPU的性能下降，例如，会引起SRAM存储速度变缓、功耗增加、时钟混乱等问题，会引起CPU运行速度变慢等问题，进而引起由SRAM和CPU组成的半导体器件的性能下降。
随着集成电路技术的不断发展，在单一芯片中集成的半导体器件的数量不断增多，半导体器件中的SRAM或CPU内部的MOS晶体管的尺寸也会不断降低，由于晶体管尺寸的进一步降低，阈值电压失配（Vt Mismatch）方面的影响变的尤为重要。
图1至图5是现有技术中的半导体器件的形成方法的剖面结构示意图。
参考图1，提供衬底10，所述衬底10被划分为核心器件区域A和外围电路区域B，核心器件区域A包括：第一PMOS区域A1和第一NMOS区域A2，所述外围电路区域B包括：第二PMOS区域B1和第二NMOS区域B2。在衬底10表面进行阈值电压离子注入，形成阈值电压注入层15。
接着，参考图2，在所述第一PMOS区域A1上形成第一栅极结构11，在所述第一NMOS区域A2上形成第二栅极结构12，在所述第二PMOS区域B1上形成第三栅极结构13，在所述第二NMOS区域B2上形成第四栅极结构14；每一栅极结构包括栅氧层和位于栅氧层上的栅极。
第一栅极结构11至第四栅极结构14的形成方法具体为：在衬底10表面自下而上依次形成栅氧材料层、栅极材料层。其中，栅氧材料层的形成方法为沉积。然后，干法刻蚀核心器件区域的部分厚度的栅氧材料层。接着，在栅极材料层上形成图形化的掩膜层，定义第一栅极结构11至第四栅极结构14的分布，然后以图形化的掩膜层为掩膜刻蚀栅氧材料层、栅极材料层形成第一栅极结构11至第四栅极结构14。需要说明的是：刻蚀形成第一栅极结构11至第四栅极结构14的过程中，只刻蚀部分厚度的栅氧材料层作为栅氧层，因此，在衬底10的表面会存在一层没有被刻蚀的栅氧材料层16，该栅氧材料层16的作用为：在后续湿法腐蚀或离子注入工艺中保护衬底不受损伤。
接着，参考图3，形成第一栅极结构11、第二栅极结构12、第三栅极结构13、第四栅极结构14后，采用图案化的第一光刻胶17将衬底上的第一NMOS区域A2和第二NMOS区域B2覆盖，露出衬底上的第一PMOS区域A1和第二PMOS区域B1，然后对衬底上的第一PMOS区域A1、第二PMOS区域B1的一起进行halo离子注入和LDD离子注入，在第一PMOS区域A1形成halo离子注入区19和LDD离子注入区18，在第二PMOS区域B1形成halo离子注入区21和LDD离子注入区20。
接着，参考图4，对衬底上的第一PMOS区域A1、第二PMOS区域B1进行halo离子注入和LDD离子注入完成后，去除图案化的第一光刻胶17。然后，采用图案化的第二光刻胶22将衬底上的第一PMOS区域A1和第二PMOS区域B1覆盖，露出衬底上的第一NMOS区域A2和第二NMOS区域B2，然后对衬底上的第一NMOS区域A2、第二NMOS区域B2进行halo离子注入和LDD离子注入，在第一NMOS区域A2形成halo离子注入区23和LDD离子注入区24，在第二NMOS区域B2形成halo离子注入区25和LDD离子注入区26。
接着，参考图5，对衬底上的第一NMOS区域A2、第二NMOS区域B2进行halo离子注入和LDD离子注入完成后，去除图案化的第二光刻胶22。然后，在第一栅极结构11、第二栅极结构12、第三栅极结构13、第四栅极结构14周围形成主侧墙27，以主侧墙27为掩膜对第一栅极结构11两侧、第二栅极结构12两侧、第三栅极结构13两侧、第四栅极结构14两侧的衬底进行离子注入，形成源极和漏极。
现有技术中，半导体器件中的阈值电压失配值较大。
发明内容
本发明解决的问题是现有技术中，半导体器件中的阈值电压失配值较大。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：
提供衬底，所述衬底包括核心器件区域和外围电路区域；所述核心器件区域包括：第一PMOS区域和第一NMOS区域，所述外围电路区域包括：第二PMOS区域和第二NMOS区域；
在所述第一PMOS区域上形成第一栅极结构，在所述第一NMOS区域上形成第二栅极结构，在所述第二PMOS区域上形成第三栅极结构，在所述第二NMOS区域上形成第四栅极结构；每一栅极结构包括栅介质层和位于栅介质层上的栅极；在所述第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构和衬底之间形成保护层，所述保护层覆盖衬底上表面，所述保护层在离子注入的步骤中保护衬底；
形成第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构后，对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入；
对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入后，对所述第二PMOS区域和第二NMOS区域进行halo离子注入、LDD离子注入。
可选的，对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入包括：
先对第一NMOS区域进行halo离子注入、LDD离子注入，再对第一PMOS区域进行halo离子注入、LDD离子注入。
可选的，所述第一NMOS区域包括第一区域、第二区域、第三区域，所述第一区域上形成的晶体管的阈值电压大于第二区域上形成的晶体管的阈值电压，所述第二区域上形成的晶体管的阈值电压大于第三区域上形成的晶体管的阈值电压；
所述对第一NMOS区域进行halo离子注入、LDD离子注入包括：
先对第一区域进行halo离子注入、LDD离子注入；
对第一区域进行halo离子注入、LDD离子注入后，对第二区域进行halo离子注入、LDD离子注入；
对第二区域进行halo离子注入、LDD离子注入后，对第三区域进行halo离子注入、LDD离子注入。
可选的，所述第一PMOS区域包括第四区域、第五区域、第六区域，所述第四区域上形成的晶体管的阈值电压大于第五区域上形成的晶体管的阈值电压，所述第五区域上形成的晶体管的阈值电压大于第六区域上形成的晶体管的阈值电压；
所述对第一PMOS区域进行halo离子注入、LDD离子注入包括：
先对第四区域进行halo离子注入、LDD离子注入；
对第四区域进行halo离子注入、LDD离子注入后，对第五区域进行halo离子注入、LDD离子注入；
对第五区域进行halo离子注入、LDD离子注入后，对第六区域进行halo离子注入、LDD离子注入。
可选的，对所述第二PMOS区域和第二NMOS区域进行halo离子注入、LDD离子注入包括：
先对第二NMOS区域进行halo离子注入、LDD离子注入，再对第二PMOS区域进行halo离子注入、LDD离子注入。
可选的，所述衬底还包括：存储器区域，所述存储器区域包括：第三PMOS区域和第三NMOS区域；
在所述衬底上形成第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构时，在所述第三PMOS区域上形成第五栅极结构，在所述第三NMOS区域上形成第六栅极结构；
对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入之前，对所述第三PMOS区域和第三NMOS区域进行halo离子注入、LDD离子注入。
可选的，对所述第三PMOS区域和第三NMOS区域进行halo离子注入、LDD离子注入包括：先对第三NMOS区域进行halo离子注入、LDD离子注入，再对第三区域PMOS区域进行halo离子注入、LDD离子注入。
可选的，所述第五栅极结构和所述第六栅极结构中的栅极的尺寸比所述第一栅极结构和所述第二栅极结构中栅极的尺寸小
可选的，对所述第二PMOS区域和第二NMOS区域进行halo离子注入、LDD离子注入后，在所述第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构周围形成主侧墙，以所述主侧墙为掩膜，对所述主侧墙两侧的衬底内进行离子注入，形成源极和漏极。
可选的，在所述第一栅极结构和主侧墙之间、第二栅极结构和所述主侧墙之间、第三栅极结构和所述主侧墙之间、第四栅极结构和所述主侧墙之间形成偏移侧墙，以提高沟道长度。
可选的，所述栅介质层的材料为二氧化硅或高k介质材料。
可选的，所述高k介质材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO或HfZrO。
可选的，所述保护层的材料与所述栅介质层的材料相同。
可选的，在所述核心器件区域用于形成中央处理器，所述第一栅极结构、第二栅极结构为所述中央处理器的栅极结构。
可选的，所述存储器区域用于形成SRAM存储器，所述第五栅极结构、第六栅极结构为所述SRAM存储器的栅极结构。
可选的，所述第一栅极结构、第二栅极结构的尺寸小于第三栅极结构、第四栅极结构的尺寸。
可选的，所述进行halo离子注入、LDD离子注入为每一次halo离子注入、LDD离子注入步骤中，先进行halo离子注入、后进行LDD离子注入，或者，先进行LDD离子注入后进行halo离子注入。
与现有技术相比，本发明的技术方案具有以下优点：
第一PMOS区域、第一NMOS区域比第二PMOS区域、第二NMOS区域对阈值电压失配更加敏感，本技术方案中，先对第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入，再对第二PMOS区域和第二NMOS区域进行halo离子注入、LDD离子注入，可以减少halo离子注入、LDD离子注入前的灰化、湿法清洗光刻胶对第一PMOS区域、第一NMOS区域栅极结构侧壁和保护层的损伤，避免栅极结构侧壁和保护层表面的粗糙度过大，从而减少halo离子注入、LDD离子注入时的离子注入轨迹偏离现象，进而可以减小第一PMOS区域和第一NMOS区域中的晶体管间的阈值电压失配值，降低半导体器件的阈值电压失配值。
进一步，第一NMOS区域比第一PMOS区域对阈值电压失配更加敏感，本技术方案中，先对第一NMOS区域进行halo离子注入、LDD离子注入，再对第一PMOS区域进行halo离子注入、LDD离子注入，可以减少halo离子注入、LDD离子注入前的灰化、湿法清洗光刻胶工艺对第一NMOS区域栅极结构侧壁和保护层的损伤，避免栅极结构侧壁和保护层表面的粗糙度过大，从而进一步减少halo离子注入、LDD离子注入时的注入轨迹偏离现象，进而可以进一步减小第一NMOS区域和第一PMOS区域中的晶体管间的阈值电压失配值，进一步降低半导体器件的阈值电压失配值。
再者，所述第一NMOS区域包括第一区域、第二区域、第三区域，所述第一区域上形成的晶体管的阈值电压大于第二区域上形成的晶体管的阈值电压，所述第二区域上形成的晶体管的阈值电压大于第三区域上形成的晶体管的阈值电压，因此，对阈值电压敏感度顺序依次为：第一区域上形成的晶体管大于第二区域上形成的晶体管，第二区域上形成的晶体管大于第三区域上形成的晶体管，先对阈值电压敏感度大的第一区域上的晶体管进行halo离子注入、LDD离子注入、接着，在对阈值电压敏感度第二大的第二区域上的晶体管进行halo离子注入、LDD离子注入，最后对阈值电压敏感度第三大的第三区域上的晶体管进行halo离子注入、LDD离子注入，可以明显的减小注入离子轨迹的改变，进一步降低第一NMOS区域中相同晶体管的阈值电压失配值，进而可以降低半导体器件的阈值电压失配值。
附图说明
图1至图5是现有技术中的半导体器件的形成方法在各个制备阶段的剖面结构示意图；
图6至图24是本发明实施例中的半导体器件的形成方法在各个制备阶段的剖面结构示意图。
具体实施方式
经过研究，现有技术中，半导体器件中的阈值电压失配值较大的原因如下：
参考图3和图4，执行halo离子注入和LDD离子注入步骤时，会用到光刻胶。当halo离子注入和LDD离子注入步骤完成后，需要去除光刻胶，去除光刻胶的方法为灰化和湿法腐蚀。在灰化和湿法腐蚀的过程中，栅极结构侧壁会被粗糙化，出现较大的线边缘粗糙度（Line edge roughness，LER）。另一方面，在灰化和湿法腐蚀光刻胶的过程中，没有被刻蚀的栅氧材料层16的表面也会被粗糙化，形成具有较大粗糙度的栅氧材料层16（Remainoxide roughness，Rox）。执行halo离子注入和LDD离子注入步骤时，粗糙的栅极结构侧壁和栅氧材料层16的粗糙表面会改变部分离子的注入轨迹，使部分离子的注入轨迹发生偏移，从而使得相同晶体管的halo区域和LDD区域深度不一致、离子均匀性不好，因此，在相同的晶体管之间产生阈值电压失配。
对于NMOS晶体管，执行halo离子注入和LDD离子注入时，注入离子为硼离子或铟离子。对于PMOS晶体管，执行halo离子注入和LDD离子注入时，注入离子为磷离子或砷离子。进一步发现，相对于注入磷离子或砷离子来说，当注入硼离子或铟离子时，粗糙的栅极结构侧壁和栅氧材料层16的粗糙表面会使硼离子或铟离子的注入轨迹偏移量更大。相对于PMOS晶体管来说，相同的NMOS晶体管形成halo区域和LDD区域的深度会更加不一致、离子均匀性会更加不好。因此，NMOS晶体管对阈值电压失配的敏感度高于PMOS晶体管对阈值电压失配的敏感度。
公式σ(Δ(Vt))=1/(W×L)1/2中，σ为标准偏差，Vt为阈值电压，W为栅极结构的线宽，L为沟道长度。因此，根据上述公式，晶体管中栅极结构的尺寸越小，对阈值电压失配影响也就越大。也就是说，小尺寸的栅极结构对阈值电压失配的敏感度高于大尺寸栅极结构的阈值电压失配的敏感度。通常核心器件区域的晶体管中栅极结构的尺寸小于外围电路区域的晶体管中栅极结构的尺寸，因此，核心器件区域晶体管对阈值电压失配的敏感度高于外围电路区域晶体管对阈值电压失配的敏感度。
更进一步的，在形成半导体器件的过程中，越多的灰化以及湿法腐蚀工艺，会使得栅极结构侧壁更加粗糙化，会使得未被刻蚀的栅氧材料层16的表面更加粗糙化，而且越多的halo离子注入和LDD离子注入工艺也会使得栅极结构侧壁更加粗糙化，也会使得未被刻蚀的栅氧材料层16的表面更加粗糙化，在相同的离子注入条件下，从而使得halo离子注入和LDD离子注入轨迹偏差更大，使得器件的阈值电压失配（Vt mismatch）值也变得更大。
因此，经过分析，核心器件区域A中的NMOS晶体管对阈值电压失配最敏感。现有技术中，执行halo离子注入和LDD离子注入步骤时，对核心器件区域和外围电路区域的所有PMOS晶体管进行统一的halo离子注入和LDD离子注入之后，才对所有的NMOS晶体管进行统一的halo离子注入和LDD离子注入，这样，对核心器件区域A中的NMOS晶体管进行halo离子注入和LDD离子注入前，核心器件区域A中的第一NMOS区域A2比核心器件区域A中的第一PMOS区域A1、外围电路区域B中的第二PMOS区域B2多一步灰化和湿法腐蚀光刻胶17的工艺，造成核心器件区域A中的NMOS晶体管的栅极结构12侧壁更粗糙，核心器件区域A中的第一NMOS区域A2的栅氧材料层16的表面更加粗糙。当对阈值电压失配最敏感的核心器件区域A中的NMOS晶体管进行halo离子注入和LDD离子注入时，会使得核心器件区域A中的NMOS晶体管之间的阈值电压失配值最大，从而使得后续形成的半导体器件的阈值电压值达到最大。
为了解决以上问题，获得了一种半导体器件的形成方法。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
实施例一
参考图6，提供衬底30，所述衬底30包括核心器件区域A和外围电路区域B；所述核心器件区域A包括：第一PMOS区域A1和第一NMOS区域A2，所述外围电路区域B包括：第二PMOS区域B1和第二NMOS区域B2。
具体地，半导体衬底30可以为以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）以及绝缘体上锗化硅（SiGeOI）等。在所述衬底中可以形成有掺杂区域和隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。
参考图7，对衬底30表面进行阈值电压注入，形成阈值电压注入层35。
阈值电压注入层35由第一阈值电压注入层和第二阈值电压注入层组成。具体形成过程为：先采用图案化的光刻胶覆盖衬底，以露出第一PMOS区域A1和第二PMOS区域B1，然后对第一PMOS区域A1和第二PMOS区域B1进行第一阈值电压离子注入，在第一PMOS区域A1和第二PMOS区域B1形成第一阈值电压注入层。其中，形成第一阈值电压离子注入层的注入离子为磷离子或砷离子。
接着，采用图案化的光刻胶覆盖衬底，以露出第一NMOS区域A2和第二NMOS区域B2，然后对第一NMOS区域A2和第二NMOS区域B2进行第二阈值电压离子注入，在第一NMOS区域A2和第二NMOS区域B2形成第二阈值电压注入层。其中，形成第二阈值电压离子注入层的注入离子为硼离子或铟离子。并且，第二阈值电压离子注入量等于第一阈值电压离子注入量。
后续形成器件的阈值电压值与第一阈值电压离子注入量、第二阈值电压离子注入量、以及后续对衬底上形成的晶体管进行的halo离子注入量和LDD离子注入量有关。也就是说，通过四个因素来调节后续形成器件的阈值电压值。本实施例中，第二阈值电压离子注入量等于第一阈值电压离子注入量，这样，后续在衬底上形成的每个晶体管的阈值电压离子注入量相等，只需确定对晶体管进行的halo离子注入量、LDD离子注入量、第一或第二阈值电压离子注入量这三个因素来进行调节形成器件的阈值电压值即可。因此通过三个因素调节后续形成的阈值电压值，相对于通过四个因素调节后续形成的阈值电压值，更简单和方便。
参考图8至图10，在核心器件区域A和外围电路区域B形成栅介质材料层36。
核心器件区域A的栅极结构的尺寸小于外围电路区域B的栅极结构的尺寸，因此，核心器件区域A的栅介质层的厚度小于外围电路区域B的栅介质层厚度。具体形成方法如下：
参考图8，先在核心器件区域A和外围电路区域B形成相同厚度的第一栅介质材料层361，第一栅介质材料层361的材料为氧化硅。第一栅介质材料层361的形成方法可以为原子层沉积（ALD）或快速氧化生长（RTO）。其它实施例中，第一栅介质材料层361也可以为高k介质层，所述高k介质的材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO或HfZrO。
参考图9，在衬底上形成图形化的掩膜层37，露出核心器件区域A。本实施例中，图形化的掩膜层37为光刻胶。接着，以图形化的掩膜层37为掩膜对核心器件区域A的第一栅介质材料层361进行刻蚀，以去除核心器件区域A的第一栅介质材料层361。去除核心器件区域A的第一栅介质材料层361后，去除图形化的掩膜层37。
参考图10，然后采用快速热氧化生长的方法在核心器件区域A、外围电路区域B上形成第二栅介质材料层362。本实施例中，第二栅介质材料层362为氧化硅，其它实施例中，第二栅介质材料层362也可以为高k介质层，所述高k介质层为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO或HfZrO。因此，外围电路区域B上的栅介质材料层36的厚度是第一栅介质材料层361和第二栅介质材料层362的厚度总和。核心器件区域A上的栅介质材料层36的厚度等于第二栅介质材料层362的厚度。采用本实施例的方法形成的栅介质材料层36致密性好，栅介质材料层36的稳定性和可靠性好，还能降低栅介质材料层36的表面悬挂键，可以更好的控制界面陷阱和固定电荷等优点，避免界面陷阱会快速俘获、释放电子，严重影响后续形成的器件的阈值电压值。其他实施例中，也可以采用沉积的方法在核心器件区域A、外围电路区域B上形成第二栅介质材料层。
参考图11，在所述第一PMOS区域A1上形成第一栅极结构31，在所述第一NMOS区域A2上形成第二栅极结构32，在所述第二PMOS区域B1上形成第三栅极结构33，在所述二NMOS区域B2上形成第四栅极结构34；每一栅极结构包括栅介质层和位于栅介质层上的栅极；在所述第一栅极结构31、第二栅极结构32、第三栅极结构33、第四栅极结构34和衬底30之间形成保护层55，所述保护层55覆盖衬底30上表面，所述保护层55在离子注入的步骤中保护衬底。
具体形成过程如下：在核心器件区域A和外围电路区域B形成栅介质材料层36后，在栅介质材料层36的上面形成栅极材料层，本实施例为多晶硅。接着在栅极材料层的表面形成图形化的掩膜层（图未示），定义栅极的位置和分布，然后，以所述掩膜层为掩膜依次对栅极材料层和部分厚度的栅介质材料层36进行刻蚀，分别形成栅介质层和栅极。本实施例中，栅介质层的材料为氧化硅。栅介质层与其上的栅极组成栅极结构。这样，第一栅极结构31至第四栅极结构34就形成了。
需要说明的是，本实施例中，参考图11，保护层55的形成方法如下：刻蚀形成第一栅极结构31至第四栅极结构34的过程中，只刻蚀部分厚度的栅介质材料层36作为栅介质层，因此，在衬底30的表面会存在一层没有被刻蚀的栅介质材料层，这层没有被刻蚀的栅介质材料层为保护层55。保护层55的作用为：在后续湿法腐蚀或离子注入工艺中保护衬底30不受损伤。其他实施例中，在第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构和衬底之间也可以通过氧化生长的方法形成保护层。
继续参考图11，形成第一栅极结构31至第四栅极结构34后，在第一栅极结构31至第四栅极结构34的周围形成偏移侧墙（Offset Spacer）37。
偏移侧墙37的作用是：可以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。
本实施例中，偏移侧墙37可以是单层结构。偏移侧墙37的材料可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。其他实施例中，偏移侧墙37还可以为多层结构，例如为ONO（氧化硅-氮化硅-氧化硅）结构。
形成偏移侧墙37的方法为本领域技术人员公知技术，在此不再赘述。
其他实施例中，也可以不在第一栅极结构至第四栅极结构的周围形成偏移侧墙。
继续参考图11，核心器件区域A包括第一PMOS区域A1和第一NMOS区域A2。第一NMOS区域A2还包括第一区域A21、第二区域A22和第三区域A23，位于第一NMOS区域A2的栅极结构包括位于第一区域A21的第二栅极结构32，位于第二区域A22的第二栅极结构32，位于第三区域A23的第二栅极结构32。第一PMOS区域A1还包括第四区域A11、第五区域A12和第六区域A13，位于第一PMOS区域A1的栅极结构包括位于第四区域A11的第一栅极结构31，位于第五区域A12的第一栅极结构31，位于第六区域A13的第一栅极结构31。
本实施例中，第一区域A21上后续形成的晶体管为N型高阈值电压MOS晶体管（NMOSHigh Vt，NHVT），第二区域A22上后续形成的晶体管为N型标准阈值电压MOS晶体管（NMOSStandard Vt，NSVT），第三区域A23上后续形成的晶体管为N型低阈值电压MOS晶体管（NMOSLow Vt，NLVT）。因此，第一区域A21上后续形成的晶体管的阈值电压大于第二区域A22上后续形成的晶体管的阈值电压，第二区域A22上后续形成的晶体管的阈值电压大于第三区域A23上后续形成的晶体管的阈值电压。
本实施例中，第四区域A11上后续形成的晶体管为P型高阈值电压MOS晶体管（PMOSHigh Vt，PHVT），第五区域A12上后续形成的晶体管为P型标准阈值电压MOS晶体管（PMOSStandard Vt，PSVT），第六区域A13上后续形成的晶体管为P型低阈值电压MOS晶体管（PMOSLow Vt，PLVT）。因此，第四区域A11上后续形成的晶体管的阈值电压大于第五区域A12上后续形成的晶体管的阈值电压，第五区域A12上后续形成的晶体管的阈值电压大于第六区域A13上后续形成的晶体管的阈值电压。
参考图12至图17，形成偏移侧墙37后，对所述第一PMOS区域A1和第一NMOS区域A2进行halo离子注入、LDD离子注入。
第一PMOS区域A1和第一NMOS区域A2在核心器件区域，形成晶体管栅极结构的尺寸小于后续在外围电路区域形成晶体管栅极结构尺寸，因此，第一PMOS区域A1和第一NMOS区域A2中的晶体管比外围电路区域中的晶体管对阈值电压失配敏感。先对阈值电压失配敏感强的第一PMOS区域A1和第一NMOS区域A2进行halo离子注入、LDD离子注入，第一PMOS区域A1和第一NMOS区域A2比后续的外围电路区域少一步灰化和湿法腐蚀光刻胶的工艺，可以减少第一PMOS区域A1和第一NMOS区域A2中的晶体管的栅极结构侧壁的粗糙度，可以减少第一PMOS区域A1和第一NMOS区域A2中的保护层55表面的粗糙度，因此可以明显减小离子注入轨迹的偏移现象，从而可以明显的减小第一PMOS区域A1和第一NMOS区域A2中的相同晶体管之间的阈值电压失配值，而第一PMOS区域A1和第一NMOS区域A2中的晶体管比外围电路区域中的晶体管对阈值电压失配敏感，因此，可以明显的减小后续形成的半导体器件中的阈值电压失配。
本实施例中，对所述第一PMOS区域A1和第一NMOS区域A2进行halo离子注入、LDD离子注入为：先对第一NMOS区域A2进行halo离子注入、LDD离子注入，再对第一PMOS区域A1进行halo离子注入、LDD离子注入。
第一NMOS区域A2中的NMOS晶体管对阈值电压失配的敏感度高于第一PMOS区域A1中的PMOS晶体管对阈值电压失配的敏感度。本实施例中，在核心器件区域A中，对阈值电压失配较敏感的NMOS晶体管先进行halo离子注入、LDD离子注入，可以减小灰化和湿法腐蚀光刻胶的工艺步骤，从而可以减小第一NMOS区域A2中晶体管的栅极结构侧壁的粗糙度和保护层55表面的粗糙度，从而减小离子注入轨迹的偏移，从而减小核心器件区域中相同晶体管之间的阈值电压失配值。
本实施例中，对第一NMOS区域A2进行halo离子注入、LDD离子注入的方法为：
参考图12，先对第一区域A21进行halo离子注入、LDD离子注入，具体为：
以第一区域A21中的第二栅极结构32和该第二栅极结构32周围的偏移侧墙37为掩膜，进行halo离子注入、LDD离子注入，以形成未激活的halo区域38和LDD区域39，需要说明的是，本实施例中，对于后续形成的NHVT来讲，先进行了halo离子注入，然后进行LDD离子注入。其他实施例中，可以先进行LDD离子注入，然后进行halo离子注入。
参考图13，本实施例中，对第一区域A21进行halo离子注入、LDD离子注入后，对第二区域A22进行halo离子注入、LDD离子注入。具体为：
以第二区域A22中的第二栅极结构32和该第二栅极结构32周围的偏移侧墙37为掩膜，进行halo离子注入、LDD离子注入，以形成未激活的halo区域40和LDD区域41。本实施例中，对于后续形成的NSVT来讲，先进行了halo离子注入，然后进行LDD离子注入。其他实施例中，可以先进行LDD离子注入，然后进行halo离子注入。
参考图14，本实施例中，对第二区域A22进行halo离子注入、LDD离子注入后，对第三区域A23进行halo离子注入、LDD离子注入。具体为：
以第三区域A23中的第二栅极结构32和该第二栅极结构32周围的偏移侧墙37为掩膜，进行halo离子注入、LDD离子注入，以形成未激活的halo区域42和LDD区域43。本实施例中，对于后续形成的NLVT来讲，先进行了halo离子注入，然后进行LDD离子注入。其他实施例中，可以先进行LDD离子注入，然后进行halo离子注入。
在核心器件区域的第一NMOS区域A2中，相对于后续形成的阈值电压较低的晶体管来说，对后续形成的阈值电压较高的晶体管进行halo离子注入、LDD离子注入时，注入剂量较大，因此，粗糙的栅极结构32侧壁和粗糙的保护层55表面对部分注入离子的注入轨迹的改变几率也较大，注入离子的注入轨迹发生偏移几率也较大。因此，阈值电压较高的晶体管对阈值电压失配的敏感度高于阈值电压较低的晶体管对阈值电压失配的敏感度。因此，核心器件区域的第一NMOS区域A2中的各个晶体管中对阈值电压失配值的敏感度排序为NHVT晶体管＞NSVT晶体管＞NLVT晶体管。
本实施例中，最先对核心器件区域的第一NMOS区域A2中后续形成的NHVT晶体管进行halo离子注入、LDD离子注入，可以最大化的减少灰化和湿法腐蚀光刻胶的次数，从而可以最大化的减少NHVT晶体管栅极结构32侧的粗糙度和保护层55表面的粗糙度，可以最大化的减小离子注入轨迹的偏移，进而最大化的减小核心器件区域的第一NMOS区域A2中NHVT晶体管之间的阈值电压失配值。
最后对第三敏感的NLVT晶体管进行halo离子注入、LDD离子注入，虽然之前已经经过两次灰化和湿法腐蚀光刻胶工艺，但是，由于NLVT晶体管在核心器件区域的第一NMOS区域A2中对阈值电压失配是最不敏感的，所以，在两次灰化和湿法腐蚀光刻胶工艺结束后对NLVT晶体管进行halo离子注入、LDD离子注入时，其对NLVT晶体管之间的阈值电压失配的影响也是最小的。
因此，本实施例中，最先对核心器件区域的第一NMOS区域A2中后续形成的NHVT晶体管继续进行halo离子注入、LDD离子注入，其次，对NSVT晶体管继续进行halo离子注入、LDD离子注入，最后对对NLVT晶体管继续进行halo离子注入、LDD离子注入，可以最大化的减小离子注入轨迹的偏移，从而可以最大化的减小核心器件区域的第一NMOS区域A2中各晶体管之间的阈值电压失配值。
图12至图14的过程完成了对第一NMOS区域A2进行halo离子注入、LDD离子注入。
接着，参考图15至图17，本实施例中，对第一NMOS区域A2进行halo离子注入、LDD离子注入后，然后对第一PMOS区域A1进行halo离子注入、LDD离子注入。
参考图15，对第一NMOS区域A2进行halo离子注入、LDD离子注入后，先对第四区域A11进行halo离子注入、LDD离子注入，具体为：
以第四区域A11的第一栅极结构31和该第一栅极结构311周围的偏移侧墙37为掩膜，进行halo离子注入、LDD离子注入，以形成未激活的halo区域44和LDD区域45。本实施例中，对于后续形成的PHVT来讲，先进行了halo离子注入，然后进行LDD离子注入。其他实施例中，可以先进行LDD离子注入，然后进行halo离子注入。
接着，参考图16，本实施例中，对第四区域A11进行halo离子注入、LDD离子注入后，对第五区域A12进行halo离子注入、LDD离子注入。具体为：
以第五区域A12的第一栅极结构31和该第一栅极结构31周围的偏移侧墙37为掩膜，进行halo离子注入、LDD离子注入形成，以形成未激活的halo区域46和LDD区域47。实施例中，对于后续形成的PSVT来讲，先进行了halo离子注入，然后进行LDD离子注入。其他实施例中，可以先进行LDD离子注入，然后进行halo离子注入。
接着，参考图17，本实施例中，对第五区域A12进行halo离子注入、LDD离子注入后，对第六区域A13进行halo离子注入、LDD离子注入。具体为：
以第六区域A13的第一栅极结构31和该第一栅极结构31周围的偏移侧墙37为掩膜，进行halo离子注入、LDD离子注入，以形成未激活的halo区域48和LDD区域49。对于后续形成的PLVT来讲，先进行了halo离子注入，然后进行LDD离子注入。其他实施例中，可以先进行LDD离子注入，然后进行halo离子注入。
在核心器件区域的第一PMOS区域A1中，核心器件区域的第一PMOS区域A1中的各个晶体管中对阈值电压失配值的敏感度排序为PHVT晶体管＞PSVT晶体管＞PLVT晶体管。
本实施例中，先对核心器件区域的第一PMOS区域A1中后续形成的PHVT晶体管进行halo离子注入、LDD离子注入，可以较多的减少灰化和湿法腐蚀光刻胶的次数，从而可以较多的减少PHVT晶体管栅极结构31侧壁的粗糙度和保护层55表面的粗糙度，可以的减小离子注入轨迹的偏移，进而减小核心器件区域的第一PMOS区域A1中PHVT晶体管之间的阈值电压失配值。
最后对第三敏感的PLVT晶体管进行halo离子注入、LDD离子注入，虽然之前已经经过多次灰化和湿法腐蚀光刻胶工艺，但是，由于PLVT晶体管在核心器件区域的第一PMOS区域A1中对阈值电压失配是最不敏感的，所以，在多次灰化和湿法腐蚀光刻胶工艺结束后对PLVT晶体管进行halo离子注入、LDD离子注入时，其对PLVT晶体管之间的阈值电压失配的影响也是最小的。
因此，本实施例中，最先对核心器件区域的第一PMOS区域A1中后续形成的PHVT晶体管继续进行halo离子注入和LDD离子注入，其次，对PSVT晶体管继续进行halo离子注入和LDD离子注入，最后对PLVT晶体管继续进行halo离子注入和LDD离子注入，可以最大化的减小第一PMOS区域A1的离子注入轨迹的偏移，从而可以最大化的减小核心器件区域的第一PMOS区域A1中各晶体管之间的阈值电压失配值。
上述过程完成了对第一PMOS区域A1和第一NMOS区域A2进行halo离子注入、LDD离子注入，也就完成了对核心器件区域A进行halo离子注入、LDD离子注入。下面详细描述对外围电路区域B进行halo离子注入、LDD离子注入的注入步骤。
参考图18，外围电路区域B包括第二PMOS区域B1和第二NMOS区域B2。本实施例中，先对第二NMOS区域B2进行halo离子注入、LDD离子注入。具体为：
以位于第二NMOS区域B2的栅极结构34和栅极结构34周围的偏移侧墙37为掩膜，进行halo离子注入、LDD离子注入，以形成未激活的halo区域50和LDD区域51。具体可以参考对第一区域A21进行halo离子注入、LDD离子注入。
参考图19，对第二NMOS区域B2进行halo离子注入、LDD离子注入后，对第二PMOS区域B1进行halo离子注入、LDD离子注入。具体为：
以位于第二PMOS区域B1的栅极结构33和栅极结构33周围的偏移侧墙38为掩膜，进行halo离子注入、LDD离子注入，以形成未激活的halo区域52和LDD区域53的。具体可以参考对第一区域A21进行halo离子注入、LDD离子注入。
NMOS晶体管对阈值电压失配的敏感度高于PMOS晶体管对阈值电压失配的敏感度。本实施例中，在外围电路区域B中，对阈值电压失配较敏感的NMOS晶体管先进行halo离子注入、LDD离子注入，可以减小灰化和湿法腐蚀光刻胶的工艺步骤，从而可以减小第二NMOS区域B2中晶体管的栅极结构侧壁的粗糙度和保护层55表面的粗糙度，从而减小离子注入轨迹的偏移，从而减小外围电路区域中相同晶体管之间的阈值电压失配值。
其他实施例中，也可以先对第二PMOS区域B1进行halo离子注入、LDD离子注入，然后再对第二NMOS区域B2进行halo离子注入、LDD离子注入。
由上述分析可知，半导体器件中的各晶体管间的阈值电压失配的敏感度由大到小的顺序依次为：核心器件区域A中后续形成的NHVT＞核心器件区域A中后续形成的NSVT＞核心器件区域A中后续形成的NLVT＞核心器件区域A中后续形成的PHVT＞核心器件区域A中后续形成的PSVT＞核心器件区域A中后续形成的PLVT＞外围电路区域B中后续形成的NMOS＞外围电路区域B中后续形成的PMOS。本实施例中，按照上述顺序依次对半导体器件中的各晶体管进行halo离子注入、LDD离子注入，可以使后续形成的半导体器件中各晶体管间的阈值电压失配降到最低。因此，本实施例为半导体器件中的各晶体管提供了一条最佳的halo离子注入、LDD离子注入顺序。
接着，参考图20，对所述第二PMOS区域B1和第二NMOS区域B2进行halo离子注入、LDD离子注入后，在所述第一栅极结构31、第二栅极结构32、第三栅极结构33和第四栅极结构34周围形成主侧墙54，以所述主侧墙54为掩膜，对所述主侧墙54两侧的衬底内进行离子注入，形成源极和漏极。
本实施例中，主侧墙54可以是单层结构。主侧墙54的材料可以为氧化硅、氮化硅或氮氧化硅等绝缘材料。其他实施例中，主侧墙54还可以为多层结构，例如为ONO（氧化硅-氮化硅-氧化硅）结构。
主侧墙的形成方法为本领域技术人员公知技术，在此不再赘述。
本实施例中，形成源极和漏极的方法也为本领域技术人员公知技术，在此不再赘述。
需要说明的是，形成源极和漏极的离子注入基本不会产生各晶体管之间的阈值电压的失配。原因如下：与Halo注入区、LDD注入区相比，后续形成的源极和漏极离沟道的距离比较远，因此，不会产生后续形成的半导体器件中各晶体管之间的阈值电压的失配。
本实施例中，核心器件区域形成的半导体器件为CPU。
实施例二
参考图21至图24，本实施例与第一实施例的区别在于，所述衬底30还包括：存储器区域C，所述存储器区域C包括：第三PMOS区域C1和第三NMOS区域C2。
参考图21，在衬底30上形成第一栅极结构31至第四栅极结构34时，在第三PMOS区域C1上形成第五栅极结构60，在第三NMOS区域C2上形成第六栅极结构61。
具体形成第五栅极结构60和第六栅极结构61的方法请参考第一实施例中，核心器件区域中的第一栅极结构至第四栅极结构的形成方法。需要说明的是，第五栅极结构60和第六栅极结构61的尺寸比第一栅极结构31和第二栅极结构32的尺寸还小。
根据上述分析的半导体器件中的阈值电压失配值较大的原因部分内容得知：存储器区域晶体管对阈值电压失配的敏感度高于核心器件区域晶体管对阈值电压失配的敏感度。因此，参考图22至图23，本实施例中，对所述第一PMOS区域A1和第一NMOS区域A2进行halo离子注入、LDD离子注入之前，对所述第三PMOS区域C1和第三NMOS区域C2进行halo离子注入、LDD离子注入。
其中，对所述第三PMOS区域C1和第三NMOS区域C2进行halo离子注入、LDD离子注入包括：先对第三NMOS区域C2进行halo离子注入、LDD离子注入，再对第三区域PMOS区域C1进行halo离子注入、LDD离子注入。
参考图23，当对第三NMOS区域C2进行halo离子注入、LDD离子注入时，以栅极结构61和栅极结构61周围的偏移侧墙为掩膜，进行halo离子注入、LDD离子注入的。具体可以参考第一实施例中的对第一区域A21进行halo离子注入、LDD离子注入。
接着，参考图24，对第三PMOS区域C1进行halo离子注入、LDD离子注入时，以栅极结构60和栅极结构60周围的偏移侧墙为掩膜，进行halo离子注入、LDD离子注入的。具体可以参考第一实施例中的对第一区域A21进行halo离子注入、LDD离子注入。
接着，参考图24，对所述第二PMOS区域B1和第二NMOS区域B2进行halo离子注入、LDD离子注入后，在所述第一栅极结构31、第二栅极结构32、第三栅极结构33和第四栅极结构34周围形成主侧墙54，以所述主侧墙54为掩膜，对所述主侧墙54两侧的衬底内进行离子注入，形成源极和漏极。具体可以参考第一实施例。
本实施例中，存储器区域的栅极尺寸是半导体器件的栅极结构中是最小的，因此，存储器区域的晶体管对阈值电压失配的敏感度也是最高的，先对存储器区域进行halo离子注入和LDD离子注入，可以明显减小部分离子注入轨迹的偏移，从而可以明显的减小后续形成的半导体器件中的阈值电压失配。
更进一步，NMOS晶体管对阈值电压失配的敏感度高于PMOS晶体管对阈值电压失配的敏感度。因此，存储器区域中的NMOS晶体管对阈值电压失配的敏感度是最高的。将栅极结构侧壁61和保护层55处于最前面的灰化以及湿法腐蚀工艺时，栅极结构侧壁61和保护层55表面的粗糙化程度最小，因此，先对存储器区域中后续形成的NMOS晶体管进行halo离子注入和LDD离子注入，可以进一步明显减小部分离子注入轨迹的偏移，从而可以进一步明显的减小后续形成的存储器区域中各晶体管间的阈值电压失配。
本实施例中，所述存储器区域后续形成的器件为SRAM存储器。
采用现有技术中的方法，应用测试阈值电压失配值的仪器对半导体器件的阈值电压失配值进行三次测量，分别得到第一阈值电压失配值0.0037、第二阈值电压失配值0.0041、第三阈值电压失配值0.0036，对第一阈值电压失配值至第三阈值电压失配值取平均值，为0.0038。采用本实施例的方法，应用测试阈值电压失配值的仪器测量形成的半导体器件的阈值电压失配值，分别得到第四阈值电压失配值0.0033、第五阈值电压失配值0.0036和第六阈值电压失配值0.0029，对第四阈值电压失配值至第六阈值电压失配值取平均值，为0.0033。因此，采用本实施例的方法大大减小了形成的半导体器件的阈值电压失配值。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (16)

1.一种半导体器件的形成方法，其特征在于，包括：
提供衬底，所述衬底包括核心器件区域、外围电路区域和存储器区域；所述核心器件区域包括：第一PMOS区域和第一NMOS区域，所述外围电路区域包括：第二PMOS区域和第二NMOS区域，所述存储器区域包括：第三PMOS区域和第三NMOS区域；
在所述第一PMOS区域上形成第一栅极结构，在所述第一NMOS区域上形成第二栅极结构，在所述第二PMOS区域上形成第三栅极结构，在所述第二NMOS区域上形成第四栅极结构；每一栅极结构包括栅介质层和位于栅介质层上的栅极；在所述第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构和衬底之间形成保护层，所述保护层覆盖衬底上表面，所述保护层在离子注入的步骤中保护衬底；
形成第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构后，对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入；
对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入后，对所述第二PMOS区域和第二NMOS区域进行halo离子注入、LDD离子注入；
在所述衬底上形成第一栅极结构、第二栅极结构、第三栅极结构、第四栅极结构时，在所述第三PMOS区域上形成第五栅极结构，在所述第三NMOS区域上形成第六栅极结构；
对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入之前，对所述第三PMOS区域和第三NMOS区域进行halo离子注入、LDD离子注入。
2.如权利要求1所述的形成方法，其特征在于，对所述第一PMOS区域和第一NMOS区域进行halo离子注入、LDD离子注入包括：
先对第一NMOS区域进行halo离子注入、LDD离子注入，再对第一PMOS区域进行halo离子注入、LDD离子注入。
3.如权利要求2所述的形成方法，其特征在于，所述第一NMOS区域包括第一区域、第二区域、第三区域，所述第一区域上形成的晶体管的阈值电压大于第二区域上形成的晶体管的阈值电压，所述第二区域上形成的晶体管的阈值电压大于第三区域上形成的晶体管的阈值电压；
所述对第一NMOS区域进行halo离子注入、LDD离子注入包括：
先对第一区域进行halo离子注入、LDD离子注入；
对第一区域进行halo离子注入、LDD离子注入后，对第二区域进行halo离子注入、LDD离子注入；
对第二区域进行halo离子注入、LDD离子注入后，对第三区域进行halo离子注入、LDD离子注入。
4.如权利要求2所述的形成方法，其特征在于，所述第一PMOS区域包括第四区域、第五区域、第六区域，所述第四区域上形成的晶体管的阈值电压大于第五区域上形成的晶体管的阈值电压，所述第五区域上形成的晶体管的阈值电压大于第六区域上形成的晶体管的阈值电压；
所述对第一PMOS区域进行halo离子注入、LDD离子注入包括：
先对第四区域进行halo离子注入、LDD离子注入；
对第四区域进行halo离子注入、LDD离子注入后，对第五区域进行halo离子注入、LDD离子注入；
对第五区域进行halo离子注入、LDD离子注入后，对第六区域进行halo离子注入、LDD离子注入。
5.如权利要求1所述的形成方法，其特征在于，对所述第二PMOS区域和第二NMOS区域进行halo离子注入、LDD离子注入包括：
先对第二NMOS区域进行halo离子注入、LDD离子注入，再对第二PMOS区域进行halo离子注入、LDD离子注入。
6.如权利要求1所述的形成方法，其特征在于，对所述第三PMOS区域和第三NMOS区域进行halo离子注入、LDD离子注入包括：先对第三NMOS区域进行halo离子注入、LDD离子注入，再对第三区域PMOS区域进行halo离子注入、LDD离子注入。
7.如权利要求1所述的形成方法，其特征在于，所述第五栅极结构和所述第六栅极结构中的尺寸比所述第一栅极结构和所述第二栅极结构的尺寸小。
8.根据权利要求1所述的形成方法，其特征在于，对所述第二PMOS区域和第二NMOS区域进行halo离子注入、LDD离子注入后，在所述第一栅极结构、第二栅极结构、第三栅极结构和第四栅极结构周围形成主侧墙，以所述主侧墙为掩膜，对所述主侧墙两侧的衬底内进行离子注入，形成源极和漏极。
9.根据权利要求8所述的形成方法，其特征在于，在所述第一栅极结构和主侧墙之间、第二栅极结构和所述主侧墙之间、第三栅极结构和所述主侧墙之间、第四栅极结构和所述主侧墙之间形成偏移侧墙，以提高沟道长度。
10.根据权利要求1所述的形成方法，其特征在于，所述栅介质层的材料为二氧化硅或高k介质材料。
11.根据权利要求10所述的形成方法，其特征在于，所述高k介质材料为HfO2、Al2O3、ZrO2、HfSiO、HfSiON、HfTaO或HfZrO。
12.根据权利要求1所述的形成方法，其特征在于，所述保护层的材料与所述栅介质层的材料相同。
13.如权利要求1所述的形成方法，其特征在于，在所述核心器件区域用于形成中央处理器，所述第一栅极结构、第二栅极结构为所述中央处理器的栅极结构。
14.根据权利要求1所述的形成方法，其特征在于，所述存储器区域用于形成SRAM存储器，所述第五栅极结构、第六栅极结构为所述SRAM存储器的栅极结构。
15.根据权利要求1所述的形成方法，其特征在于，所述第一栅极结构、第二栅极结构的尺寸小于第三栅极结构、第四栅极结构的尺寸。
16.根据权利要求1～8任一项所述的形成方法，其特征在于，所述进行halo离子注入、LDD离子注入为每一次halo离子注入、LDD离子注入步骤中，先进行halo离子注入、后进行LDD离子注入，或者，先进行LDD离子注入后进行halo离子注入。
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