CN1402329A - 半导体装置的制造方法及根据此方法制造的半导体装置 - Google Patents

半导体装置的制造方法及根据此方法制造的半导体装置 Download PDF

Info

Publication number
CN1402329A
CN1402329A CN02128673A CN02128673A CN1402329A CN 1402329 A CN1402329 A CN 1402329A CN 02128673 A CN02128673 A CN 02128673A CN 02128673 A CN02128673 A CN 02128673A CN 1402329 A CN1402329 A CN 1402329A
Authority
CN
China
Prior art keywords
grid
film
mos transistor
oxidation film
forms
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN02128673A
Other languages
English (en)
Other versions
CN100407406C (zh
Inventor
神田敦之
芳贺泰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Publication of CN1402329A publication Critical patent/CN1402329A/zh
Application granted granted Critical
Publication of CN100407406C publication Critical patent/CN100407406C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及一种在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置的制造方法，并涉及一种根据此方法制造的半导体装置。在该衬底上形成的栅极氧化膜的中央部位上形成栅极后，在包括该栅极的衬底的全部表面上形成氧化硅膜，通过全面蚀刻其氧化硅膜，在该栅极的侧面形成由氧化硅膜形成的侧壁。对应于形成晶体管的沟道，注入杂质离子，在漏区及源区形成时，预先不要使杂质离子进入高压MOS晶体管的栅极氧化膜周边的下部区域，至少要在栅极氧化膜的周边部分形成抗蚀膜。通过这样的构成方法，可以在不损害各自特性的情况下，高效率地使高压及低压MOS晶体管在同一衬底上形成。

Description

半导体装置的制造方法 及根据此方法制造的半导体装置
技术领域
本发明涉及一种在同一衬底上具有不同耐压漏极的高压MOS(金属氧化物半导体)晶体管与低压MOS晶体管的半导体装置的制造方法，并涉及一种根据此方法制造的半导体装置。
技术背景
一般情况下，用于驱动图像传感器、LCD以及印刷磁头等的集成电路(以下称为“驱动IC”)，由具有在+V以上的电源电压下工作的漏极及源极间的耐压(或简称为“漏极耐压”)能力强的高压MOS晶体管的驱动输出单元，以及具有在数伏以下的电源电压下可以使用的漏极耐压能力差的低压MOS晶体管的控制驱动输出单元的逻辑单元构成。另外，在以下的叙述中，有时也会将MOS晶体管简称为晶体管。
对于驱动IC而言，将这些高压晶体管和低压晶体管在同一衬底上形成是比较理想的。耐压能力不同的晶体管在同一衬底上形成的最简单的方法是分别使用不同的处理工艺来进行。即，不论高压晶体管还是低压晶体管，先将其中之一在衬底上形成，再将另外一个在同一衬底上形成。
但是，通过分别处理来形成高压晶体管或低压晶体管时，由于制造工艺多，导致效率低并且成本高。
因此，最理想的方法是，既不损害高压晶体管和低压晶体管的各自的特性，又能够高效率地在同一衬底上形成高压晶体管和低压晶体管的方法。
发明内容
本发明的目的是解决现有技术存在的问题，提供既不损害高压MOS晶体管和低压MOS晶体管的各自特性，又能够高效率地在同一衬底上形成高压MOS晶体管和低压MOS晶体管的技术和方法。
为了实现上述目的，本发明的第一种方法对于在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置的制造方法而言，其特征在于包括以下步骤：
在衬底上形成的栅极氧化膜的中间部位形成栅极后，在包含栅极的衬底整体表面上形成氧化硅膜，通过全面蚀刻已形成的氧化硅膜，在栅极的侧面形成由氧化硅膜完成的侧壁；以及
对应于准备形成的晶体管的沟道，通过注入杂质离子，形成漏区及源区，
在形成漏区及源区的步骤中，预先在高压MOS晶体管的所述栅极氧化膜的周边的下部区域，不要使杂质离子进入，至少在栅极氧化膜的周边部分形成抗蚀膜。
在本发明的第一种方法中，高压MOS晶体管与低压晶体管可以高效率地在同一衬底上形成。特别是在高压MOS晶体管的栅极氧化膜周边部分的下层区域，由于可以不注入为形成漏区及源区所需的杂质离子，从而可以控制漏极耐压的降低，使高压MOS晶体管的耐压特性不受损害。
根据本发明的第一种方法还包括以下步骤：
通过对已形成的栅极以及漏区和源区形成金属膜而后进行热处理，对于分别构成栅极、漏区以及源区的半导体，使之与所述的构成金属膜的金属相融合的硅化处理；
在硅化步骤中，理想的情况是预先不要使栅极氧化膜周边的下部区域的半导体产生硅化，至少在栅极氧化膜的周边部分形成保护膜。
对于上述方法，由于能够使高压MOS晶体管的栅极氧化膜周边的下层区域的半导体不硅化，由栅极氧化膜周边的下层区域的半导体硅化可以控制漏极耐压的降低。
根据本发明的第二种方法对于在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置的制造方法而言，其特征在于包括以下步骤：
在衬底上形成的栅极氧化膜的中间部位形成栅极后，在包含栅极的衬底整体表面上形成氧化硅膜，通过全面蚀刻已形成的氧化硅膜，在栅极的侧面形成由氧化硅膜完成的侧壁；
对应于准备形成的MOS晶体管的沟道，通过注入杂质离子，形成漏区及源区；
在已形成的栅极以及漏区和源区形成金属膜，而后对其进行热处理，对于分别构成栅极、漏区以及源区的半导体，使之与构成金属膜的金属相融合的硅化处理；
在硅化步骤中，预先不要使高压MOS晶体管的栅极氧化膜周边的下部区域的半导体产生硅化，至少在栅极氧化膜的周边部分形成保护膜。
根据本发明的第二种方法，高压MOS晶体管与低压晶体管也可以高效率地在同一衬底上形成。特别是，由于能够使高压MOS晶体管的栅极氧化膜周边的下层区域的半导体不产生硅化，从而控制了由于栅极氧化膜周边的下层区域的半导体硅化而引起的漏极耐压的降低，并使高压MOS晶体管的耐压特性不受损害。
另外，根据本发明的第一种半导体装置：对于在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置而言，其特征在于，
高压MOS晶体管包括：
在衬底上形成的栅极氧化膜；
在栅极氧化膜中间部位形成的栅极；以及
在栅极氧化膜周边部分上覆盖的保护膜。
另外，该保护膜具有的特征为从栅极氧化膜的周边部分到栅极表面的周边端部都由保护膜覆盖。
根据本发明的第二种半导体装置对于在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置而言，其特征在于：
除栅极的周边端部外，该高压MOS晶体管的栅极的表面均被硅化。
附图简要说明
图1是在场表面形成局部氧化硅膜步骤的剖面示意图。
图2是在高压晶体管区域HV内形成n型势阱步骤的剖面示意图。
图3是在高压晶体管区域HV内形成n型势阱步骤的剖面示意图。
图4是在高压晶体管区域HV内形成p型势阱步骤的剖面示意图。
图5是在高压晶体管区域HV内形成p型势阱步骤的剖面示意图。
图6是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图。
图7是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图。
图8是形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图。
图9是在高压nMOS沟道区域内注入n型杂质离子步骤的剖面示意图。
图10是在高压pMOS沟道区域内注入p型杂质离子步骤的剖面示意图。
图11是形成高压晶体管的栅极氧化膜步骤的剖面示意图。
图12是形成高压晶体管的栅极氧化膜步骤的剖面示意图。
图13是在低压pMOS区域LVp内形成n型势阱步骤的剖面示意图。
图14是在低压nMOS区域LVn内形成p型势阱步骤的剖面示意图。
图15是形成低压晶体管的栅极氧化膜步骤的剖面示意图。
图16是形成低压晶体管的栅极氧化膜步骤的剖面示意图。
图17是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图。
图18是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图。
图19是形成高压晶体管及低压晶体管的栅极步骤的剖面示意图。
图20是形成低压nMOS源极及漏极的补偿区步骤的剖面示意图。
图21是形成低压pMOS源极及漏极的补偿区步骤的剖面示意图。
图22是形成侧壁步骤的剖面示意图。
图23是形成侧壁步骤的剖面示意图。
图24是形成高压晶体管以及低压晶体管的源区及漏区步骤的剖面示意图。
图25是形成高压晶体管以及低压晶体管的源区及漏区步骤的剖面示意图。
图26是形成高压晶体管以及低压晶体管的源区及漏区步骤的剖面示意图。
图27是硅化步骤的剖面示意图。
图28是硅化步骤的剖面示意图。
图29是根据普通的制造工艺实例形成的高压nMOS构造特征的剖面示意图。
图30是根据普通的制造工艺实例形成的高压nMOS构造特征的剖面示意图。
图31是形成高压nMOS以及低压nMOS的源区及漏区步骤的剖面示意图。
图32是形成高压pMOS以及低压pMOS的源区及漏区步骤的剖面示意图。
图33是形成对高压nMOS的栅极氧化膜112Gn和侧壁119SW、以及对高压pMOS的栅极氧化膜112Gp和侧壁119SW实行保护的保护氧化膜的步骤的剖面示意图。
图34是形成对高压nMOS的栅极氧化膜112Gn和侧壁119SW、以及对高压pMOS的栅极氧化膜112Gp和侧壁119SW实行保护的保护氧化膜的步骤的剖面示意图。
图35是根据本发明所述制造工艺实例形成的高压晶体管的构造特征的剖面示意图。
具体实施方式
一、普通的制造工艺实例
首先，为了说明本发明的半导体装置的制造工艺，先对构成其前提的普通制造工艺进行说明。图1至图28表示构成本发明的半导体制造装置前提的普通制造工艺的剖面示意图。该制造工艺是一个高压与低压的互补型金属氧化物半导体(CMOS)晶体管处于同一衬底工艺的实例。各图的区域HV表示高压晶体管区域，区域LV表示低压晶体管区域。区域HVp表示高压的P沟道MOS晶体管(以下简称为“pMOS”)区域，区域HVn表示高压的N沟道MOS晶体管(以下简称为“nMOS”)区域。另外，区域LVp表示低压pMOS区域，区域LVn表示低压nMOS区域。
首先，在半导体衬底上，通过将元件形成区域与其它区域(称为“场部”或是“绝缘部”)分离，形成限定的元件形成区域。图1表示在场表面形成局部氧化硅膜步骤的剖面示意图。如图1所示，p型的硅(Si)衬底(Psub)100的场的表面上形成局部氧化硅膜(LOCOS(Local Oxidation of Silicon)膜)102。以下将p型硅衬底简称为“衬底”。LOCOS膜102的形成通过一般的照相平板印刷术完成。LOCOS膜102形成后，在衬底100的全部表面形成第一二氧化膜(SiO2)110。以第一氧化膜110为例，通过热氧化形成衬底100的表面。
然后，在高压晶体管区域HV，形成产生高压pMOS的n型势阱(以下简称为“n型势阱”)。图2及图3表示在高压晶体管区域HV内形成n型势阱步骤的剖面示意图。
如图2所示，除了高压晶体管区域HV外，在其它的区域上形成第一保护膜R1。保护膜的形成通过一般的照相平板印刷术完成。然后，在第一保护膜R1的开口区域，即高压晶体管区域HV的衬底100内，通过注入n型杂质离子来充填。图中的记号X表示被注入的杂质，在以后的图中表示同样的意思。该实施例中，具有2.6MeV能量的磷离子(P+)被注入。然后，如图3所示，除去第一保护膜R1，通过高温和长时间的热处理，被注入的n型杂质(磷)在衬底100中扩散，形成n型势阱120。本实施例中在1200℃状态下进行12小时的热处理。
然后，在高压晶体管区域HV中，形成产生高压nMOS的p型势阱(以下简称为“p型势阱”)。图4及图5表示在高压晶体管区域HV内形成p型势阱步骤的剖面示意图。
如图4所示，除了高压nMOS区域HVn外，在其它的区域上形成第二保护膜R2。因此，在第二保护膜R2的开口区域，即高压nMOS区域HVn的n型势阱120内，通过注入p型杂质离子来充填。本实施例中注入的是具有400keV能量的硼离子(B+)。随后，如图5所示，除去第二保护膜R2，经过高温和长时间的热处理，被注入的p型杂质(硼)在n型势阱120中扩散，形成p型势阱130。本实施例中在1200℃状态下进行12小时的热处理。
然后，为了得到高压晶体管的源区及漏区，形成源极补偿区及漏极补偿区(以下均简称为“补偿区”)。图6至图8表示形成高压晶体管的漏极及源极的补偿区步骤的剖面示意图。
首先，如图6所示，除了高压nMOS的漏极及源极的补偿区部分外，在其它的区域上形成第三保护膜R3。然后，在第三保护膜R3的开口区域，即与高压nMOS的补偿区相对应的p型势阱130内，注入n型杂质离子。离子注入后，除去第三保护膜R3。在本实施例中注入的是具有300keV能量的磷离子(P+)。
然后，如图7所示，除去高压pMOS的漏极及源极的补偿区部分，在其它的区域上形成第四保护膜R4。然后，在第四保护膜R4的开口区域，即与高压pMOS的补偿区相对应的n型势阱120内，注入p型杂质离子。离子注入后，清除第四保护膜R4。本实施例中注入的是具有150keV能量的硼离子(B+)。
另外，对于图6所示的离子注入步骤与图7所示的离子注入步骤，二者也可反向顺序进行。
然后，如图8所示，通过高温、长时间的热处理，被注入的p型杂质(硼)在n型势阱120中扩散，形成高压pMOS的漏极补偿区122及源极补偿区124。另外，注入其中的n型杂质(磷)在p型势阱130中扩散，形成高压nMOS的漏极补偿区132及源极补偿区134。
为了控制高压晶体管的临界电压，在沟道区域注入杂质离子。图9表示在高压nMOS沟道区域内注入n型杂质离子步骤的剖面示意图。图10表示在高压pMOS沟道区域内注入p型杂质离子步骤的剖面示意图。
首先，如图9所示，除去高压nMOS区域HVn，在其它区域上形成第五保护膜R5。因此，为了控制高压nMOS的临界电压，在第五保护膜R5的开口区域即沟道区域，注入n型杂质离子。本例中注入的是具有80keV能量的磷离子(P+)。离子注入后，清除第五保护膜R5。
然后，如图10所示，除去高压pMOS区域HVp，在其它区域上形成第六保护膜R6。因此，为了控制高压pMOS的临界电压，在第六保护膜R6的开口区域即沟道区域，注入p型杂质离子。本实施例中注入的是具有40keV能量的硼离子(B+)。离子注入后，清除第六保护膜R6。
另外，对于图9所示的离子注入步骤与图10所示的离子注入步骤，二者也可反向顺序进行。
然后，形成高压晶体管的栅极氧化膜。图11及图12表示形成高压晶体管的栅极氧化膜步骤的剖面示意图。
如图11所示，为了形成高压晶体管的栅极氧化膜，在第一氧化膜110上，进一步淀积形成第二氧化膜112。接着，作为栅极氧化膜，为了保护必要的区域，形成第七保护膜，用蚀刻清除第七保护膜开口区域的已不需要的第一、第二氧化膜110、112。由此，如图12所示，形成高压nMOS所需的栅极氧化膜112Gn及高压pMOS所需的栅极氧化膜112Gp。此外，图中的点划线表示高压nMOS及pMOS的沟道区域，以下的图表示同样的意思。
这里，已完成的栅极氧化膜112Gp、112Gn是由第一氧化膜110与在第一氧化膜110上淀积形成的第二氧化膜112共同形成的。但是最终的栅极氧化膜构造还包含下边所述步骤中进一步淀积形成的氧化膜。为使栅极氧化膜112Gp、112Gn的厚度达到约700，本实施例中的第二氧化膜112在第一氧化膜110上淀积形成。
然后，在低压晶体管区域LV的低压pMOS区域LVp，形成低压pMOS所需的n型势阱。图13表示在低压pMOS区域LVp内形成n型势阱步骤的剖面示意图。
如图13所示，在衬底100整体表面上，淀积形成了作为牺牲氧化膜的第三氧化膜114。因此，除去低压pMOS区域LVp，在其它区域形成第八保护膜R8。然后，在第八保护膜的开口区域，即低压pMOS区域LVp的衬底100内，通过注入n型杂质离子形成n型势阱140。本实施例中注入具有1.2MeV、380keV、180keV及30keV的4种能量的磷离子(P+)，形成n型势阱140。离子注入后，除去第八保护膜R8。
然后，在低压晶体管区域LV的低压nMOS区域LVn，形成低压nMOS所需的p型势阱。图14表示在低压nMOS区域LVn内形成p型势阱步骤的剖面示意图。
如图14所示，除去低压nMOS区域LVn，在其它区域形成第九保护膜R9。在第九保护膜R9的开口区域，即低压nMOS区域LVn的衬底100内，通过注入p型杂质离子形成p型势阱150。本例中注入具有700keV、130keV及60keV的3种能量的硼离子(BF2 +)，形成p型势阱150。离子注入后，清除第九保护膜R9。
另外，对于图13所示n型势阱140的形成步骤与图14所示的p型势阱150的形成步骤，二者也可反向顺序进行。
但是，图13及图14的步骤完成后的高压nMOS的栅极氧化膜112Gn及高压pMOS的栅极氧化膜112Gp，是由第一至第三的氧化膜110、112、114构成。本实施例的第三氧化膜114由大约100的厚度淀积而成，高压nMOS的栅极氧化膜112Gn以及高压pMOS的栅极氧化膜112Gp由厚度约760-770的淀积而形成。
然后，形成低压晶体管的栅极氧化膜。图15及图16表示形成低压晶体管的栅极氧化膜步骤的剖面示意图。
首先，如图15所示，形成第十保护膜R10，通过蚀刻除掉不需要的第三氧化膜114。此后当清除第十保护膜R10后，如图16所示，在衬底100的全部表面淀积形成第四氧化膜116。在低压nMOS区域LVn及低压pMOS区域LVp的元件区域(被LOCOS102挟在其中的区域)上形成的第四氧化膜116，成为在各自区域上形成的晶体管的栅极氧化膜116Gn及116Gp。
这里，高压nMOS的栅极氧化膜112Gn及高压pMOS的栅极氧化膜112Gp，是由第一至第四的氧化膜110、112、114及116构成。本例的第四氧化膜116由大约70的厚度淀积而成，高压nMOS的栅极氧化膜112Gn以及高压pMOS的栅极氧化膜112Gp由厚度约800的淀积而形成。
然后，形成高压晶体管以及低压晶体管的栅极。图17至图19表示形成高压晶体管及低压晶体管的栅极步骤的剖面示意图。
首先，如图17所示，在衬底100整体表面上，淀积形成了作为栅极的多晶硅膜160。然后，除去高压nMOS及低压nMOS的栅极区域，在其它区域形成第十一保护膜R11。在第十一保护膜R11的开口区域，即形成高压nMOS及低压nMOS栅极的多晶硅膜160区域内，注入n型杂质离子。本例中注入具有30keV能量的磷离子(P+)。另外，如图18所示，清除第十一保护膜R11后，通过热处理使注入的n型杂质(磷)扩散。
然后，如图19所示，在与各个晶体管的栅极相对应的区域内形成第十二保护膜R12。然后，通过蚀刻清除不受第十二保护膜R12保护的不需要的多晶硅膜160。由此形成高压pMOS栅极160Hp、高压nMOS栅极160Hn、低压pMOS栅极160Lp以及低压nMOS栅极160Ln。
这里，作为电极材料，由于多晶硅的阻抗值与其它一般的金属材料相比比较高，利用多晶硅构成栅极时，通过在各自不同的沟道注入相对应的杂质使其产生低阻抗。对于后述图24中所示的步骤，当在nMOS的漏极及源区中注入n型杂质离子时，与其对应的栅极中也要注入n型杂质离子，但此时的离子注入量对于nMOS的栅极的离子注入来说数量不足，低阻抗效果不充分。为此，对于上述图17和图18中表示的处理方法，与nMOS的栅极相对应的多晶硅区域160L作为预备产生低阻抗。
对图17的第十一保护膜R11，虽然与栅极不相对应的区域也有开口区域，但这是如后述图24所示，为了向漏极与源区注入离子步骤时使用保护罩。即使这样，如图19所示，由于用蚀刻清除与栅极不相对应的区域的多晶硅，因此也不会产生问题。另外，与由专用罩形成的第十一保护膜R11的栅极不相对应的区域，也可以不开口。
然后，在p型势阱150的衬底表面侧面形成低压nMOS的源极及漏极的补偿区。图20表示形成低压nMOS源极及漏极的补偿区步骤的剖面示意图。
如图20所示，在衬底100的全部表面，通过热氧化形成第5氧化膜118。然后，除去低压nMOS区域LVn，在其它区域形成第十三保护膜R13，在p型势阱150的较浅区域内注入n型杂质离子。本例中作为n型杂质，具有30keV能量的磷离子(P+)被注入。由此，形成了为得到漏区及源区的漏极补偿区152以及源极补偿区154。
下一步，在p型势阱150的较深区域注入p型杂质离子。本例中注入的p型杂质为具有55keV能量的硼离子(B+)。与较浅区域相比较，p型势阱150的较深区域的n型杂质浓度低。利用这样的p型势阱150的构造，可以使形成低压nMOS的各电极间的耐压能力变得比较高。
然后，在n型势阱140的衬底表面侧面形成低压pMOS的源极及漏极的补偿区。图21表示形成低压pMOS的源极及漏极补偿区步骤的剖面示意图。
如图21所示，除去低压pMOS区域LVp，在其它区域形成第十四保护膜R14，在n型势阱140的较浅区域内注入p型杂质离子。本例中注入的p型杂质为具有20keV能量的含氟硼离子(BF2 +)。由此，形成了用于漏区及源区的漏极补偿区142以及源极补偿区144。
下一步，在n型势阱140的较深区域注入n型杂质离子。本例中注入的n型杂质为具有100keV能量的磷离子(P+)。与较浅区域相比较，n型势阱140的较深区域的p型杂质浓度低。利用这样的n型势阱150的构造，可以使形成低压pMOS的各电极间的耐压能力变得比较高。
另外，对于图20表示的低压nMOS补偿区的形成步骤与图21表示的低压pMOS补偿区的形成步骤来说，二者也可反向顺序进行。
在低压nMOS的栅极160Ln以及低压pMOS的栅极160Lp的侧面，形成在源区及漏区产生时成为保护罩的侧壁。图22及图23表示形成侧壁的步骤剖面示意图。
如图22所示，在衬底100的全部表面，形成第六氧化膜119。随后，如图23所示，通过蚀刻手段将覆盖在各晶体管的栅极160Hp、160Hn、160Lp、160Ln上面的第六氧化膜118及第六氧化膜119完全清除。由此在低压pMOS及nMOS的栅极160Lp、160Ln的侧面形成由第六氧化膜118及第六氧化膜119所产生的侧壁119SW。由此步骤，在高压nMOS的栅极160Hn及高压pMOS的栅极160Hp的侧面，也同样形成侧壁119SW。
接下来形成高压晶体管及低压晶体管的源区及漏区。图24至图26表示形成高压晶体管以及低压晶体管的源区及漏区的步骤的剖面示意图。
首先，如图24所示，除去高压nMOS区域HVn及低压nMOS区域LVn的元件形成区域，在其它区域上形成第十五保护膜R15。然后作为保护罩，在第十五保护膜R15、栅极160Hn与160Ln、侧壁119SW上注入n型杂质离子。本实施例中，注入其中的是具有50keV能量的砷离子(As+)。
其次，如图25所示，除去高压pMOS区域HVp及低压pMOS区域LVp的元件形成区域，在其它区域上形成第十六保护膜R16。作为保护罩，在第十六保护膜R16、栅极160Hp与160Lp、侧壁119SW上注入p型杂质离子。本实施例中，注入其中的是具有10keV能量的硼离子(B+)。
另外，对于图24所示的离子注入步骤与图25所示的离子注入步骤，二者也可反向顺序进行。
然后经过高温、长时间的热处理，被注入的杂质扩散，如图26所示，形成高压pMOS的漏区126及源区128、高压nMOS漏区136及源区138、低压pMOS的漏区146及源区148、低压nMOS漏区156及源区158。
另外如图24及图25所示，由于在nMOS栅极160Hn、160Ln中注入了n型杂质，在pMOS栅极160Hp、160Lp中注入了p型杂质，因此各栅极160Hn、160Ln、160Hp、160Lp成为低阻抗。
如图24及图25所示，在高压晶体管区域HV，即便是nMOS或者pMOS区域以外的被LOCOS膜102夹在其中的区域，也注入杂质。这是对由于被LOCOS膜102夹在其中的区域产生寄生性沟道，从而防止元件间不完全分离。
随后，对各晶体管的漏极、栅极及源区的表面进行硅化处理。图27及图28表示硅化步骤的剖面示意图。
如图27所示，在衬底100的整体表面上，通过喷镀形成钛(Ti)膜180。然后经高温、长时间的热处理，对各晶体管上的栅极160Hp、160Hn、160Lp及160Ln，漏极126、136、146及148，源极128、138、148及158的钛膜180的接触区域160SHp、160SHn、160SLp、160SLn、126S、136S、146S、148S、128S、138S、148S、158S进行硅化处理。另外，如图28所示，未做硅化处理的钛膜180被自动消除。
完成以上所示图1至图28的步骤后，通过实施图中未示出的布线步骤，在同一衬底100上，可以高效率地制造出高压晶体管及低压晶体管混合存在的半导体装置。
二、由普通制造工艺形成的高压晶体管的构造特征：
图29及图30表示根据普通的制造工艺实例形成的高压nMOS的构造特征的剖面示意图。对于高压nMOS的栅极氧化膜112Gn，由于图22及图23中所示步骤中的侧壁119SW形成时蚀刻过度，如图29(A)所示，没有形成侧壁的119SW的周围(圆圈内部分)的厚度相比中央部分要薄。因此，图24及图25所示步骤中向补偿区132、134注入杂质离子时，如图29(A)所示，在栅极氧化膜112Gn周围(圆圈内部分)下层的补偿区也注入杂质。注入其中的杂质如图26所示步骤进行热处理而扩散，因此如图29(B)所示，在栅极氧化膜112Gn的周边(圆圈内部分)下层区域也形成漏极区域136α及源极区域128α。由此，漏极区域与源极区域的间隔变得狭小，从而会发生各电极间的耐压能力变小的情况。
当进行图27所示的硅化处理时，如图30所示，也会发生使栅极氧化膜112Gn周边(圆圈内部分)下层区域136α、138α表面区域136Sα、138Sα产生被硅化的情况。即便如此，由于漏极区域与源极区域之间的间隔变得狭小，容易引起各电极间耐压能力的降低。另外，由于在下层区域136α、138α中没有注入杂质，即使在漏极区域及电极区域没有形成的情况下，栅极氧化膜112Gn的周边(圆圈内部分)相比中间部分要薄，因此硅化的情况也会发生。
由于高压pMOS与高压nMOS情况相同，故说明予以省略。
以上说明表明的特征为：由普通制造工艺形成的高压晶体管，对于低压晶体管的栅极的侧壁制造步骤，由于栅极氧化膜会被过度蚀刻，从而造成各电极间耐压能力降低。
三、根据本发明的制造工艺实施例：
通过与普通的制造工艺相比较对根据本发明的半导体装置制造工艺实施例进行了说明。根据本发明的制造工艺实例具有的特征为：将图24及图25所示步骤变更为图31及图32所示步骤，在图27步骤前，追加图33及图34所示步骤。其它工艺与普通制造工艺相同。
图31表示形成高压nMOS以及低压nMOS的源极区域及漏极区域步骤的剖面示意图。将图31所示步骤与图24所示步骤相比较就可发现，第十五保护膜R15变为保护膜R15A。在此保护膜R15A上，高压nMOS区域HVn的栅极氧化膜112Gn及侧壁119SW至少被部分覆盖，进一步形成保护膜R15n。因此，此保护膜R15n成为保护罩，对栅极氧化膜112Gn较薄部分的补偿区136α、138α(参照图29)来说，可以防止n型杂质(图24中为砷)被注入。
图32表示形成高压pMOS以及低压pMOS的源极区域及漏极区域步骤的剖面示意图。将图32所示步骤与图25所示步骤相比较也可发现，第十六保护膜R16变为保护膜R16A。在此保护膜R16A上，高压nMOS区域HVp的栅极氧化膜112Gp及侧壁119SW至少被部分覆盖，进一步形成保护膜R16p。因此，此保护膜R16p成为保护罩，对栅极氧化膜112Gp较薄部分的补偿区126α、128α(参照图29)来说，可以防止p型杂质(图25中为硼)被注入。
随后，进一步形成的保护膜R15n、R16p，考虑其尺寸精度分别在电极160Hn、160Hp的周边端部也形成覆盖。
图33及图34表示形成对高压nMOS的栅极氧化膜112Gn和侧壁119SW、以及对高压pMOS的栅极氧化膜112Gp和侧壁119SW实行保护的保护氧化膜步骤的剖面示意图。
如图33所示，在衬底100的全部表面，淀积形成第七氧化膜190。本实施例中第七氧化膜190的厚度大约为700。随后，形成第十七保护膜R17覆盖高压nMOS栅极氧化膜112Gn及侧壁119SW，以及覆盖高压pMOS栅极氧化膜112Gp及侧壁119SW。接着，除去被第十七保护膜R17覆盖的部分，通过蚀刻方法清除第七氧化膜190，如图34所示，形成保护高压nMOS栅极氧化膜112Gn及侧壁119SW，以及保护高压pMOS栅极氧化膜112Gp及侧壁119SW的保护氧化膜190P。
随后，考虑其尺寸精度，新追加的第十七保护膜R17也分别在电极160Hn、160Hp的周边端部形成覆盖。这样，由蚀刻形成的保护氧化膜190P也在栅极160Hp、160Hn的周边端部上形成覆盖。
通过图27及图28所示步骤，各晶体管的漏极、栅极、源极区域的表面被硅化。
本实施例中，如图33所示，栅极氧化膜112Gp、112Gn的较薄部位由大约700的相当厚的第七氧化膜190覆盖而受到保护。因此，即使进行了图27及图28所示的硅化处理，但正如图31所示，栅极氧化膜112Gp、112Gn较薄部分的补偿区126α、128α、136α、138α的表面区域126Sα、128Sα、136Sα以及138Sα没有被硅化。
以上的说明表示，即便对于本实施例，与普通制造工艺的实施例相同，在同一衬底100上，可以高效率地使高压晶体管及低压晶体管混合存在。特别是本实施例中，具有可以防止在普通制造工艺中可能发生的耐压能力降低的优点。
图35表示根据本制造工艺实例形成的高压晶体管的构造特征的剖面示意图。如图35所示，对高压pMOS栅极氧化膜112Gn及侧壁119SW的覆盖形成了保护氧化膜190P。另外，如上所述，考虑其尺寸精度，该保护氧化膜190P也在栅极160Hp的周边端部形成覆盖。因此，对于高压pMOS的栅极160Hp，受到硅化的区域160SHp只是保护氧化膜190p未覆盖的开口部分。即在高压pMOS的栅极160Hp表面的周边端部，存在未被硅化的区域。
同样，对高压nMOS栅极氧化膜112Gp及侧壁119SW的覆盖也形成了保护氧化膜190P。另外，此保护氧化膜190P也在高压nMOS栅极160Hn的周边端部形成覆盖。因此，对于高压nMOS的栅极160Hn，受到硅化的区域160SHn也只是保护氧化膜190P未覆盖的开口部分。即在高压nMOS的栅极160Hn表面的周边端部，也存在未被硅化的区域。
另外，本发明不只限于上述的实施例或是实施状态，对于不脱离其要点范围的各种情况都能够应用此发明。
例如，上述实例说明的是为防止栅极氧化膜较薄部分的硅化，作为保护膜的氧化膜形成的情况，但并不限定于此，例如使用氮化膜(Si3N4)等也可以。即只要能够形成保护膜即可。
尽管本发明已经参照附图和优选实施例进行了说明，但是，对于本领域的技术人员来说，本发明可以有各种更改和变化。本发明的各种更改，变化，和等同物由所附的权利要求书的内容涵盖。

Claims (6)

1.一种在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置制造方法，其特征在于包括以下步骤：
a.在所述衬底上形成的栅极氧化膜的中间部位形成栅极后，在包括所述栅极的所述衬底全部表面上形成氧化硅膜，通过全面蚀刻已形成的氧化硅膜，在所述栅极的侧面形成由所述氧化硅膜形成的侧壁；以及
b.对应于准备形成的晶体管的沟道，通过注入杂质离子，形成漏区及源区，
在所述步骤b中，预先在所述高压MOS晶体管的所述栅极氧化膜周边的下部区域，不要使所述杂质离子进入，至少在所述的栅极氧化膜周边部分形成抗蚀膜。
2.根据权利要求1所述的方法，还包括以下步骤：
c.在已形成的栅极以及漏区和源区形成金属膜，而后对其进行热处理，对于分别构成所述栅极、所述漏区以及所述源区的半导体，使之与构成金属膜的所述金属相融合的硅化处理，
在所述步骤c中，预先不要使所述的栅极氧化膜周边的下部区域的半导体产生硅化，至少要在所述的栅极氧化膜的周边部分形成保护膜。
3.一种在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置制造方法，其特征在于包括以下步骤：
a.在所述衬底上形成的栅极氧化膜的中间部位形成栅极后，在包括所述栅极的衬底全部表面上形成氧化硅膜，通过全面蚀刻已形成的氧化硅膜，在所述栅极的侧面形成由所述氧化硅膜形成的侧壁；
b.对应于准备形成的MOS晶体管的沟道，通过注入杂质离子，形成漏区及源区；以及
c.通过对已形成的栅极以及漏区和源区形成金属膜之后进行热处理，对于构成所述的栅极、所述的漏区以及所述的源区的各自的半导体，使之与所述的构成金属膜的金属相融合的硅化处理，
在所述步骤c中，预先不要使所述高耐压MOS晶体管的所述栅极氧化膜周边下部区域的半导体产生硅化，至少要在所述栅极氧化膜的周边部分形成保护膜。
4.一种在同一衬底上具有不同耐压漏极的高压MOS晶体管与低压MOS晶体管的半导体装置，其特征在于包括：
所述高压MOS晶体管具有：
在所述衬底上形成的栅极氧化膜；
在所述栅极氧化膜中间部位形成的栅极；以及
在所述栅极氧化膜周边部分上覆盖的保护膜。
5.根据权利要求4所述的半导体装置，其中，所述保护膜的特征在于：
从所述栅极氧化膜的周边部分到所述栅极表面的周边端部都由保护膜覆盖。
6.一种在同一衬底上具有漏极耐压不同的高压MOS晶体管与低压MOS晶体管的半导体装置，其特征在于，
除所述栅极的周边端部外，所述高压MOS晶体管的栅极的表面均被硅化。
CN021286736A 2001-08-10 2002-08-12 半导体装置的制造方法 Expired - Fee Related CN100407406C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001243209 2001-08-10
JP2001243209A JP2003060072A (ja) 2001-08-10 2001-08-10 半導体装置の製造方法及びこれにより製造された半導体装置

Publications (2)

Publication Number Publication Date
CN1402329A true CN1402329A (zh) 2003-03-12
CN100407406C CN100407406C (zh) 2008-07-30

Family

ID=19073343

Family Applications (1)

Application Number Title Priority Date Filing Date
CN021286736A Expired - Fee Related CN100407406C (zh) 2001-08-10 2002-08-12 半导体装置的制造方法

Country Status (3)

Country Link
US (1) US6916714B2 (zh)
JP (1) JP2003060072A (zh)
CN (1) CN100407406C (zh)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100416800C (zh) * 2005-05-24 2008-09-03 台湾积体电路制造股份有限公司 双闸可变临限电压元件及其形成方法
CN102446856A (zh) * 2010-09-30 2012-05-09 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法
CN101996948B (zh) * 2009-08-18 2012-12-12 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN103178013A (zh) * 2011-12-21 2013-06-26 精工电子有限公司 半导体装置的制造方法
CN104347501A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3743513B2 (ja) * 2002-09-26 2006-02-08 セイコーエプソン株式会社 半導体装置の製造方法
US20070290261A1 (en) * 2006-06-15 2007-12-20 System General Corp. Self-driven ldmos transistor
US8125008B2 (en) * 2006-11-17 2012-02-28 System General Corporation Schottky device and process of making the same comprising a geometry gap
JP2009010341A (ja) * 2007-05-29 2009-01-15 Toshiba Corp 半導体装置の製造方法
JP5203905B2 (ja) * 2008-12-02 2013-06-05 株式会社東芝 半導体装置およびその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4735914A (en) * 1979-03-28 1988-04-05 Honeywell Inc. FET for high reverse bias voltage and geometrical design for low on resistance
US4329186A (en) * 1979-12-20 1982-05-11 Ibm Corporation Simultaneously forming fully implanted DMOS together with enhancement and depletion mode MOSFET devices
JP3381110B2 (ja) 1995-01-20 2003-02-24 ソニー株式会社 半導体装置の製造方法
JP3064943B2 (ja) 1997-02-28 2000-07-12 日本電気株式会社 半導体装置の製造方法
JP3050188B2 (ja) 1997-10-24 2000-06-12 日本電気株式会社 半導体装置およびその製造方法
US6436776B2 (en) * 1999-03-16 2002-08-20 Kabushiki Kaisha Toshiba Process for fabricating a aligned LDD transistor
JP2001185723A (ja) 1999-12-24 2001-07-06 Seiko Epson Corp Ｍｏｓ型トランジスタ及びその製造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100416800C (zh) * 2005-05-24 2008-09-03 台湾积体电路制造股份有限公司 双闸可变临限电压元件及其形成方法
CN101996948B (zh) * 2009-08-18 2012-12-12 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN102446856A (zh) * 2010-09-30 2012-05-09 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法
CN102446856B (zh) * 2010-09-30 2014-07-23 富士通半导体股份有限公司 半导体器件及制造半导体器件的方法
CN103178013A (zh) * 2011-12-21 2013-06-26 精工电子有限公司 半导体装置的制造方法
CN103178013B (zh) * 2011-12-21 2016-12-28 精工半导体有限公司 半导体装置的制造方法
CN104347501A (zh) * 2013-08-07 2015-02-11 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN104347501B (zh) * 2013-08-07 2017-07-14 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法

Also Published As

Publication number Publication date
JP2003060072A (ja) 2003-02-28
CN100407406C (zh) 2008-07-30
US6916714B2 (en) 2005-07-12
US20030034531A1 (en) 2003-02-20

Similar Documents

Publication Publication Date Title
CN1212672C (zh) 高衬底触发效应的静电放电保护元件结构及其应用电路
CN100336228C (zh) 半导体器件
CN1109360C (zh) Cmos结构半导体器件的制备方法
CN1297011C (zh) 半导体装置及其制造方法
CN1280918C (zh) 参考电压半导体
CN1384547A (zh) 半导体器件及其制造方法
CN1449585A (zh) 半导体器件及其制造方法
CN1624885A (zh) 制造具有凹入沟道的薄soi cmos的方法及其制造的器件
CN1330409A (zh) Mos型固体摄象装置及其制造方法
CN1773724A (zh) 半导体装置及其制造方法
CN1763973A (zh) 半导体装置及其制造方法
CN1893002A (zh) 半导体器件的制造方法和半导体器件
CN1297256A (zh) 半导体装置及其制造方法
CN1126150C (zh) 制造半导体器件的方法
CN1157794C (zh) 半导体装置及其制造方法
CN1761071A (zh) 半导体器件及其制造方法
CN1402329A (zh) 半导体装置的制造方法及根据此方法制造的半导体装置
CN1825566A (zh) 半导体装置的制造方法
CN1426110A (zh) 半导体器件及其制造方法
CN101076894A (zh) 绝缘膜半导体装置及方法
CN1494165A (zh) 半导体器件及其制造方法
CN1697197A (zh) 半导体器件及其制造方法
CN1237599C (zh) 半导体装置的制造方法及半导体装置
CN1790642A (zh) 半导体装置的制造方法
CN1176494A (zh) 半导体器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20080730

Termination date: 20160812

CF01 Termination of patent right due to non-payment of annual fee