JP2001185723A - Ｍｏｓ型トランジスタ及びその製造方法 - Google Patents
Ｍｏｓ型トランジスタ及びその製造方法Info
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- JP2001185723A JP2001185723A JP36700799A JP36700799A JP2001185723A JP 2001185723 A JP2001185723 A JP 2001185723A JP 36700799 A JP36700799 A JP 36700799A JP 36700799 A JP36700799 A JP 36700799A JP 2001185723 A JP2001185723 A JP 2001185723A
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Abstract
(57)【要約】
【課題】金属膜をシリサイド化する時の熱処理工程にお
いて発生するゲート電極の反りを抑え、高信頼性のＭＯ
Ｓ型トランジスタ及びその製造方法を提供する。 【解決手段】単結晶Ｓｉの基板１１上の素子領域にはソ
ース・ドレイン領域１２が形成され、ソース・ドレイン
領域１２の間のチャネル領域上にゲート酸化膜１３を介
してシリサイドを含むゲート電極１４が形成されてい
る。ゲート電極１４は、ポリシリコンゲート電極１４１
とその上部のシリサイド層１４２を含んで構成される。
ゲート電極１４のサイドウォールとしてポリシリコンゲ
ート電極１４１の上縁部より突出した部分を有する絶縁
部材１６が設けられている。さらに、絶縁部材１６の突
出した部分の内側へのサイドウォールとしてゲート電極
上縁部上に絶縁部材１７が設けられている。
いて発生するゲート電極の反りを抑え、高信頼性のＭＯ
Ｓ型トランジスタ及びその製造方法を提供する。 【解決手段】単結晶Ｓｉの基板１１上の素子領域にはソ
ース・ドレイン領域１２が形成され、ソース・ドレイン
領域１２の間のチャネル領域上にゲート酸化膜１３を介
してシリサイドを含むゲート電極１４が形成されてい
る。ゲート電極１４は、ポリシリコンゲート電極１４１
とその上部のシリサイド層１４２を含んで構成される。
ゲート電極１４のサイドウォールとしてポリシリコンゲ
ート電極１４１の上縁部より突出した部分を有する絶縁
部材１６が設けられている。さらに、絶縁部材１６の突
出した部分の内側へのサイドウォールとしてゲート電極
上縁部上に絶縁部材１７が設けられている。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化された半導
体素子に係り、特にシリサイド・ゲートを伴うＭＯＳ
（Metal Oxide Semiconductor）型トランジスタ及びそ
の製造方法に関する。
体素子に係り、特にシリサイド・ゲートを伴うＭＯＳ
（Metal Oxide Semiconductor）型トランジスタ及びそ
の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の大規模集積化、縮小化
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
が進み、ＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジス
タ）の微細化が要求される。微細化に際し、ＭＯＳＦＥ
Ｔにおけるポリシリコンゲート電極の高抵抗が顕著にな
る。よって、高速動作が維持できなくなる。
【０００３】そこで、ポリシリコンゲート電極を低抵抗
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＴｉ薄膜をスパッタ法にて形成
し、Ｔｉ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＴｉを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
化するために、ポリシリコンゲート電極上部をシリサイ
ド化することが知られている。すなわち、ポリシリコン
ゲート電極上に例えばＴｉ薄膜をスパッタ法にて形成
し、Ｔｉ薄膜に対してシリサイド化のための熱処理を行
う。その後、未反応のＴｉを除去して再度熱処理を行う
ことによって安定な低抵抗シリサイド層を形成する。
【０００４】
【発明が解決しようとする課題】図１０は、上記のよう
な製造工程を経て、ゲート電極上部をシリサイド化した
従来のＭＯＳＦＥＴの構成を示す断面図である。半導体
基板１０１上にゲート酸化膜１０２を介してポリシリコ
ンゲート電極１０３が形成されている。ポリシリコンゲ
ート電極１０３上にはシリサイド層１０４が形成されて
いる。ゲート側部にはシリコン酸化膜、シリコン窒化膜
等のサイドウォール１０５が形成されている。これによ
り、ポリシリコンゲート電極１０５側部のシリサイド化
を抑え、ソース・ドレイン領域１０６との短絡を防止す
る。
な製造工程を経て、ゲート電極上部をシリサイド化した
従来のＭＯＳＦＥＴの構成を示す断面図である。半導体
基板１０１上にゲート酸化膜１０２を介してポリシリコ
ンゲート電極１０３が形成されている。ポリシリコンゲ
ート電極１０３上にはシリサイド層１０４が形成されて
いる。ゲート側部にはシリコン酸化膜、シリコン窒化膜
等のサイドウォール１０５が形成されている。これによ
り、ポリシリコンゲート電極１０５側部のシリサイド化
を抑え、ソース・ドレイン領域１０６との短絡を防止す
る。
【０００５】問題は、ポリシリコンゲート電極１０１上
に、シリサイド化するための金属膜（Ｔｉ薄膜）を堆積
し熱処理した際、熱応力によりポリシリコンゲート電極
１０３が反る現象を起こすことである。この結果、ゲー
ト電極フリンジでのゲート酸化膜１０２の密着性、結晶
性が劣化し、電界集中などの恐れがあり、信頼性が低下
する。これは素子の微細化に伴い悪影響が懸念される。
に、シリサイド化するための金属膜（Ｔｉ薄膜）を堆積
し熱処理した際、熱応力によりポリシリコンゲート電極
１０３が反る現象を起こすことである。この結果、ゲー
ト電極フリンジでのゲート酸化膜１０２の密着性、結晶
性が劣化し、電界集中などの恐れがあり、信頼性が低下
する。これは素子の微細化に伴い悪影響が懸念される。
【０００６】本発明は上記事情を考慮してなされたもの
で、その課題は、金属膜をシリサイド化する時の熱処理
工程において発生するゲート電極の反りを抑え、ゲート
酸化膜の信頼性を向上させるＭＯＳ型トランジスタ及び
その製造方法を提供することにある。
で、その課題は、金属膜をシリサイド化する時の熱処理
工程において発生するゲート電極の反りを抑え、ゲート
酸化膜の信頼性を向上させるＭＯＳ型トランジスタ及び
その製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ゲート電極に
シリサイドを含むＭＯＳ型トランジスタにおいて、ゲー
ト電極のサイドウォールとして設けられこのゲート電極
上縁部より突出した部分を有する第１の絶縁部材と、前
記第１の絶縁部材の突出した部分の内側へのサイドウォ
ールとして前記ゲート電極上縁部上に設けられた第２の
絶縁部材と、前記第２の絶縁部材の形成部分を除く前記
ゲート電極上のシリサイド層とを具備したことを特徴と
する。
シリサイドを含むＭＯＳ型トランジスタにおいて、ゲー
ト電極のサイドウォールとして設けられこのゲート電極
上縁部より突出した部分を有する第１の絶縁部材と、前
記第１の絶縁部材の突出した部分の内側へのサイドウォ
ールとして前記ゲート電極上縁部上に設けられた第２の
絶縁部材と、前記第２の絶縁部材の形成部分を除く前記
ゲート電極上のシリサイド層とを具備したことを特徴と
する。
【０００８】本発明は、ゲート電極にシリサイドを含む
ＭＯＳ型トランジスタの製造方法において、素子分離領
域に囲まれたシリコン半導体基板上にゲート絶縁膜を介
してポリシリコン及びバッファ膜を順次堆積し、上面に
バッファ膜が積層されたゲート電極をパターニングする
工程と、少なくとも前記ゲート電極の領域をマスクにソ
ース／ドレイン拡散層を形成する不純物導入工程と、前
記ゲート電極上を覆う絶縁部材を堆積する工程と、前記
絶縁部材を異方性エッチングして前記バッファ膜及び前
記ゲート電極のサイドウォールを形成する工程と、前記
バッファ膜を選択的に除去することにより、前記サイド
ウォールが突出する部分の内側の前記ゲート電極縁部上
に前記バッファ膜を残す工程と、少なくとも前記ゲート
電極上を覆う導電膜を形成する工程と、前記導電膜に対
してシリサイド化するための熱処理工程とを具備したこ
とを特徴とする。
ＭＯＳ型トランジスタの製造方法において、素子分離領
域に囲まれたシリコン半導体基板上にゲート絶縁膜を介
してポリシリコン及びバッファ膜を順次堆積し、上面に
バッファ膜が積層されたゲート電極をパターニングする
工程と、少なくとも前記ゲート電極の領域をマスクにソ
ース／ドレイン拡散層を形成する不純物導入工程と、前
記ゲート電極上を覆う絶縁部材を堆積する工程と、前記
絶縁部材を異方性エッチングして前記バッファ膜及び前
記ゲート電極のサイドウォールを形成する工程と、前記
バッファ膜を選択的に除去することにより、前記サイド
ウォールが突出する部分の内側の前記ゲート電極縁部上
に前記バッファ膜を残す工程と、少なくとも前記ゲート
電極上を覆う導電膜を形成する工程と、前記導電膜に対
してシリサイド化するための熱処理工程とを具備したこ
とを特徴とする。
【０００９】また、本発明は、ゲート電極にシリサイド
を含むＭＯＳ型トランジスタの製造方法において、素子
分離領域に囲まれたシリコン半導体基板上にゲート絶縁
膜を介してポリシリコン及びバッファ膜を順次堆積し、
上面にバッファ膜が積層されたゲート電極をパターニン
グする工程と、少なくとも前記ゲート電極の領域をマス
クにソース／ドレイン拡散層を形成する不純物導入工程
と、前記ゲート電極上を覆う第１の絶縁部材を堆積する
工程と、前記第１の絶縁部材を異方性エッチングして前
記バッファ膜及び前記ゲート電極のサイドウォールを形
成する工程と、前記バッファ膜を選択的に除去する工程
と、少なくとも前記ゲート電極及び突出した前記サイド
ウォールを覆う第２の絶縁部材を堆積する工程と、少な
くとも前記サイドウォールの突出した部分における内側
の前記ゲート電極縁部上に前記第２の絶縁部材を残すよ
うにエッチバックする工程と、少なくとも前記ポリシリ
コンゲート電極上を覆う導電膜を形成する工程と、前記
導電膜に対してシリサイド化し選択的にシリサイド層を
形成するための熱処理工程とを具備したことを特徴とす
る。
を含むＭＯＳ型トランジスタの製造方法において、素子
分離領域に囲まれたシリコン半導体基板上にゲート絶縁
膜を介してポリシリコン及びバッファ膜を順次堆積し、
上面にバッファ膜が積層されたゲート電極をパターニン
グする工程と、少なくとも前記ゲート電極の領域をマス
クにソース／ドレイン拡散層を形成する不純物導入工程
と、前記ゲート電極上を覆う第１の絶縁部材を堆積する
工程と、前記第１の絶縁部材を異方性エッチングして前
記バッファ膜及び前記ゲート電極のサイドウォールを形
成する工程と、前記バッファ膜を選択的に除去する工程
と、少なくとも前記ゲート電極及び突出した前記サイド
ウォールを覆う第２の絶縁部材を堆積する工程と、少な
くとも前記サイドウォールの突出した部分における内側
の前記ゲート電極縁部上に前記第２の絶縁部材を残すよ
うにエッチバックする工程と、少なくとも前記ポリシリ
コンゲート電極上を覆う導電膜を形成する工程と、前記
導電膜に対してシリサイド化し選択的にシリサイド層を
形成するための熱処理工程とを具備したことを特徴とす
る。
【００１０】本発明によれば、上記ポリシリコンのゲー
ト電極縁部上で上記バッファ膜または第２の絶縁部材の
存在する領域はシリサイド層が形成されない。その分、
熱処理工程におけるシリサイド層形成時、ゲート電極に
かかる応力はその縁部分に影響を及ぼさない。
ト電極縁部上で上記バッファ膜または第２の絶縁部材の
存在する領域はシリサイド層が形成されない。その分、
熱処理工程におけるシリサイド層形成時、ゲート電極に
かかる応力はその縁部分に影響を及ぼさない。
【００１１】
【発明の実施の形態】図１は、本発明の第１の実施形態
に係るＭＯＳＦＥＴの要部構成を示す断面図である。単
結晶Ｓｉの基板１１上の素子領域にはソース・ドレイン
領域１２が形成され、ソース・ドレイン領域１２の間の
チャネル領域上にゲート酸化膜１３を介してシリサイド
を含むゲート電極１４が形成されている。ゲート電極１
４は、ポリシリコンゲート電極１４１とその上部のシリ
サイド層１４２を含んで構成される。
に係るＭＯＳＦＥＴの要部構成を示す断面図である。単
結晶Ｓｉの基板１１上の素子領域にはソース・ドレイン
領域１２が形成され、ソース・ドレイン領域１２の間の
チャネル領域上にゲート酸化膜１３を介してシリサイド
を含むゲート電極１４が形成されている。ゲート電極１
４は、ポリシリコンゲート電極１４１とその上部のシリ
サイド層１４２を含んで構成される。
【００１２】この実施形態では、ゲート電極１４のサイ
ドウォールとしてポリシリコンゲート電極１４１の上縁
部より突出した部分を有する絶縁部材１６が設けられて
いる。さらに、絶縁部材１６の突出した部分の内側への
サイドウォールとしてゲート電極上縁部上に絶縁部材１
７が設けられている。
ドウォールとしてポリシリコンゲート電極１４１の上縁
部より突出した部分を有する絶縁部材１６が設けられて
いる。さらに、絶縁部材１６の突出した部分の内側への
サイドウォールとしてゲート電極上縁部上に絶縁部材１
７が設けられている。
【００１３】上記構成によれば、ポリシリコンゲート電
極１４１上の縁部に設けられる絶縁部材１７によって、
その場所にはシリサイド層が形成されない。その分、シ
リサイド層形成時の熱処理工程を経ても、ポリシリコン
ゲート電極１４１にかかる応力はその縁部分にまで及ば
ず、緩和される。これにより、ポリシリコンゲート電極
１４１の反りが十分に抑えられる。この結果、ゲート酸
化膜１３に関しゲート電極１４のフリンジ付近での密着
性、結晶性の劣化が防止され、信頼性が向上する。
極１４１上の縁部に設けられる絶縁部材１７によって、
その場所にはシリサイド層が形成されない。その分、シ
リサイド層形成時の熱処理工程を経ても、ポリシリコン
ゲート電極１４１にかかる応力はその縁部分にまで及ば
ず、緩和される。これにより、ポリシリコンゲート電極
１４１の反りが十分に抑えられる。この結果、ゲート酸
化膜１３に関しゲート電極１４のフリンジ付近での密着
性、結晶性の劣化が防止され、信頼性が向上する。
【００１４】なお、上記絶縁部材１６は例えば、窒化シ
リコン膜等が適当である。上記絶縁部材１７は例えば二
酸化シリコン膜が適当である。また、シリサイド層１４
２はソース・ドレイン領域１２上にも形成してよい（自
己整合的シリサイド（サリサイド））。シリサイド層１
４２はＴｉシリサイド、Ｃｏシリサイド等が考えられ
る。
リコン膜等が適当である。上記絶縁部材１７は例えば二
酸化シリコン膜が適当である。また、シリサイド層１４
２はソース・ドレイン領域１２上にも形成してよい（自
己整合的シリサイド（サリサイド））。シリサイド層１
４２はＴｉシリサイド、Ｃｏシリサイド等が考えられ
る。
【００１５】図２〜図５は、それぞれ本発明の第２の実
施形態に係るＭＯＳＦＥＴの製造方法の要部を工程順に
示す断面図である。まず、図２に示すように、単結晶Ｓ
ｉの基板（例えばＰ型基板）２１において、ＬＯＣＯＳ
法、埋め込み素子分離法等で素子分離酸化膜２２を形成
する。素子分離酸化膜２２に囲まれた素子領域上にゲー
ト酸化膜２３を形成する。次に、ポリシリコン層（２
４）及びバッファ膜２５を順次ＣＶＤ法により堆積す
る。バッファ膜２５は、例えば二酸化シリコン膜であ
る。バッファ膜２５は、ポリシリコン層（２４）と同一
導電型の不純物をドープした酸化物でもよい。
施形態に係るＭＯＳＦＥＴの製造方法の要部を工程順に
示す断面図である。まず、図２に示すように、単結晶Ｓ
ｉの基板（例えばＰ型基板）２１において、ＬＯＣＯＳ
法、埋め込み素子分離法等で素子分離酸化膜２２を形成
する。素子分離酸化膜２２に囲まれた素子領域上にゲー
ト酸化膜２３を形成する。次に、ポリシリコン層（２
４）及びバッファ膜２５を順次ＣＶＤ法により堆積す
る。バッファ膜２５は、例えば二酸化シリコン膜であ
る。バッファ膜２５は、ポリシリコン層（２４）と同一
導電型の不純物をドープした酸化物でもよい。
【００１６】その後、リソグラフィ技術及び異方性エッ
チング技術を用いてチャネル領域上にバッファ膜２５を
積層したポリシリコンからなるゲート電極２４をパター
ニングする。次に、このゲート電極２４の領域をマスク
に不純物イオン注入し、浅いソース・ドレイン拡散層２
６を形成する。
チング技術を用いてチャネル領域上にバッファ膜２５を
積層したポリシリコンからなるゲート電極２４をパター
ニングする。次に、このゲート電極２４の領域をマスク
に不純物イオン注入し、浅いソース・ドレイン拡散層２
６を形成する。
【００１７】次に、このゲート電極２４上にバッファ膜
２５を含めて覆うような窒化シリコン膜２７を堆積す
る。窒化シリコン膜２７は例えばプラズマＣＶＤ法等の
技術が用いられる。その後、異方性エッチング技術を用
いて、バッファ膜２５及びゲート電極２４のサイドウォ
ールを形成する（２７）。
２５を含めて覆うような窒化シリコン膜２７を堆積す
る。窒化シリコン膜２７は例えばプラズマＣＶＤ法等の
技術が用いられる。その後、異方性エッチング技術を用
いて、バッファ膜２５及びゲート電極２４のサイドウォ
ールを形成する（２７）。
【００１８】次に、図３に示すように、バッファ膜２５
及び窒化シリコン膜２７をマスクとして不純物をイオン
注入し、深いソース・ドレイン拡散層２８を形成する。
次に、レジスト膜２９を塗布する。リソグラフィ技術及
びエッチング技術を用いて、結果的に窒化シリコン膜２
７のサイドウォールが突出する部分の内側のゲート電極
２４縁部上に上記バッファ膜２５が残るようにする。そ
の後、レジスト膜２９は剥離される。
及び窒化シリコン膜２７をマスクとして不純物をイオン
注入し、深いソース・ドレイン拡散層２８を形成する。
次に、レジスト膜２９を塗布する。リソグラフィ技術及
びエッチング技術を用いて、結果的に窒化シリコン膜２
７のサイドウォールが突出する部分の内側のゲート電極
２４縁部上に上記バッファ膜２５が残るようにする。そ
の後、レジスト膜２９は剥離される。
【００１９】次に、図４に示すように、全面にＴｉ薄膜
３０をスパッタ法にて形成する。その後、このＴｉ薄膜
３０に対してシリサイド化のための熱処理を行う。この
熱処理は、例えばランプアニールにおけるＮ2 雰囲気、
７２０℃、３０秒程度の急速な熱処理である。これによ
り、シリコン部材上は反応し、ＴｉＳｉ2 膜を含むシリ
サイド層３０１が形成される。
３０をスパッタ法にて形成する。その後、このＴｉ薄膜
３０に対してシリサイド化のための熱処理を行う。この
熱処理は、例えばランプアニールにおけるＮ2 雰囲気、
７２０℃、３０秒程度の急速な熱処理である。これによ
り、シリコン部材上は反応し、ＴｉＳｉ2 膜を含むシリ
サイド層３０１が形成される。
【００２０】次に、図５に示すように、未反応のＴｉＮ
を除去して再度熱処理を行う。この熱処理も、例えばラ
ンプアニールにおけるＮ2 雰囲気、８００℃、３０秒程
度の急速な熱処理である。これにより、安定な低抵抗シ
リサイド層３０２が形成される。
を除去して再度熱処理を行う。この熱処理も、例えばラ
ンプアニールにおけるＮ2 雰囲気、８００℃、３０秒程
度の急速な熱処理である。これにより、安定な低抵抗シ
リサイド層３０２が形成される。
【００２１】上記実施形態の方法によれば、ポリシリコ
ンのゲート電極２４上の縁部に設けられるバッファ膜
（酸化シリコン膜）２５によって、その場所にはシリサ
イド層が形成されない。従って、シリサイド層形成時の
熱処理工程を経ても、ゲート電極２４にかかる応力はそ
の縁部分にまで及ばず、緩和される。これにより、ゲー
ト電極２４の反りが十分に抑えられる。この結果、ゲー
ト酸化膜２３に関しゲート電極２４のフリンジ付近での
密着性、結晶性の劣化が防止され、信頼性が向上する。
ンのゲート電極２４上の縁部に設けられるバッファ膜
（酸化シリコン膜）２５によって、その場所にはシリサ
イド層が形成されない。従って、シリサイド層形成時の
熱処理工程を経ても、ゲート電極２４にかかる応力はそ
の縁部分にまで及ばず、緩和される。これにより、ゲー
ト電極２４の反りが十分に抑えられる。この結果、ゲー
ト酸化膜２３に関しゲート電極２４のフリンジ付近での
密着性、結晶性の劣化が防止され、信頼性が向上する。
【００２２】図６〜図９は、それぞれ本発明の第３の実
施形態に係るＭＯＳＦＥＴの製造方法の要部を工程順に
示す断面図である。第２の実施形態と同様の箇所は同一
の符号を付して説明する。まず、第２の実施形態におけ
る図２の構成まで同様の工程を経る。
施形態に係るＭＯＳＦＥＴの製造方法の要部を工程順に
示す断面図である。第２の実施形態と同様の箇所は同一
の符号を付して説明する。まず、第２の実施形態におけ
る図２の構成まで同様の工程を経る。
【００２３】次に、図６に示すように、バッファ膜２５
を選択的に全て除去する。なお、ここではバッファ膜２
５を除去する前の工程で、バッファ膜２５及び窒化シリ
コン膜２７をマスクとして不純物イオン注入し、深いソ
ース・ドレイン拡散層２８を形成する。
を選択的に全て除去する。なお、ここではバッファ膜２
５を除去する前の工程で、バッファ膜２５及び窒化シリ
コン膜２７をマスクとして不純物イオン注入し、深いソ
ース・ドレイン拡散層２８を形成する。
【００２４】次に、図７に示すように、ＣＶＤ法によ
り、ゲート電極２４及び突出したサイドウォールとなっ
ている窒化シリコン膜２７上を覆うように、二酸化シリ
コン膜３１を堆積する。
り、ゲート電極２４及び突出したサイドウォールとなっ
ている窒化シリコン膜２７上を覆うように、二酸化シリ
コン膜３１を堆積する。
【００２５】次に、図８に示すように、全面をエッチバ
ックする。このエッチバックは、例えばＣＦ4 、ＣＨＦ
3 等のガスを用いたＲＩＥ（反応性イオンエッチング）
法による。これにより、少なくとも窒化シリコン膜２７
のサイドウォールが突出する部分の内側のゲート電極２
４縁部上に上記二酸化シリコン膜３１が残るようにす
る。このエッチバックにより、窒化シリコン膜２７上に
さらなるサイドウォールの二酸化シリコン膜３１が残存
し、サイドウォールが厚くなる。
ックする。このエッチバックは、例えばＣＦ4 、ＣＨＦ
3 等のガスを用いたＲＩＥ（反応性イオンエッチング）
法による。これにより、少なくとも窒化シリコン膜２７
のサイドウォールが突出する部分の内側のゲート電極２
４縁部上に上記二酸化シリコン膜３１が残るようにす
る。このエッチバックにより、窒化シリコン膜２７上に
さらなるサイドウォールの二酸化シリコン膜３１が残存
し、サイドウォールが厚くなる。
【００２６】上述のバッファ膜２５及び窒化シリコン膜
２７をマスクとした不純物イオン注入による深いソース
・ドレイン拡散層２８代えて、上記二酸化シリコン膜３
１をマスクに深いソース・ドレイン拡散層２８を形成し
てもよい。
２７をマスクとした不純物イオン注入による深いソース
・ドレイン拡散層２８代えて、上記二酸化シリコン膜３
１をマスクに深いソース・ドレイン拡散層２８を形成し
てもよい。
【００２７】次に、図９に示すように、全面にＴｉ薄膜
３０をスパッタ法にて形成する。その後、このＴｉ薄膜
３０に対してシリサイド化のための熱処理を行う。その
後、未反応のＴｉＮを除去して再度熱処理を行う。両者
の熱処理は、例えば上記第２の実施形態と同様のランプ
アニール工程を経る。この結果、安定な低抵抗シリサイ
ド層３０２が形成される。
３０をスパッタ法にて形成する。その後、このＴｉ薄膜
３０に対してシリサイド化のための熱処理を行う。その
後、未反応のＴｉＮを除去して再度熱処理を行う。両者
の熱処理は、例えば上記第２の実施形態と同様のランプ
アニール工程を経る。この結果、安定な低抵抗シリサイ
ド層３０２が形成される。
【００２８】上記実施形態の方法によれば、上述の第２
の実施形態と同様の効果が得られる。すなわち、ポリシ
リコンのゲート電極２４上の縁部に設けられる二酸化シ
リコン膜３１によって、その場所にはシリサイド層が形
成されない。従って、シリサイド層形成時の熱処理工程
を経ても、ゲート電極２４にかかる応力はその縁部分に
まで及ばず、緩和される。これにより、ゲート電極２４
の反りが十分に抑えられる。この結果、ゲート酸化膜２
３に関しゲート電極２４のフリンジ付近での密着性、結
晶性の劣化が防止され、信頼性が向上する。
の実施形態と同様の効果が得られる。すなわち、ポリシ
リコンのゲート電極２４上の縁部に設けられる二酸化シ
リコン膜３１によって、その場所にはシリサイド層が形
成されない。従って、シリサイド層形成時の熱処理工程
を経ても、ゲート電極２４にかかる応力はその縁部分に
まで及ばず、緩和される。これにより、ゲート電極２４
の反りが十分に抑えられる。この結果、ゲート酸化膜２
３に関しゲート電極２４のフリンジ付近での密着性、結
晶性の劣化が防止され、信頼性が向上する。
【００２９】以上各実施形態及びその方法によれば、ケ
ート電極形状の反りが防止でき、ゲート酸化膜の品質を
損なわない高信頼性のシリサイドを含むゲート電極が実
現できる。同時にソース・ドレイン領域にもシリサイド
層を形成するサリサイド構造も有用である。
ート電極形状の反りが防止でき、ゲート酸化膜の品質を
損なわない高信頼性のシリサイドを含むゲート電極が実
現できる。同時にソース・ドレイン領域にもシリサイド
層を形成するサリサイド構造も有用である。
【００３０】特に、第２の実施形態では、二酸化シリコ
ン膜３１を形成することにより、ゲート電極のサイドウ
ォールがより厚くなる。よって、最初に浅いソース・ド
レイン領域２６を形成し、窒化シリコン膜２７のサイド
ウォールができてから深いソース・ドレイン領域２８を
形成する工程によれば、シリサイド化した領域と浅いソ
ース・ドレイン領域２６とは十分な離間距離が保てる。
つまり、シリサイド層３０２が基板に深く広がっても、
浅いソース・ドレイン領域２６の境界と接触するような
危惧はほとんどなくなる。また、Ｔｉシリサイド層につ
いてその熱工程の条件を例示したが、これに限らず、ま
た、他のシリサイド層を用いるときは温度等の条件が異
なるのは当然である。
ン膜３１を形成することにより、ゲート電極のサイドウ
ォールがより厚くなる。よって、最初に浅いソース・ド
レイン領域２６を形成し、窒化シリコン膜２７のサイド
ウォールができてから深いソース・ドレイン領域２８を
形成する工程によれば、シリサイド化した領域と浅いソ
ース・ドレイン領域２６とは十分な離間距離が保てる。
つまり、シリサイド層３０２が基板に深く広がっても、
浅いソース・ドレイン領域２６の境界と接触するような
危惧はほとんどなくなる。また、Ｔｉシリサイド層につ
いてその熱工程の条件を例示したが、これに限らず、ま
た、他のシリサイド層を用いるときは温度等の条件が異
なるのは当然である。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
ポリシリコンのゲート電極上の縁部に設けられるバッフ
ァ膜（または二酸化シリコン膜）によって、シリサイド
層形成時の熱処理工程を経ても、ゲート電極にかかる応
力は、その縁部分にまで及ばずに緩和される。この結
果、ゲート電極の反りが防止でき、ゲート電極フリンジ
付近でのゲート酸化膜の信頼性が向上し、高品質のゲー
ト酸化膜が維持できるＭＯＳ型トランジスタ及びその製
造方法を提供することができる。
ポリシリコンのゲート電極上の縁部に設けられるバッフ
ァ膜（または二酸化シリコン膜）によって、シリサイド
層形成時の熱処理工程を経ても、ゲート電極にかかる応
力は、その縁部分にまで及ばずに緩和される。この結
果、ゲート電極の反りが防止でき、ゲート電極フリンジ
付近でのゲート酸化膜の信頼性が向上し、高品質のゲー
ト酸化膜が維持できるＭＯＳ型トランジスタ及びその製
造方法を提供することができる。
【図１】本発明の第１の実施形態に係るＭＯＳＦＥＴの
要部構成を示す断面図である。
要部構成を示す断面図である。
【図２】本発明の第２の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す第１の断面図である。
製造方法の要部を工程順に示す第１の断面図である。
【図３】本発明の第２の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す図２に続く第２の断面図
である。
製造方法の要部を工程順に示す図２に続く第２の断面図
である。
【図４】本発明の第２の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す図３に続く第３の断面図
である。
製造方法の要部を工程順に示す図３に続く第３の断面図
である。
【図５】本発明の第２の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す図４に続く第４の断面図
である。
製造方法の要部を工程順に示す図４に続く第４の断面図
である。
【図６】本発明の第３の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す上記図２に続く第１の断
面図である。
製造方法の要部を工程順に示す上記図２に続く第１の断
面図である。
【図７】本発明の第３の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す図６に続く第２の断面図
である。
製造方法の要部を工程順に示す図６に続く第２の断面図
である。
【図８】本発明の第３の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す図７に続く第３の断面図
である。
製造方法の要部を工程順に示す図７に続く第３の断面図
である。
【図９】本発明の第３の実施形態に係るＭＯＳＦＥＴの
製造方法の要部を工程順に示す図８に続く第４の断面図
である。
製造方法の要部を工程順に示す図８に続く第４の断面図
である。
【図１０】ポリシリコンゲート電極上部をシリサイド化
した従来のＭＯＳＦＥＴの構成を示す断面図である。
した従来のＭＯＳＦＥＴの構成を示す断面図である。
１１，２１…Ｓｉ基板 １２…ソース・ドレイン領域 １３，２３…ゲート酸化膜 １４…ゲート電極 １４１…ポリシリコンゲート電極 １４２…シリサイド層 １６，１７…絶縁部材 ２４…ゲート電極（ポリシリコン層） ２５…バッファ膜 ２６…浅いソース・ドレイン拡散層 ２７…窒化シリコン膜（サイドウォール） ２８…深いソース・ドレイン拡散層 ２９…レジスト膜 ３０…Ｔｉ薄膜 ３０１，３０２…シリサイド層 ３１…二酸化シリコン膜
フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB25 CC01 CC05 DD08 DD79 DD80 DD84 EE05 EE09 FF01 FF14 GG09 HH16 5F040 DA14 DC01 EC01 EC05 EC07 EC13 EC19 EF02 EH02 EK01 EK05 FA05 FA07 FA10 FB02 FC19 FC21 FC28
Claims (7)
- 【請求項１】 ゲート電極にシリサイドを含むＭＯＳ型
トランジスタにおいて、 ゲート電極のサイドウォールとして設けられこのゲート
電極上縁部より突出した部分を有する第１の絶縁部材
と、 前記第１の絶縁部材の突出した部分の内側へのサイドウ
ォールとして前記ゲート電極上縁部上に設けられた第２
の絶縁部材と、 前記第２の絶縁部材の形成部分を除く前記ゲート電極上
のシリサイド層と、を具備したことを特徴とするＭＯＳ
型トランジスタ。 - 【請求項２】 前記ゲート電極の両側において前記第１
の絶縁部材に隣接したソース・ドレイン領域上のシリサ
イド層をさらに具備したことを特徴とする請求項１記載
のＭＯＳ型トランジスタ。 - 【請求項３】 ゲート電極にシリサイドを含むＭＯＳ型
トランジスタの製造方法において、 素子分離領域に囲まれたシリコン半導体基板上にゲート
絶縁膜を介してポリシリコン及びバッファ膜を順次堆積
し、上面にバッファ膜が積層されたゲート電極をパター
ニングする工程と、 少なくとも前記ゲート電極の領域をマスクにソース／ド
レイン拡散層を形成する不純物導入工程と、 前記ゲート電極上を覆う絶縁部材を堆積する工程と、 前記絶縁部材を異方性エッチングして前記バッファ膜及
び前記ゲート電極のサイドウォールを形成する工程と、 前記バッファ膜を選択的に除去することにより、前記サ
イドウォールが突出する部分の内側の前記ゲート電極縁
部上に前記バッファ膜を残す工程と、 少なくとも前記ゲート電極上を覆う導電膜を形成する工
程と、 前記導電膜に対してシリサイド化するための熱処理工程
と、を具備したことを特徴とするＭＯＳ型トランジスタ
の製造方法。 - 【請求項４】 ゲート電極にシリサイドを含むＭＯＳ型
トランジスタの製造方法において、 素子分離領域に囲まれたシリコン半導体基板上にゲート
絶縁膜を介してポリシリコン及びバッファ膜を順次堆積
し、上面にバッファ膜が積層されたゲート電極をパター
ニングする工程と、 少なくとも前記ゲート電極の領域をマスクにソース／ド
レイン拡散層を形成する不純物導入工程と、 前記ゲート電極上を覆う第１の絶縁部材を堆積する工程
と、 前記第１の絶縁部材を異方性エッチングして前記バッフ
ァ膜及び前記ゲート電極のサイドウォールを形成する工
程と、 前記バッファ膜を選択的に除去する工程と、 少なくとも前記ゲート電極及び突出した前記サイドウォ
ールを覆う第２の絶縁部材を堆積する工程と、 少なくとも前記サイドウォールの突出した部分における
内側の前記ゲート電極縁部上に前記第２の絶縁部材を残
すようにエッチバックする工程と、 少なくとも前記ポリシリコンゲート電極上を覆う導電膜
を形成する工程と、 前記導電膜に対してシリサイド化し選択的にシリサイド
層を形成するための熱処理工程と、を具備したことを特
徴とするＭＯＳ型トランジスタの製造方法。 - 【請求項５】 前記熱処理工程は、前記導電膜に対して
シリサイド化するための第１の熱処理工程と、未反応の
前記導電膜を除去して再度熱処理を行う第２の熱処理工
程とを含むことを特徴とする請求項３または４記載のＭ
ＯＳ型トランジスタの製造方法。 - 【請求項６】 前記サイドウォールの形成後、前記ゲー
ト電極及び前記サイドウォールをマスクに前記ソース／
ドレイン拡散層へ再度イオン注入する工程をさらに具備
したことを特徴とする請求項３〜５いずれか一つに記載
のＭＯＳ型トランジスタの製造方法。 - 【請求項７】 前記導電膜は、前記ゲート電極の両側に
おける前記第１の絶縁部材に隣接した前記ソース・ドレ
イン領域上にも形成することを特徴とする請求項３〜６
いずれか一つに記載のＭＯＳ型トランジスタの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36700799A JP2001185723A (ja) | 1999-12-24 | 1999-12-24 | Ｍｏｓ型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP36700799A JP2001185723A (ja) | 1999-12-24 | 1999-12-24 | Ｍｏｓ型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001185723A true JP2001185723A (ja) | 2001-07-06 |
Family
ID=18488237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP36700799A Withdrawn JP2001185723A (ja) | 1999-12-24 | 1999-12-24 | Ｍｏｓ型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001185723A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6916714B2 (en) | 2001-08-10 | 2005-07-12 | Seiko Epson Corporation | Method of manufacturing a semiconductor device, in which a high-breakdown-voltage mos transistor and a low-breakdown-voltage mos transistor are formed on an identical semiconductor substrate and semiconductor device manufactured thereby |
-
1999
- 1999-12-24 JP JP36700799A patent/JP2001185723A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6916714B2 (en) | 2001-08-10 | 2005-07-12 | Seiko Epson Corporation | Method of manufacturing a semiconductor device, in which a high-breakdown-voltage mos transistor and a low-breakdown-voltage mos transistor are formed on an identical semiconductor substrate and semiconductor device manufactured thereby |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20070306 |