JPH09121050A - Ｍｏｓ型半導体装置とその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細ＭＯＳトランジスタのホットキャリア耐
性等の信頼性を確保したまま、速度性能を十分に高め
る。 【解決手段】 ゲート電極１０４と素子分離領域１０２
を注入マスクとしたイオン注入法によりＮ^-層１０５を
形成し、ゲート電極側面に第１の側壁絶縁膜１０６を形
成する。その後、半導体基板全面に高融点金属膜１０８
を堆積し、ＲＴＡ法によりシリサイド層１０９を形成す
る。ＴＥＯＳ−Ｏ₃を用いたＣＶＤ法によりシリコン酸
化膜を堆積させ、エッチバック法により第２の側壁絶縁
膜１１０を形成する。その後、第１の側壁絶縁膜１０
６、第２の側壁絶縁膜１１０、ゲート電極１０４及び素
子分離領域１０２を注入マスクにしてシリサイド層１０
９越しのイオン注入法により、Ｎ⁺層１０７を形成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は微細化されたＭＯＳ
型半導体装置とその製造方法に関するものであり、特に
ソース・ドレイン電極の低抵抗化を図ったＭＯＳ型半導
体装置とその製造方法に関するものである。

【０００２】

【従来の技術】ＭＯＳトランジスタの微細化と高速化に
対応するために、素子の信頼性の確保としてホットキャ
リアを向上させるＬＤＤ（Lightly Doped Drain）構造
と、ゲート及びソース／ドレイン電極をシリサイド化し
低抵抗化する技術を組み合わせた、いわゆるサリサイド
（SALICIDE : Self Aligned Silicide）技術と呼ばれる
ものが採用されている。そのような技術を用いた製造プ
ロセスを図１に示す。

【０００３】（ａ）シリコンからなる半導体基板上にト
ランジスタの基板電極となるウエル１０１を形成し、そ
の後、素子分離領域１０２をＬＯＣＯＳ法などにより形
成する。その後トランジスタのチャネル濃度を制御する
ためのイオン注入を行ない、ゲート酸化膜１０３及びゲ
ート電極１０４の形成を行なう。このとき、ゲート電極
１０４は多結晶シリコン単体又は多結晶シリコン上にシ
リサイド層を形成した積層構造が用いられるのが一般的
である。

【０００４】（ｂ）次に、低濃度の不純物拡散層１０５
がゲート電極１０４と素子分離領域１０２を注入マスク
としてイオン注入法により形成する。このとき、低濃度
不純物拡散層１０５はＮチャネルトランジスタの場合は
Ｎ型であり、Ｐチャネルトランジスタの場合はＰ型であ
る。一般的に、この低濃度不純物拡散層１０５はそれぞ
れＮ^-層、Ｐ^-層と呼ばれている。

【０００５】（ｃ）次に、ゲート電極の側面に側壁絶縁
膜１０６を熱ＣＶＤ法などによるシリコン酸化膜などに
より形成する。 （ｄ）この側壁絶縁膜１０６とゲート電極１０４及び素
子分離領域１０２を注入マスクとして自己整合的にＮ⁺
層１０７をイオン注入法などにより形成する。 （ｅ）次に、Ｔｉ（チタン）など高融点金属１０８を半
導体基板全面に堆積させ、窒素雰囲気中の熱処理により
シリコン上のＴｉをシリコンと反応させてシリサイド化
する。この熱処理は一般的にＲＴＡ（Rapid Thermal An
nealing）と呼ばれている。

【０００６】（ｆ）その後、未反応のＴｉ及びＲＴＡ処
理時に窒化したＴｉをエッチングにより除去し、低抵抗
なシリサイド層１０９をソース／ドレイン電極上及びゲ
ート電極上に形成する。ただし、ゲート電極として多結
晶シリコン上にシリサイド層を形成した積層構造を用い
た場合は、必ずしもゲート電極上でシリサイド化が起こ
るとは限らない。 このような方法により、ホットキャリア耐性を向上させ
ながら、ソース／ドレイン電極及びゲート電極の低抵抗
化が可能になり、トランジスタ素子の高速動作に寄与す
ることが可能になる。

【０００７】

【発明が解決しようとする課題】図１に示された方法で
形成されるＭＯＳトランジスタにおいて、Ｎチャネルト
ランジスタにおける低濃度の不純物拡散層はリン（Ｐ）
又は砒素（Ａｓ）により形成されるＮ^-層であり、Ｐチ
ャネルトランジスタにおける低濃度の不純物拡散層は２
フッ化硼素（ＢＦ₂）又は硼素（Ｂ）により形成される
Ｐ^-層である。また、Ｎチャネルトランジスタにおける
高濃度の不純物拡散層（Ｎ⁺層）は砒素により形成さ
れ、Ｐチャネルトランジスタにおける高濃度の不純物拡
散層（Ｐ⁺層）は２フッ化硼素により形成されることが
一般的である。

【０００８】Ｎチャネルトランジスタでは、図２（Ａ）
とその拡大図である（ａ）に示されるように、Ｎ⁺層は
ゲート電極の側壁絶縁膜１０６を注入マスクとして形成
されたものであり、微細化されたトランジスタ構造にお
いては、Ｎ⁺層の接合深さが０.１５μｍ程度と浅くなる
ことから、側壁絶縁膜１０６端部からのＮ^-層への横方
向拡散は０.０２μｍ程度になる。更に、シリサイド層
１０９は側壁絶縁膜１０６を基準に自己整合的に形成さ
れるので、側壁絶縁膜１０６端部からのゲート電極方向
への食込み幅は０.０１μｍ程度となるので、Ｎ^-層は
０.１０〜０.１５μｍの幅で形成されることになる。

【０００９】一方、図２（Ｂ）とその拡大図である
（ｂ）に示されるように、Ｐチャネルトランジスタで
は、Ｐ⁺層はゲート電極の側壁絶縁膜１０６を注入マス
クとして形成されたものであり、微細化されたトランジ
スタ構造においては、Ｐ⁺層の接合深さが０.１５μｍ程
度と浅くなることから、側壁絶縁膜１０６端部からのＰ
^-層への横方向拡散は０.０５μｍ程度になる。Ｎチャネ
ルトランジスタに比べ横方向の拡散長が長い理由は、注
入される不純物元素の拡散係数の違いによる。さらに、
シリサイド層１０９は側壁絶縁膜１０６を基準に自己整
合的に形成されるので、側壁絶縁膜１０６端部からのゲ
ート電極方向への食込み幅は０.０１μｍ程度となるの
で、Ｐ^-層は０.０７〜０.１２μｍの幅で形成されるこ
とになる。

【００１０】Ｎチャネルトランジスタ及びＰチャネルト
ランジスタともに、シリサイド層１０９はＮ⁺層１０７
ｎ，Ｐ⁺層１０７ｐ上にのみ形成され、Ｎ^-層１０５ｎ，
Ｐ^-層１０５ｐ上には形成されないため、Ｎ^-層１０５
ｎ，Ｐ^-層１０５ｐの不純物濃度に起因する抵抗成分
は、トランジスタの寄生抵抗に含まれる。素子の微細化
が進み、このＮ^-層１０５ｎ，Ｐ^-層１０５ｐの抵抗成分
がトランジスタ性能に大きく影響するような、例えば素
子の最小寸法が０.５μｍ以下の世代では、たとえサリ
サイド技術によりＮ⁺層１０７ｎ，Ｐ⁺層１０７ｐの抵抗
を低下させても、Ｎ^-層１０５ｎ，Ｐ^-層１０５ｐの不純
物濃度が比較的低く、抵抗成分が大きくなる場合には、
トランジスタの寄生抵抗が十分に低下せず、結果的にト
ランジスタの速度性能を向上させることができない恐れ
がある。

【００１１】逆に、Ｎ^-層１０５ｎ，Ｐ^-層１０５ｐの抵
抗成分を低下させトランジスタの速度性能を十分に向上
させるために、Ｎ^-層１０５ｎ，Ｐ^-層１０５ｐの不純物
濃度を比較的高濃度にした場合、Ｎ^-層１０５ｎ，Ｐ^-層
１０５ｐがゲート電極１０４直下方向に入り込み、実効
チャネル長を短くすることが予想される。そのために、
短チャネル効果によるトランジスタのしきい値電圧の低
下が起こり、異なるゲート長を含めたトランジスタのし
きい値電圧のばらつきが大きくなる恐れがある。

【００１２】また、Ｎ^-層１０５ｎ，Ｐ^-層１０５ｐの不
純物濃度を比較的高濃度にした場合、Ｎ^-層，Ｐ^-層近傍
のチャネル領域方向への空乏層の伸びが増大し、実効チ
ャネル長が短くなるのと同様にトランジスタのしきい値
電圧の低下が起こり、異なるゲート長を含めたトランジ
スタのしきい値電圧のばらつきが大きくなる恐れがあ
る。

【００１３】さらに、Ｎ^-層１０５ｎ，Ｐ^-層１０５ｐの
不純物濃度を比較的高濃度にした場合、特にＮチャネル
トランジスタに象徴されるように、ホットキャリア耐性
の低下が発生する恐れもある。以上のように、従来技術
によると、Ｎ^-層，Ｐ^-層の不純物濃度を十分に高濃度に
できないために、例えば素子最小寸法が０.５μｍ以下
になるような微細化されたトランジスタにおいて、トラ
ンジスタの速度性能を十分に高速化することができな
い。

【００１４】本発明の目的は、素子最小寸法が０.５μ
ｍ以下になるような微細化されたＭＯＳトランジスタに
おいて、ホットキャリア耐性等の信頼性を確保したま
ま、トランジスタの速度性能を十分に高めるためのＭＯ
Ｓトランジスタ構造と、その製造方法を提供することを
目的とするものである。

【００１５】

【課題を解決するための手段】本発明はＬＤＤ構造のＭ
ＯＳ型半導体装置であり、ソース／ドレインのＮ⁺層の
ほぼ全面上部とそれにつながる低濃度不純物拡散層の少
なくとも一部の上部領域に、拡散層の低抵抗化のための
金属シリサイド層が形成されている。その金属シリサイ
ド層は高融点金属シリサイド層であることが好ましく、
また、ゲート電極の側面には側壁絶縁膜としてシリコン
酸化膜が形成されていることが好ましい。

【００１６】本発明の製造方法では、半導体基板に素子
分離領域を形成し、基板上にゲート酸化膜を介してゲー
ト電極を形成した後、ＬＤＤ構造のソース電極とドレイ
ン電極の低濃度不純物拡散層を形成するために、ゲート
電極と素子分離領域をマスクとして、基板に不純物イオ
ンを注入する。その後、シリサイド層の形成と、ソース
電極及びドレイン電極のＮ⁺層の形成を行なうが、それ
らの形成方法に関し、本発明は次の３つの態様を含んで
いる。

【００１７】第１の態様では、ゲート電極の側面に第１
の絶縁膜を側壁状に形成し、その側壁状の第１の絶縁膜
と素子分離領域をマスクとして基板上にシリサイド層を
自己整合的に形成した後、ゲート電極側面の第１の絶縁
膜上に第２の絶縁膜を側壁状に形成し、その後ソース電
極とドレイン電極のＮ⁺層を形成するために、第２の側
壁状絶縁膜と素子分離領域をマスクとして、基板に不純
物イオンを注入する。

【００１８】第２の態様では、ゲート電極の側面に第１
の絶縁膜を側壁状に形成し、その側壁状の第１の絶縁膜
と素子分離領域をマスクとして基板上にシリサイド層を
自己整合的に形成した後、全面に第２の絶縁膜を形成
し、ソース電極とドレイン電極のＮ⁺層を形成するため
に、ゲート電極の側方の第２の絶縁膜と素子分離領域を
マスクとして、基板上の第２の絶縁膜を通して基板に不
純物イオンを注入する。第３の態様では、全面に第２の
絶縁膜を形成し、ソース電極とドレイン電極のＮ⁺層を
形成するために、ゲート電極の側方の第２の絶縁膜と素
子分離領域をマスクとして、基板上の第２の絶縁膜を通
して基板に不純物イオンを注入し、その第２の絶縁膜を
エッチングにより除去した後、ゲート電極側面の側壁状
の第１の絶縁膜と素子分離領域をマスクとして基板上に
シリサイド層を自己整合的に形成する。

【００１９】

【発明の実施の形態】

（第１の実施の形態）図３により第１の実施の形態をそ
の製造方法とともに示す。 （ａ）既知のＭＯＳトランジスタの製造方法により、シ
リコンからなる半導体基板上にウエル１０１、素子分離
領域１０２、チャネル領域、ゲート酸化膜１０３及びゲ
ート電極１０４を形成する。ゲート電極１０４は多結晶
シリコン単一層又は多結晶シリコンとシリサイド層の積
層構造になっており、更にその多結晶シリコンにはリン
ガラスからの固相拡散又はイオン注入によるＮ型又はＰ
型の不純物の拡散が行なわれている。

【００２０】（ｂ）次に、５×１０¹⁷〜５×１０¹⁸／ｃ
ｍ³の比較的低濃度の不純物拡散層Ｎ^-層１０５を、ゲー
ト電極１０４及び素子分離領域１０２を注入マスクとし
たイオン注入法により形成する。 （ｃ）次に、熱ＣＶＤ法などによりシリコン酸化膜など
のシリコン絶縁膜を半導体基板全面に堆積させ、その後
エッチバック法などによりゲート電極側面に第１の側壁
絶縁膜１０６を形成する。

【００２１】（ｄ）その後、半導体基板全面にＴｉなど
の高融点金属膜１０８を堆積し、ＲＴＡ法などの窒素雰
囲気中の熱処理によりシリコン上の高融点金属をシリサ
イド化し、未反応の高融点金属と窒化した高融点金属
（例えばＴｉＮ）をウエットエッチング法などによりエ
ッチング除去し、その後ＲＴＡ法などの窒素雰囲気中の
熱処理によりシリサイド層１０９の十分な低抵抗化を行
なう。 （ｅ）次に、ＴＥＯＳ(テトラエチルオルソシリケート)
−Ｏ₃などを用いた常圧ＣＶＤ法又は準常圧ＣＶＤ法な
どによりシリコン酸化膜などのシリコン絶縁膜を半導体
基板全面に堆積させ、エッチバック法などによりゲート
電極側面の第１の側壁絶縁膜１０６の側面に第２の側壁
絶縁膜１１０を形成する。

【００２２】（ｆ）その後、第１の側壁絶縁膜１０６、
第２の側壁絶縁膜１１０、ゲート電極１０４及び素子分
離領域１０２を注入マスクにしてシリサイド層１０９越
しのイオン注入法により、１×１０¹⁹ｃｍ³以上の高濃
度の不純物拡散層Ｎ⁺層１０７を形成する。その後、既
知のＭＯＳトランジスタの作成技術と同様にして、常圧
ＣＶＤ法などによりシリコン酸化膜などのシリコン絶縁
膜を半導体基板全面に堆積させ、金属配線との接続を行
なうコンタクトホールを開口し、そのコンタクトホール
にタングステンなどの高融点金属を埋め込み、その後、
金属配線を形成する。

【００２３】（第２の実施の形態）図４により第２の実
施の形態を説明する。 （ａ）図３の（ａ）〜（ｅ）の工程と同様に、ウエル１
０１、素子分離領域１０２、ゲート酸化膜１０３、ゲー
ト電極１０４、Ｎ^-層１０５、第１の側壁絶縁膜１０
６、シリサイド層１０９まで形成する。

【００２４】（ｂ）次に、ＴＥＯＳ−Ｏ₃などを用いた
常圧ＣＶＤ法又は準常圧ＣＶＤ法などによりシリコン酸
化膜などのシリコン絶縁膜１１１を半導体基板全面に堆
積させる。このとき、堆積されるシリコン絶縁膜１１１
の膜厚が側壁絶縁膜１０６側面の第２の側壁絶縁膜の幅
に相当する。

【００２５】（ｃ）その後、側壁絶縁膜１０６、ゲート
電極１０４及び素子分離領域１０２を注入マスクにし
て、シリコン絶縁膜１１１及びシリサイド層１０９越し
に、イオン注入法によりＮ⁺層１０７を形成する。この
とき、シリコン絶縁膜１１１の膜厚は、１×１０¹⁹／ｃ
ｍ³以上のＮ⁺層１０７の形成が可能なように、すなわち
十分なイオンの通過が可能なように、２０〜５０ｎｍ程
度の適切な膜厚であることが必要である。その後、既知
のＭＯＳトランジスタの作成技術と同様にして、常圧Ｃ
ＶＤ法などによりシリコン酸化膜などのシリコン絶縁膜
を半導体基板全面に堆積させ、金属配線との接続を行な
うコンタクトホールを開口し、そのコンタクトホールに
タングステンなどの高融点金属を埋め込み、その後、金
属配線を形成する。

【００２６】（第３の実施の形態）図５により第３の実
施の形態を製造方法とともに示す。 （ａ）図３（ａ）〜（ｃ）と同様に、ウエル１０１、素
子分離領域１０２、ゲート酸化膜１０３、ゲート電極１
０４、Ｎ^-層１０５、第１の側壁絶縁膜１０６まで形成
する。

【００２７】（ｂ）次に、ＴＥＯＳなどを用いた常圧Ｃ
ＶＤ法又は準常圧ＣＶＤ法などによりシリコン酸化膜な
どのシリコン絶縁膜１１２を半導体基板全面に堆積させ
る。 （ｃ）その後、シリコン絶縁膜１１２、側壁絶縁膜１０
６、ゲート電極１０４及び素子分離領域１０２を注入マ
スクにしてシリコン酸化膜１１２越しにイオン注入法に
よりＮ⁺層１０７を形成する。このとき、堆積されたシ
リコン酸化膜１１２の膜厚が一時的に側壁絶縁膜１０６
の側面の第２の側壁絶縁膜の幅に相当し、Ｎ⁺層１０７
の注入領域をゲート電極１０４から遠ざける。また、シ
リコン絶縁膜１１２の膜厚は、１×１０¹⁹／ｃｍ³以上
のＮ⁺層１０７の形成が可能なように、すなわち十分な
イオンの通過が可能なように、２０〜５０ｎｍ程度の適
切な膜厚であることが必要である。

【００２８】（ｄ）次に、シリコン絶縁膜１１２をウエ
ットエッチング法又はドライエッチング法により除去す
る。 （ｅ）その後、図３の（ｅ）と同様にシリサイド層１０
９を形成する。その後、既知のＭＯＳトランジスタの作
成技術と同様にして、常圧ＣＶＤ法などによりシリコン
酸化膜などのシリコン絶縁膜を半導体基板全面に堆積さ
せ、金属配線との接続を行なうコンタクトホールを開口
し、そのコンタクトホールにタングステンなどの高融点
金属を埋め込み、その後、金属配線を形成する。

【００２９】これらの実施の形態において、Ｎチャネル
トランジスタではウエル１０１はＰ型、不純物拡散層１
０５，１０７はＮ型であり、Ｐチャネルトランジスタで
はウエル１０１はＮ型、不純物拡散層１０５，１０７は
Ｐ型である。また、それぞれのイオン注入時において反
対導電型チャネルのトランジスタはレジストによる有機
マスクにより被われている。シリサイド層１０９を形成
するための高融点金属としてはＴｉ（チタン）、Ｗ（タ
ングステン）、Ｃｏ（コバルト）、Ｎｉ（ニッケル）、
Ｐｔ（白金）などを用いることができる。

【００３０】シリサイド層１０９を形成する熱処理工程
はＲＴＡ法が好ましい。シリサイド層１０９を形成する
には、まず半導体基板上全面に高融点金属を堆積させ、
窒素雰囲気中の熱処理によりシリコン上の高融点金属を
シリコンと反応させて化合物であるシリサイド層１０９
を形成する。このシリサイド化の熱処理をＲＴＡ法、す
なわち可視光ないし近赤外の光を半導体基板に照射して
基板表面を均一に高温加熱する方法である。その後、ウ
エットエッチングにより酸化膜上及び未反応の高融点金
属、更に窒化した高融点金属を除去する。その後、窒素
雰囲気中の熱処理によりシリサイド層１０９の低抵抗化
を行なう。この第２の熱処理を同様にＲＴＡ法により行
なうのが好ましい。

【００３１】ＬＤＤ構造を形成するためのゲート電極側
面に形成される側壁絶縁膜１０６，１１０，１１１，１
１２として、シリコン酸化膜を用いるのが好ましい。こ
の側壁絶縁膜は特に６００℃以下の低温で形成できるＴ
ＥＯＳ−Ｏ₃を原料に用いる常圧又は純常圧ＣＶＤ法に
より形成されるシリコン酸化膜を用いるのが好ましい。

【００３２】

【実施例】

（実施例１）図３の工程及びそれにより形成される図６
のＭＯＳトランジスタの具体的な例を実施例１として説
明する。実施例で取り上げるＭＯＳトランジスタはＮチ
ャネルトランジスタであるが、Ｐチャネルトランジスタ
にも同様にして適用できることはいうまでもない。他の
実施例でも同じである。

【００３３】（ａ）シリコン基板上にボロンのイオン注
入及び熱拡散によりＰウエル１０１を形成し、ＬＯＣＯ
Ｓ法による素子分離領域１０２を形成する。その後、ト
ランジスタのしきい値電圧を制御するためのＢ（ボロ
ン）のイオン注入をＰウエル１０１上に行ない、チャネ
ル領域を形成する。そして、シリコン基板の熱酸化によ
りゲート酸化膜１０３を９ｎｍの膜厚に形成し、ゲート
電極１０４を構成する多結晶シリコンを２００ｎｍの厚
さに堆積し、その多結晶シリコンには基板との仕事関数
差を小さくするため及び低抵抗化のために、Ｐ（リン）
のイオン注入を行なう。その後、写真製版及びエッチン
グ法により多結晶シリコンとゲート酸化膜１０３をパタ
ーン化して、ゲート電極１０４を形成する。

【００３４】（ｂ）その後、ゲート電極１０４と素子分
離領域１０２を注入マスクとしてリンをイオン注入して
Ｎ^-層１０５を形成する。Ｎ^-層１０５はその接合深さが
０.１２μｍ、不純物濃度が２×１０¹⁸／ｃｍ³となるよ
うにイオン注入量を調整する。 （ｃ）その後、基板全面に高温の熱ＣＶＤ法によりシリ
コン酸化膜を０.０７μｍの膜厚に成膜し、エッチバッ
ク法によりゲート電極の側面に側壁状に残して第１の側
壁絶縁膜１０６を形成する。

【００３５】（ｄ）その後、高融点金属の一種であるＴ
ｉ膜１０８をスパッタ法により３０ｎｍの厚さに堆積さ
せる。 （ｅ）窒素雰囲気中の６５０℃のＲＴＡ法による熱処理
により、Ｔｉとシリコンを反応させてシリサイド層１０
９を形成し、未反応のＴｉ及びＴｉＮを過酸化水素及び
水酸化アンモニウムによるウエットエッチングにより除
去する。その後、窒素雰囲気中の７５０℃のＲＴＡによ
る熱処理によりシリサイド層１０９を低抵抗化する。シ
リサイド層１０９はおよそ０.０６μｍの膜厚でシリコ
ン基板上に形成される。その後、ＴＥＯＳ−Ｏ₃を用い
た常圧ＣＶＤ法により、シリコン酸化膜をシリコン基板
全面に０.０８μｍの厚さに堆積させ、エッチバック法
によりゲート電極側面の第１の側壁絶縁膜１０６の側面
に第２の側壁絶縁膜１１０を形成する。

【００３６】（ｆ）その後、ゲート電極１０４、第１の
側壁絶縁膜１０６、第２の側壁絶縁膜１１０、及び素子
分離領域１０２を注入マスクとしてシリサイド層１０９
越しにＡｓをイオン注入し、Ｎ⁺層１０７を形成する。
Ｎ⁺層１０７はその接合深さが０.１５μｍ、不純物濃度
が２×１０²⁰／ｃｍ³となるようにイオン注入量が調整
されている。その後、既知のＭＯＳトランジスタの作成
技術と同様にして、常圧ＣＶＤ法などによりシリコン酸
化膜などのシリコン絶縁膜を半導体基板全面に堆積さ
せ、金属配線との接続を行なうコンタクトホールを開口
し、そのコンタクトホールにタングステンなどの高融点
金属を埋め込み、その後、金属配線を形成する。

【００３７】以上の製造方法により作成されたＭＯＳト
ランジスタは、図６に示されるように、Ｎ^-領域１０５
が２×１０¹⁸／ｃｍ³と不純物濃度が比較的低く、更に
Ｎ⁺層１０７がチャネル領域から０.１５μｍの距離で十
分に離れているので、ホットキャリア耐性が向上してお
り、さらに短チャネル効果が有効に抑制されている。そ
れにもかかわらず、本発明の特徴であるシリサイド層１
０９が０.０８μｍの長さでＮ⁺層１０７からＮ^-層１０
５へ延びているので、Ｎ^-層がトランジスタに及ぼす寄
生抵抗成分は十分に低減されている。以上のことから、
この実施例のＭＯＳトランジスタは、０.３５μｍと微
細なゲート長を有するトランジスタにおいてさえも、ホ
ットキヤリア耐性及び短チャネル効果を抑制しながら十
分に寄生抵抗が低減され、高速動作が可能となってい
る。

【００３８】（実施例２）図４の工程及びそれにより形
成される図７のＭＯＳトランジスタの具体的な例を実施
例２として説明する。 （ａ）図３の実施例１の（ａ）〜（ｅ）の工程と同様
に、ウエル１０１、素子分離領域１０２、ゲート酸化膜
１０３、ゲート電極１０４、Ｎ^-層１０５、第１の側壁
絶縁膜１０６、シリサイド層１０９まで形成する。ただ
し、この実施例では、Ｎ^-層１０５はその接合深さは実
施例１と同じく０.１２μｍであるが、不純物濃度は３
×１０¹⁸／ｃｍ³となるようにイオン注入量を調整す
る。第１の側壁絶縁膜１０６とするための高温の熱ＣＶ
Ｄ法によるシリコン酸化膜の成膜膜厚は０.１０μｍと
し、高融点金属のＴｉ膜の堆積膜厚を２０ｎｍとする。
また、形成されたシリサイド層１０９の膜厚はおよそ
０.０４μｍであった。

【００３９】（ｂ）その後、ＴＥＯＳ−Ｏ₃を用いた常
圧ＣＶＤ法により、シリコン酸化膜１１１をシリコン基
板全面に０.０５μｍの厚さに堆積させる。このシリコ
ン酸化膜１１１は、ゲート電極側面の第１の側壁絶縁膜
１０６の側面の第２の側壁絶縁膜の役目を果たす。

【００４０】（ｃ）その後、ゲート電極１０４、第１の
側壁絶縁膜１０６、シリコン酸化膜１１１の一部（ゲー
ト電極の側方で第２の側壁絶縁膜の役目を果たす部
分）、及び素子分離領域１０２を注入マスクとしてシリ
コン酸化膜１１１及びシリサイド層１０９越しにＡｓを
イオン注入し、Ｎ⁺層１０７を形成する。Ｎ⁺層１０７は
その接合深さが０.１５μｍ、不純物濃度が５×１０²⁰
／ｃｍ³となるようにイオン注入量を調整する。その
後、既知のＭＯＳトランジスタの作成技術と同様にし
て、常圧ＣＶＤ法などによりシリコン酸化膜などのシリ
コン絶縁膜を半導体基板全面に堆積させ、金属配線との
接続を行なうコンタクトホールを開口し、そのコンタク
トホールにタングステンなどの高融点金属を埋め込み、
その後、金属配線を形成する。

【００４１】以上の製造方法により作成されたＭＯＳト
ランジスタは、図６に示されるように、Ｎ^-層１０５が
３×１０¹⁸／ｃｍ³と不純物濃度が比較的低く、更にＮ⁺
層１０７がチャネル領域から０.１５μｍの距離で十分
に離れているので、ホットキャリア耐性が向上してお
り、さらに短チャネル効果が有効に抑制されている。そ
れにもかかわらず、本発明の特徴であるシリサイド層１
０９が０.０５μｍの長さでＮ⁺層１０７からＮ^-層１０
５へ延びているので、Ｎ^-層がトランジスタに及ぼす寄
生抵抗成分は十分に低減されている。以上のことから、
この実施例のＭＯＳトランジスタは、０.３５μｍと微
細なゲート長を有するトランジスタにおいてさえも、ホ
ットキヤリア耐性及び短チャネル効果を抑制しながら十
分に寄生抵抗が低減され、高速動作が可能となってい
る。

【００４２】（実施例３）図５の工程及びそれにより形
成される図８のＭＯＳトランジスタの具体的な例を実施
例３として説明する。 （ａ）図３の実施例１の（ａ）〜（ｃ）と同様に、ウエ
ル１０１、素子分離領域１０２、ゲート酸化膜１０３、
ゲート電極１０４、Ｎ^-層１０５、第１の側壁絶縁膜１
０６まで形成する。ただし、この実施例では、Ｎ^-層１
０５はその接合深さは実施例１と同じく０.１２μｍで
あるが、不純物濃度は１×１０¹⁸／ｃｍ³となるように
イオン注入量を調整する。他は実施例１と同じである。

【００４３】（ｂ）その後、ＴＥＯＳ−Ｏ₃を用いた常
圧ＣＶＤ法により、シリコン酸化膜１１２をシリコン基
板全面に０.０５μｍの厚さに堆積させる。このシリコ
ン酸化膜１１２は、ゲート電極側面の第１の側壁絶縁膜
１０６の側面の第２の側壁絶縁膜の役目を果たす。

【００４４】（ｃ）その後、ゲート電極１０４、第１の
側壁絶縁膜１０６、シリコン酸化膜１１２の一部（ゲー
ト電極の側方で第２の側壁絶縁膜の役目を果たす部
分）、及び素子分離領域１０２を注入マスクとしてシリ
コン酸化膜１１２及びシリサイド層１０９越しにＡｓを
イオン注入し、Ｎ⁺層１０７を形成する。Ｎ⁺層１０７は
その接合深さが０.１５μｍ、不純物濃度が５×１０²⁰
／ｃｍ³となるようにイオン注入量を調整する。 （ｄ）次に、シリコン酸化膜１１２をエッチング圧力が
１.０Torr程度のＣＦ₄とＯ₂ガスによる等方的なドライ
エッチング法によりエッチング除去し、その後、ＨＦ系
のウエットエッチングにより基板表面を清浄化する。

【００４５】（ｅ）その後、高融点金属の一種であるＴ
ｉ膜をスパッタ法により３０ｎｍの厚さに堆積させ、窒
素雰囲気中の６５０℃のＲＴＡ法による熱処理により、
Ｔｉとシリコンを反応させてシリサイド層１０９を形成
し、未反応のＴｉ及びＴｉＮを過酸化水素及び水酸化ア
ンモニウムによるウエットエッチングにより除去する。
その後、窒素雰囲気中の７５０℃のＲＴＡによる熱処理
によりシリサイド層１０９を低抵抗化する。シリサイド
層１０９はおよそ０.０６μｍの膜厚でシリコン基板上
に形成される。その後、既知のＭＯＳトランジスタの作
成技術と同様にして、常圧ＣＶＤ法などによりシリコン
酸化膜などのシリコン絶縁膜を半導体基板全面に堆積さ
せ、金属配線との接続を行なうコンタクトホールを開口
し、そのコンタクトホールにタングステンなどの高融点
金属を埋め込み、その後、金属配線を形成する。

【００４６】以上の製造方法により作成されたＭＯＳト
ランジスタは、図８に示されるように、Ｎ^-領域１０５
が１×１０¹⁸／ｃｍ³と不純物濃度が比較的低く、更に
Ｎ⁺層１０７がチャネル領域から０.１２μｍの距離で十
分に離れているので、ホットキャリア耐性が向上してお
り、さらに短チャネル効果が有効に抑制されている。そ
れにもかかわらず、本発明の特徴であるシリサイド層１
０９が０.０８μｍの長さでＮ⁺層１０７からＮ^-層１０
５へ延びているので、Ｎ^-層がトランジスタに及ぼす寄
生抵抗成分は十分に低減されている。以上のことから、
この実施例のＭＯＳトランジスタは、０.３５μｍと微
細なゲート長を有するトランジスタにおいてさえも、ホ
ットキヤリア耐性及び短チャネル効果を抑制しながら十
分に寄生抵抗が低減され、高速動作が可能となってい
る。

【００４７】

【発明の効果】本発明のＭＯＳトランジスタでは、ＬＤ
Ｄ構造の高濃度不純物拡散層のほぼ全面上部とそれにつ
ながる低濃度不純物拡散層の少なくとも一部の上部領域
に、拡散層の低抵抗化のための金属シリサイド層が形成
されている。金属シリサイド層はシート抵抗が１０〜２
０Ω／□と低いので、低濃度の不純物拡散層に起因する
トランジスタの寄生抵抗を低減することができ、デバイ
スの高速動作を可能にする。また、寄生抵抗の低減に有
利であることから、逆に低濃度の不純物拡散層の不純物
濃度をさらに低濃度化することが可能になる。このこと
から、ドレイン電極からの電界による影響がソース電極
に及びにくくして短チャネル効果によるトランジスタの
しきい値電圧のばらつきを低減することができ、また、
ホットキャリア劣化等に対する耐性の信頼性を向上させ
ることができる。

【００４８】金属シリサイド層として、Ｔｉ，Ｗ，Ｃ
ｏ，Ｎｉ，Ｐｔなどの高融点金属のシリサイド層を用い
ると、後工程の熱プロセスで８００℃程度の高温の熱プ
ロセスまで適用できるようになる。また、これらの高融
点金属は、ＤＣマグネトロンスパッタ法等による堆積技
術により、１００〜３００Åの均一な成膜が可能である
ので、０.０２〜０.０６μｍの比較的薄いシリサイド層
の形成が可能になり、微細化したトランジスタ構造に有
利な拡散層の浅い接合を良好に形成することができる。
もし、浅い接合の拡散層に対してシリサイド層が厚く形
成されると、拡散層の接合位置とシリサイド層の距離が
近づくので、電気的リーク電流が多く発生する不具合が
生じる恐れが有るからである。

【００４９】請求項４の製造方法によれば、シリサイド
層が低濃度不純物拡散層上に形成される幅を第２の側壁
絶縁膜の堆積量を制御することにより自在に制御するこ
とができるので、トランジスタの特性の制御が容易にな
る。また、高濃度不純物拡散層用のイオン注入の際には
ソース電極とドレイン電極の領域の基板上には絶縁膜は
存在しないので、制御性のよい低エネルギーのイオン注
入が可能になり、トランジスタの性能のばらつきを抑え
ることができる。請求項５の製造方法では、請求項４の
製造方法と同様にシリサイド層が低濃度不純物拡散層上
に形成される幅を第２の絶縁膜の堆積量により制御でき
る効果を備えている。そして、その第２の絶縁膜はエッ
チバックを施さないので、製造コストの増加が少ない利
点を有する。

【００５０】請求項６の製造方法でも、請求項４の製造
方法と同様にシリサイド層が低濃度不純物拡散層上に形
成される幅を第２の絶縁膜の堆積量により制御できる効
果を備えている。そして、高濃度不純物拡散層用の不純
物イオン注入時、シリコン基板表面にシリサイド層が形
成されていないので、シリサイド層を構成する金属元素
の半導体基板中への押込み（ノックオン）が発生しな
い。また、高濃度不純物拡散層の活性化の熱処理を行な
う場合に、やはりシリコン基板表面にシリサイド層が形
成されていないので、シリサイド層に注入した不純物元
素の追出し又は偏析が抑制される。その結果、高濃度不
純物拡散層が均一に形成され、歩留まり向上及びトラン
ジスタ特性のばらつきを抑制できる。

【００５１】請求項７の製造方法では、第２の絶縁膜と
して６００℃以下の低温で形成できるＴＥＯＳ−Ｏ₃を
用いる常圧ＣＶＤ法又は準常圧ＣＶＤ法によりシリコン
酸化膜を形成するので、以下の作用効果が得られる。絶
縁膜としてのシリコン酸化膜はシリコン窒化膜に比べる
とイオンの透過性がよい。その結果、請求項５及び請求
項６の製造方法ではこの第２の絶縁膜越しに高濃度不純
物拡散層形成のためのイオン注入を行なうので、低エネ
ルギーのイオン注入が可能になり、トランジスタの性能
のばらつきを低減でき、製造上の量産性を向上させるこ
とができる。また、シリコン酸化膜がシリコン窒化膜よ
りイオン透過性がよいことから、シリコン窒化膜に比べ
て比較的厚い膜厚で第２の側壁絶縁膜を形成できるの
で、第２の側壁絶縁膜の堆積量の制御によりシリサイド
層が低濃度不純物拡散層上に形成される幅を自在に制御
することが可能になり、トランジスタの特性の制御が容
易になる。

【００５２】特に、請求項６の製造方法では、この第２
の絶縁膜の堆積はシリサイド層の形成後に行なわれるた
め、シリサイド層の耐熱性が８００℃以下程度であるこ
とから６００℃以下の低温で形成できるＴＥＯＳ−Ｏ₃
を用いる方法ではシリサイド層の膜質低下を防止し、歩
留まりの向上に寄与する。請求項５の製造方法では、第
２の絶縁膜は、エッチング除去せず残存させ、その上部
にシリコン酸化膜を堆積させ、コンタクトホールを介し
て金属配線と基板又はゲート電極を接続するための絶縁
膜の役割も果たす。そのため、第２の絶縁膜として、上
部に堆積されるシリコン酸化膜との密着性が良好で、コ
ンタクトホールのエッチング加工性が良好なシリコン酸
化膜を用いることにより、歩留まり向上に寄与する。

【００５３】また、特に請求項６の製造方法ではこの第
２の絶縁膜が高濃度不純物拡散層形成後にエッチング除
去されるので、ドライエッチング法又はウエットエッチ
ング法による加工制御性が良好であることも重要であ
る。６００℃以下のＴＥＯＳを用いる常圧ＣＶＤ法又は
準常圧ＣＶＤ法によりシリコン酸化膜は、この加工性が
優れているだけでなく、熱ＣＶＤ法又は熱酸化法により
形成された第１の側壁絶縁膜又は素子分離領域とエッチ
ング時のエッチング速度を異にすることが可能であるの
で、選択的なエッチング除去が可能になり、歩留まりの
向上に寄与する。このように、第２の絶縁膜としてシリ
コン酸化膜を用いることが好ましいことから、ゲート電
極側面に形成される第１の側壁絶縁膜としてシリコン酸
化膜を用いると、第２の側壁絶縁膜のシリコン酸化膜と
の密着性を向上できる。

【００５４】請求項８のようにシリサイド層の形成の熱
処理（シリサイド化のための熱処理及び低抵抗化のため
の熱処理）にＲＴＡ法を用いることにより、半導体基板
表面に比較的短時間の熱過程を加えるだけですむので、
拡散炉を用いた長時間の熱過程を経る場合に比べ、チャ
ネル領域の濃度プロファイルの制御性を良好にし、シリ
サイド層形成前に形成された低濃度不純物拡散層と基板
との接合深さを浅く形成できる。シリサイド層形成前に
高濃度不純物拡散層も形成されている場合には、その高
濃度不純物拡散層についても、基板との接合深さを浅く
形成できる。その結果、微細化したトランジスタの短チ
ャネル効果を抑制できるので、トランジスタのしきい値
電圧のばらつきを低減することができる。

【図面の簡単な説明】

【図１】従来の製造方法を示す工程断面図である。

【図２】（Ａ）は従来の方法により形成されたＮチャネ
ルトランジスタの構成図、（ａ）はその部分拡大断面図
である。（Ｂ）は従来の方法により形成されたＰチャネ
ルトランジスタの構成図、（ｂ）はその部分拡大断面図
である。

【図３】第１の実施例を製造方法とともに示す工程断面
図である。

【図４】第２の実施例を製造方法とともに示す工程断面
図である。

【図５】第３の実施例を製造方法とともに示す工程断面
図である。

【図６】（Ａ）は図３の製造方法により形成されるＭＯ
Ｓトランジスタを示す断面図、（Ｂ）はその部分拡大断
面図である。

【図７】（Ａ）は図４の製造方法により形成されるＭＯ
Ｓトランジスタを示す断面図、（Ｂ）はその部分拡大断
面図である。

【図８】（Ａ）は図５の製造方法により形成されるＭＯ
Ｓトランジスタを示す断面図、（Ｂ）はその部分拡大断
面図である。

【符号の説明】

１０１ ウエル １０２ 素子分離領域 １０３ ゲート絶縁膜 １０４ ゲート電極 １０５ 低濃度不純物拡散層 １０６ 第１の側壁絶縁膜 １０７ 高濃度不純物拡散層 １０８ 高融点金属膜 １０９ シリサイド層 １１０，１１１，１１２ 第２の絶縁膜

Claims (8)

【特許請求の範囲】
1. 【請求項１】 半導体基板表面で互いに対向してソース
   電極とドレイン電極が形成され、両電極に挾まれたチャ
   ネル領域上にはゲート酸化膜を介してゲート電極が形成
   され、ソース電極とドレイン電極は高濃度の不純物拡散
   層と、それよりもチャネル側に形成された低濃度の不純
   物拡散層との２段階の不純物拡散層からなるＬＤＤ構造
   をなしているＭＯＳ型半導体装置において、 前記高濃度不純物拡散層のほぼ全面上部とそれにつなが
   る前記低濃度不純物拡散層の少なくとも一部の上部領域
   に、拡散層の低抵抗化のための金属シリサイド層が形成
   されていることを特徴とするＭＯＳ型半導体装置。
2. 【請求項２】 前記金属シリサイド層が高融点金属シリ
   サイド層である請求項１に記載のＭＯＳ型半導体装置。
3. 【請求項３】 ゲート電極の側面には側壁絶縁膜として
   シリコン酸化膜が形成されている請求項１に記載のＭＯ
   Ｓ型半導体装置。
4. 【請求項４】 以下の工程（Ａ）から（Ｅ）を含むＭＯ
   Ｓ型半導体装置の製造方法。 （Ａ）半導体基板に素子分離領域を形成し、基板上にゲ
   ート酸化膜を介してゲート電極を形成した後、ソース電
   極とドレイン電極の低濃度不純物拡散層を形成するため
   に、ゲート電極と素子分離領域をマスクとして、基板に
   不純物イオンを注入する工程、 （Ｂ）その後、ゲート電極の側面に第１の絶縁膜を側壁
   状に形成する工程、 （Ｃ）その側壁状の第１の絶縁膜と素子分離領域をマス
   クとして基板上にシリサイド層を自己整合的に形成する
   工程、 （Ｄ）その後、ゲート電極側面の第１の絶縁膜上に第２
   の絶縁膜を側壁状に形成する工程、 （Ｅ）ソース電極とドレイン電極の高濃度不純物拡散層
   を形成するために、第２の側壁状絶縁膜と素子分離領域
   をマスクとして、基板に不純物イオンを注入する工程。
5. 【請求項５】 以下の工程（Ａ）から（Ｅ）を含むＭＯ
   Ｓ型半導体装置の製造方法。 （Ａ）半導体基板に素子分離領域を形成し、基板上にゲ
   ート酸化膜を介してゲート電極を形成した後、ソース電
   極とドレイン電極の低濃度不純物拡散層を形成するため
   に、ゲート電極と素子分離領域をマスクとして、基板に
   不純物イオンを注入する工程、 （Ｂ）その後、ゲート電極の側面に第１の絶縁膜を側壁
   状に形成する工程、 （Ｃ）その側壁状の第１の絶縁膜と素子分離領域をマス
   クとして基板上にシリサイド層を自己整合的に形成する
   工程、 （Ｄ）その後、全面に第２の絶縁膜を形成する工程、 （Ｅ）ソース電極とドレイン電極の高濃度不純物拡散層
   を形成するために、ゲート電極の側方の第２の絶縁膜と
   素子分離領域をマスクとして、基板上の第２の絶縁膜を
   通して基板に不純物イオンを注入する工程。
6. 【請求項６】 以下の工程（Ａ）から（Ｅ）を含むＭＯ
   Ｓ型半導体装置の製造方法。 （Ａ）半導体基板に素子分離領域を形成し、基板上にゲ
   ート酸化膜を介してゲート電極を形成した後、ソース電
   極とドレイン電極の低濃度不純物拡散層を形成するため
   に、ゲート電極と素子分離領域をマスクとして、基板に
   不純物イオンを注入する工程、 （Ｂ）その後、全面に第２の絶縁膜を形成する工程、 （Ｃ）ソース電極とドレイン電極の高濃度不純物拡散層
   を形成するために、ゲート電極の側方の第２の絶縁膜と
   素子分離領域をマスクとして、基板上の第２の絶縁膜を
   通して基板に不純物イオンを注入する工程、 （Ｄ）その第２の絶縁膜を除去するエッチング工程、 （Ｅ）ゲート電極側面の側壁状の第１の絶縁膜と素子分
   離領域をマスクとして基板上にシリサイド層を自己整合
   的に形成する工程。
7. 【請求項７】 第２の絶縁膜を形成する工程は、ＴＥＯ
   Ｓ−Ｏ₃を用いる常圧ＣＶＤ法又は準常圧ＣＶＤ法によ
   りシリコン酸化膜を形成する工程である請求項４，５又
   は６に記載のＭＯＳ型半導体装置の製造方法。
8. 【請求項８】 シリサイド層を形成する工程の熱処理と
   してＲＴＡ法を用いる請求項４，５，６又は７に記載の
   ＭＯＳ型半導体装置の製造方法。