KR100365963B1 - 반도체집적회로장치의제조방법 - Google Patents

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Abstract

실리사이드 구조의 MISFET를 형성하는데 있어서, MISFET에서 게이트 전극을 형성하는 다결정실리콘막이 게이트절연막의 측면상에 고n형 불순물 농도를 가지는 제1실리콘막과 게이트 전극의 표면측 상에 저n형 불순물 농도를 가지는 제2실리콘막으로 구성된다. 또한, Ti막은 제2실리콘막 상에 퇴적된다. Ti막과 제2실리콘막을 적당한 다른 온도로 두 번 어닐되어서 실리사이드 반응을 촉진해서 제2실리콘막에서 저저항 실리사이드를 형성한다.

Description

반도체 집적회로장치의 제조방법
본 발명은 반도체 집적회로장치의 제조기술에 관한 것으로, 특히 샐리사이드(self-aligned silicide ; SALICIDE)구조의 MISFET(Metal Insulator Semiconductor Field Effect Transistor)을 가지는 반도체 집적회로장치에 적용되는 유효한 기술에 관한 것이다.
MISFET의 고속동작을 실현하는 기술의 하나로, 게이트전극 및 소스, 드레인 영역의 각각의 표면에 저저항의 고융점금속 실리사이드층을 형성하는 소위 샐리사이드 기술이 있다. 이 샐리사이드 기술에 대해서는 예를 들면 일본특허공개 소 61-150216호 또는 미특허 5,081,066호에 기재되어 있다.
상기 일본특허공개 소 61-150216호에 기재된 샐리사이프의 형성방법을 설명하면, 우선 반도체기판상에 퇴적된 다결정 실리콘막을 패턴닝해서 MISFET의 게이트전극을 형성한 후, 이 게이트전극의 측벽에 산화실리콘의 사이드월스페이서른 형성한다. 다음에, 게이트전극 및 사이드월스페이서를 마스크로 해서 반도체기판에 불순물을 이온주입하고, 게이트전극의 양측의 반도체기판에 소스, 드레인 영역을 형성한다.
다음에, 소스, 드레인영역의 표면의 절연막(게이트절연막)을 에칭으로 제거한 후, 반도체기판의 전면에 스퍼터법으로 티탄늄(Ti) 막을 퇴적하고, 계속해서 반도체 기판을 어닐해서 게이트전극(다결정실리콘)과 Ti막의 계면 및 소스, 드레인영역(단결정 실리콘)과 Ti막과의 계면에 Ti실리사이드층을 형성한다.
일본특허공개 소 61-150216 공보에서 Ti실리사이드층을 형성하기 위한 어닐은 불활성 가스 분위기 중, 400∼600℃ 정도의 비교적 저온으로 행한다. 이것은 어닐을 고온으로 행하면, 기판의 실리콘(Si)이 Ti막중에 빨아올려져 사이드월스페이서 상에도 실리사이드층이 형성되거나, Ti막과 산화실리콘막(사이드월스페이서)이 반응하거나 하기 때문에 게이트전극과, 소스, 드레인영역이 사이드월스페이서 상의 Ti실리사이드층을 통해서 단락해 버리기 때문이다.
그러나, 저온 어닐로 형성된 상기 Ti실리사이드(TiSiX ; X<2)층은 저항이 높기(어닐 온도 500℃로 시트저항 30∼40Ω /sq. 정도) 때문에, 그대로는 실용화되지 않는다. 여기서, 사이드월스페이서 등의 위에 남겨진 미반응의 Ti막을 웨트에칭으로 제거한 후, 불활성 가스 분위기 중, 600℃ 이상의 고온으로 제2회째의 어닐을 행하여, 게이트전극 및 소스, 드레인영역상의 Ti실리사이드층을 저저항화 한다. 이것에 의해, 시트저항이 5∼10Ω/sq. 정도의 Ti실리사이드(TiSi2)층이 얻어진다.
이와 같이, MISFET의 게이트전극상 및 소스, 드레인영역상에 실리사이드층은 형성하는 종래의 샐리사이드 프로세스는 온도가 다른 2회의 어닐로 저저항의 실리사이드층을 형성하고 있다.
MISFET의 게이트전극 재료로 되는 (다결정)실리콘막 중에는 게이트전극의 저저항화를 도모하기 위하며, 인(p)이나 비소(As)등의 n형 불순물이 도입된다. 이 인 또는 비소의 도입은 실리콘 퇴적과 동시에 행해진다.
그러나 게이트전극을 저저항화하기 위해 (다결정)실리콘막 중에 n형 불순물을 고농도로 도입하면, 전술한 게이트전극(다결정성 실리콘막)과 Ti막과의 계면에서의 실리사이드화 반응이 저해된다. 구체적으로 퇴적시의 다결정 실리콘막중의 n형 불순물 농도가 2 x 1020atoms/cm2정도 이상으로 되면, 제1실리사이드화 반응(Ti + Si - TiSix, x < 2)은 진행하나, 제2실리사이드화 반응(TiSiz → TiSi2)의 진행이 저해된다. 그 때문에, 고온 어닐을 행해도 게이트전극상에 고저항의 실리사이드층(TiSix)이 남고, 게이트전극의 시트저항(ρ s)이 증대한다.
또, 게이트전극의 시트저항은 상기 제2의 실리사이드화 반응(TiSix → TiSi2)을 행할 때의 어닐 온도에 의해서도 크게 변동한다. 즉, 이때의 어닐 온도가 낮으면, 제2의 실리사이드화 반응이 충분히 진행하지 않기 때문에, 그후의 열처리공정(층간절연막의 리플로우나 덴시파이 등)으로 실리사이드층 중에 응집(Agglomaration)이 생기고, 시트저항이 증대한다. 역으로, 어닐은 온도가 너무 높은 경우는 실리사이드화 반응의 과정에서 응집이 생기기 때문에 역시 시트저항이 증대한다.
한편 상기한 문제를 회피하기 위하여 게이트전극을 구성하는 다결정 실리콘막의 n형 불순물 농도를 낮추면, 반도체기판(웰)을 접지(GND)로 해서 게이트전극에 플러스 전압이 인가되었을 때에 게이트전극 중에 공핍층이 형성되기 때문에, 게이트 절연막의 실효적인 막두께가 크게 되며, MISFET의 드레인전류가 저하해 버린다.
본 발명의 목적은 실리사이드 구조의 MISFET를 형성할 때, 게이트전극상에 퇴적된 고용점 금속막의 실리사이드화 반응을 충분히 진행시키는 것에 의해 저저항의 실리사이드층을 형성할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그외의 목적과 신규한 특징은 본 명세서의 기술 및 첨부도면에서 명확하게 된다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
(1) 본 발명의 반도체 집적회로장치의 제조방법은,
(a) 반도체 기판상에 n형 불순물을 포함하는 제1의 실리콘막을 퇴적한 후, 상기 제1의 실리콘막 상에 상기 제1의 실리콘막 보다도 n형 불순물 농도가 낮고, 또는 n형 불순물을 실질적으로 포함하지 않는 제2의 실리콘막을 퇴적하는 공정,
(b) 상기 제1 및 제2의 실리콘막을 패턴닝해서 MISFET의 게이트전극을 형성한 후, 상기 반도체 기판상에 퇴적한 절연막을 이방성 에칭해서, 상기 게이트전극의 측벽에 사이드월스페이서를 형성하는 공정,
(c) 상기 반도체 기판상에 고융점금속(A)막을 퇴적한 후, 제1의 어닐을 행하는 것에 의해 상기 게이트전극과 상기 고융점금속막과의 계면에 실리사이드층(ASix , X < 2)을 형성하는 공정,
(d) 상기 반도체 기판상에 남겨진 미반응의 상기 고융점금속막을 제거한 후, 상기 제1의 어닐보다도 고온에서 제2어닐을 행하는 것에 의해, 상기 실리사이드층을 저저항화(TiSi2)하는 공정,
을 포함하고 있다.
(2) (1)에서, 상기 제1실리콘막의 n형 불순물 농도를 2 x 1020atoms/cm2이상으로 하고, 상기 제2의 실리콘막의 n형의 불순물 농도를 1 x 1020atoms/cm2이하로하며, 상기 저저항화된 실리사이드층과, 상기 제1의 실리콘막과의 계면의 불순물 농도는 1 x 1020atoms/cm2이하이다.
(3) (1)에서, 상기 제2의 실리콘막의 막두께는 상기 고융점금속막의 막두께의 2배 이상이다.
(4) (2)에서, 제2어닐의 온도는 800∼900℃이다.
상기한 수단에 의하면, 게이트전극을 구성하는 실리콘막 중의 n형 불순물 농도를 게이트 전극의 표면측에서 낮게하는 것에 의해, 실리콘막과 고융점금속막과의 계면에서의 실리사이드화 반응을 양호하게 촉진시킬 수 있다.
또, 상기 실리콘막 중의 n형 불순물 농도를 게이트 절연막 측에서 높게하는 것에 의해, 게이트전극 중의 공핍층의 형성이 제어되며, 게이트 절연막의 실효적인 막두께의 증대를 방지할 수 있다.
이하, 본 발명의 실시예를 도면에 의거해서 상세하게 설명한다.
본 실시예는 n형 채널형 MISFET와 p형 채널형 MISFET의 각각의 게이트전극을 n형 다결정 실리콘막으로 구성한 CMISFET(상보형 MISFET)에 적용한 것이다. 이 CMISFET의 제조방법은 제1도∼제21도를 이용해서 설명한다.
우선, 제1도에 나타난 바와 같이, 예를 들면 p형의 실리콘 단결정으로 이루어지는 반도체 기판(1)의 주면상에 주지의 선택산화법(LOCOS법)으로 소자분리용의 필드절연막(2)를 형성한 후, 제2도에 나타난 바와 같이, 반도체기판(1)의 n형웰 형성영역에 n형 불순물(예를들면 인)을, 또 p형웰 형성영역에 p형 불순물(예를들면붕소)을 각각 이온주입해서 n형웰(3), p형 웰(4)을 형성하고, 계속해서 n형웰(3), p형웰(4)의 각각의 활성영역의 주면에 얇은 산화실리콘의 게이트 절연막(5)을 형성한다.
다음에, 제3도에 나타난 바와 같이, 반도체기판(1)의 전면에 CVD(Chemical Vapour Deposition)법으로 막두께 100nm 정도의 다결정 실리콘막(6)을 퇴적한다. 이 다결정 실리콘막(6)에는 그 퇴적중 또는 퇴적후에 n형 불순물(예를들면 인)을 4 x 1020atoms/cm2정도 도입한다. 다결정 실리콘 막(6)의 n형 불순물 농도가 낮으면, p형웰(4)을 접지로 해서 게이트 전극에 플러스 전압이 인가되었을 때에 게이트전극 중에 공핍층이 형성되기 때문에, 게이트 절연막의 실효적인 막두께가 크게되며, MISFET의 드레인 전류가 저하한다. 이 공핍층이 형성되지 않도록 하기 위해서는, 다결정 실리콘막(6)에 제어도 2 x 1020atoms/cm2정도 이상의 n형 불순물을 도입할 필요가 있다.
다음에 제4도에 나타난 바와 같이, 반도체기판(1)의 전면에 CVD법으로 막두께 100nm정도의 다결정 실리콘막(7)을 퇴적한다. 이 다결정 실리콘막(7)에는 n형 불순물을 도입하지 않는다. 또, n형 불순물을 도입하는 경우에도, 상기 다결정 실리콘막(6)보다도 낮은 농도로 한다.
다결정 실리콘막(7)의 n형 불순물 농도가 높게 되면, 후술하는 다결정 실리콘막(7)과 그 위에 퇴적된 Ti막과의 계면의 실리사이드화 반응이 저해된다. 다결정 실리콘막(7)에는 하층의 다결정 실리콘막(6)의 n형 불순물이 약간 확산하므로서,다결정 실리콘막(7)에 n형 불순물을 도입하는 경우는 1 x 1020/cm2정도 이하로 할 필요가 있다.
다음에, 제5도에 나타난 바와 같이, 예를 들면 포토레지스트(18)를 마스크로한 드라이 에칭으로 상기 2층의 다결정 실리콘막(6,7)을 패턴닝하는 것에 의해, p형웰(4)의 주면상에 n채널형 MISFET의 게이트전극(8)을, 또 n형웰(3)의 주면상에 p채널형 MISFET의 게이트전극(9)을 각각 형성한다. 이들의 게이트전극(8,9)은 예를 들면 게이트 길이가 0.3㎛ 이하로 되도록 형성한다.
이와 같이, 본 실시예에서는 n채널형 MISFET의 게이트전극(8) 및 p채널형 MISFET의 게이트전극(9)의 각각을, n형 불순물 농도가 높은 다결정 실리콘막(6)과 n형 불순물을 실질적으로 포함하지 않던가, 또는 약간 포함하는 다결정 실리콘막(7)의 적층막으로 구성한다. 따라서, 게이트전극(8,9)의 n형 불순물 농도는 게이트 산화막(5)측에서 높고, 표면측에서 낮게 된다.
다음에, 포토레지스트(18)를 제거한 후, 제6도에 나타난 바와 같이, n형웰(3)의 상부를 덮는 포토레지스트(19)를 마스크로 해서 p형웰(4)에 n형 불순물(예를들면 인 또는 비소)을 이온주입하는 것에 의해, 게이트전극(8)의 양측의 p형웰(4)의 주면에 n-반도체영역(10)을 형성한다. 이 n-반도체 영역(10)은 n채널형 MISFET의 소스, 드레인영역의 일부를 구성한다.
다음에, 포토레지스트(19)를 제거한 후, 제7도에 나타난 바와 같이, p형웰(4)의 상부를 덮는 포토레지스트(20)를 마스크로해서 n형웰(3)에 p형 불순물(예를들면 붕소)을 이온주입하는 것에 의해, 게이트전극(9)의 양측의 n형웰(3)의 주면에 p채널형 MISFET의 소스, 드레인영역의 일부를 구성하는 저불순물 농도의 p-반도체영역(11)을 형성한다.
다음에, 포토레지스트(20)를 제거한 후, 반도체기판(1)의 전면에 CVD법으로 산화실리콘막을 퇴적하고, 반응성 이온에칭(RIE)법을 이용하여 이 산화실리콘막을 이방성 에칭하는 것에 의해, 제8도에 나타난 바와 같이, n채널형 MISFET의 게이트전극(8) 및 p채널형 MISFET의 게이트전극(9)의 각각의 측벽에 사이드월스페이서(12)를 형성한다.
다음에, 제9도에 나타난 바와 같이, n형웰(3)의 상부를 덮는 포토레지스트(21)를 마스크로 해서 p형웰(4)에 n형 불순물(예를 들면 비소)을 이온주입하는 것에 의해, 게이트전극(8)의 양측의 p형웰(4)의 주면에 n채널형 MISFET의 소스, 드레인영역의 일부를 구성하는 고불순물 농도의 n+반도체영역(13)을 형성한다.
다음에, 포토레지스트(21)를 제거한 후, 제10도에 나타난 바와 같이, p형웰(4)의 상부를 덮는 포토레지스트(22)를 마스크로 해서 n형웰(3)에 p형불순물(예들들면 붕소)을 이온주입하는 것에 의해, 게이트전극(9)의 양측의 n형웰(3)의 주면에 p채널형 MISFET의 소스, 드레인영역의 일부를 구성하는 고불순물 농도의 p+반도체영역(14)를 형성한다. 이것에 의해, n채널형 MISFET, p채널형 MISFET의 각각에 LDD(Lightly Doped Drain)구조의 소스, 드레인영역(10,11,13,14)이 형성된다.
다음에, 포토레지스트(22)를 제거한 후, 제11도에 나타난 바와 같이, n채널형 MISFET의 n+반도체영역(13)(소스, 드레인영역) 및 p채널형 MISFET의 p+반도체영역(14)(소스, 드레인영역)의 각각의 위의 게이트 절연막(5)을 예를 들면 불산계 에칭액으로 제거하여, n+반도체영역(13) 및 p+반도체영역(14)을 노출시킨다. 이때, 게이트전극(8,9)의 표면의 자연산화막도 동시에 제거된다.
다음에, 제12도에 나탄난 바와 같이, 스퍼터법을 이용하여 반도체기판(1)의 전면에 Ti막(15)을 퇴적한다. 이 Ti막(15)의 막두께는 상기 다결정 실리콘막(7)의 막두께(100nm정도)의 반이하, 예를 들면 40nm 정도로 한다.
다음에, 제13도에 나타난 바와 같이, 반도체기판(1)을 질소가스 분위기 중, 650∼700℃ 정도의 온도로 어닐(제1어닐)하는 것에 의해, 게이트전극(8,9)과 Ti막(15)과의 계면 및 소스, 드레인영역(n+반도체영역(13), p+반도체영역(14))과 Ti막(15)과의 계면에 실리사이드화 반응(제1실리사이드화반응)을 일으켜서 Ti실리사이드층(16)을 형성한다.
이때에 형성되는 Ti실리사이드층(16)은 n형 불순물을 고농도로 도입한 다결정 실리콘과 거의 동등(수십Ω /sq)의 시트저항을 가지는 Ti실리사이드(TiSix ; X < 2)이다. 이 제1어닐을 700℃ 정도 이상의 고온으로 행하면 시트저항은 더 낮게 되나, 소스, 드레인 영역의 실리콘이 Ti막(15) 속으로빨아올려져 사이드월스페이서(12) 상에도 Ti실리사이드층(16)이 형성되기 때문에, 게이트 전극(8,9)과 소스, 드레인영역(n+반도체영역(13), p+반도체영역(14))이 사이드월스페이서(12) 상의 Ti실리사이드층(16)을 통해서 단락할 우려가 있다. 한편, 제1어닐을 650℃ 정도 이하의 저온으로 행하면, 상기 실리사이드화 반응이 충분히 진행하지 않기 때문에, 후술하는 미반응의 Ti막(15)을 제거할 때에 Ti막(15)이 전부 제거되어 버린다.
다음에, 제14도에 나타난 바와 같이, 필드 절연막(2)과 사이드월스페이서(12)상에 남겨진 미반응의 Ti막(15)을 예를 들면 암모니어/과산화수소혼합 수용액을 이용한 웨트에칭으로 제거한 후, 반도체기판(1)을 질소가스분위기중 850∼900℃ 정도의 온도로 어닐(제2어닐)하여, 상기 실리사이드화 반응을 더 진행시켜, 상기 Ti실리사이드층(16)을 저저항의 Ti실리사이드층(17)으로 한다. 이 제2어닐에 의해 형성되는 Ti실리사이드층(17)의 시트저항은 5~10Ω /sq이고, 다결정 실리콘과 고융점금속 실리사이드막과의 적층막으로 구성되는 폴리사이드 구조의 게이트전극의 시트저항(10∼15Ω /sq)보다도 더 낮은 것으로 된다.
제15도는 상기 실리사이드화 반응의 진행상태를 나타내는 게이트전극(8,9)의 확대 단면도이다.
제15(A)도는 게이트전극(8,9)상에 Ti막(15)을 퇴적된 상태를 나타내고, 제15(B)도는 제1어닐로 게이트전극(8,9)과 Ti막(15)과의 계면에 고저항의 Ti실리사이드층(16)을 형성한 상태를 나타내고 있다. 이 제1어닐에서는 게이트전극(8,9)의 표면측의 다결정 실리콘막(7)이 Ti막(15)과 거의 같은 두께만큼 소비되어서 Ti실리사이드층(16)이 형성된다.
제15(C)도는 제2어닐로 저저항의 Ti실리사이드층(17)을 형성한 상태를 나타내고 있다. 이때는 제1어닐시의 2배의 다결정 실리콘막(7)이 소비된다. 따라서, 다결정 실리콘막(7)의 막두께(ℓ 1)는 Ti막(15)의 막두께(ℓ2)의 2배대상(ℓ1≥ 2ℓ2)으로 할 필요가 있다.
제16(A), 제16(B)도는 게이트전극(8,9)을 구성하는 2층의 다결정 실리콘막(6,7) 중의 n형 불순물 농도 프로화일을 나타내는 그래프, 제17도는 다결정 실리콘막(7)과 Ti실리사이드층과의 계면에서의 n형 불순물(인, 비소)의 농도와 게이트전극(8,9)의 사이트저항과의 관계를 나타내는 그래프이다.
게이트전극(8,9)의 표면측의 다결정 실리콘막(7)에는 제1어닐 때에 하나의 다결정 실리콘막(6)에서 n형 불순물이 어느 정도 확산해 가는가, Ti실리사이드층(17)과 다결정 실리콘막(7)과의 계면의 n형 불순물 농도가 2 X 1020atoms/cm3정도 이하로 되면, 제16(A)도에 나타난 바와 같이, 제2어닐에 의한 제2실리사이드화 반응(TiSix → TiSi2)이 충분히 진행되고, TiSi2층이 형성되며, 제17도에 나타난 바와 같이, 시트저항은 4Ω /sq이하로 된다. 이것에 대해서, 다결정 실리콘막(7)의 막두께가 얇고, 제2어닐 후의 Ti실리사이드막과 다결정 실리콘막(7)과의 계면의 n형 불순물 농도가 2 x 1020atoms/cm3정도 이상의 경우는, 제2어닐에 의한 제2실리사이드화 반응의 진행이 불충분하게 되며, 제16(B)도에 나타난 바와 같이, 이 계면에 고저항의 Ti실리사이드층(TiSix)(16)이 남겨져 버리기 때문에, 제17도에 나타난 바와 같이, 게이트전극(8,9)의 시트저항은 10Ω /sq 이상으로 된다. 따라서, 제2어닐 후의 Ti실리사이드막(17)과 다결정 실리콘막(7)과의계면의 불순물 농도가 1 x 1020atoms/cm3이하로 되도록 다결정 실리콘막(7)의 막두께를 설정한다.
제18도는 제2어닐의 온도와 게이트전극(8,9)의 시트저항과의 관계를 나타내는 그래프이다.
동도면에 나타난 바와 같이, 이 제2어닐 온도가 800℃ 이하의 경우는 제2의 실리사이드화 반응의 진행이 불충분하게 되므로서, 게이트전극(8,9)의 시트저항은 10Ω /sq 이상으로 된다. 또 제2어닐 온도가 900℃ 이상으로 되면, Ti실리사이드층(17) 중에 응집이 생기어, 시이트 저항의 변동과 동시에 저항치도 계속해서 크게 된다. 따라서, 제2어닐은 800∼900℃의 범위, 바람직하게는 850∼900℃의 범위로 행할 필요가 있다.
다음에, 제19도에 나타난 바와 같이, 반도체기판(1)의 전면에 -CVD법으로 산화실리콘의 절연막(23)을 퇴적한 후, 이 절연막(23) 상에 CVD법으로 BPSG(Boro Phospho Silicate Glass)막(24)을 퇴적하고, 900℃ 정도의 온도로 덴시파이 처리를 행한다. 이 덴시파이 처리에 의해 BPSG막(24) 중의 인(P)이 활성화되어, MISFET의 동작에 악영향을 미치는 Na등의 금속을 BPSG막(24)이 트랩 할 수 있게 된다. 또한, 인(P)을 포함하는 절연막으로서는, 상기 BPSG막(24)이외, PSG(Phospho Silicate Glass)막 등을 사용할 수 있다.
제21도는 BPSG막(24)의 덴시파이 온도와 게이트전극(8,9)의 시트저항과의 관계를 나타내는 그래프이다.
동도면에 나타난 바와 같이, 덴시파이 온도가 900℃ 정도 이상으로 되면, Ti실리사이드층(17) 중에 응집이 생기며 시트저항이 변동과 함께 저항치도 계속해서 크게 된다. 따라서 BPSG막(24)의 덴시파이는 850∼950℃의 범위, 바람직하게는 900℃정도로 행할 필요가 있다.
그후 제20도에 나타난 바와같이, BPSG막(24) 및 절연막(23)을 에칭하여 n채널형 MISFET의 n+반도체영역(13)(Ti실리사이드층(17)) 및 p채널형MISFET의 p+반도체영역(14)(Ti실리사이드층(17))에 달하는 접속공(25)을 형성한 후, BPSG막(24)상에 알루미늄, 텅스텐 등으로 이루어지는 배선(26)을 형성한다.
이상 본 발명자에 의해 완성된 발명을 실시예에 의거해서 구체적으로 설명했으나, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능하다.
상기 실시예에서는, 제2어닐과 BPSG막(24)의 덴시파이를 별도의 공정으로 행하였으나, 이들을 일공정으로 행해도 좋다. 즉, 제1어닐로 게이트전극(8,9)상에 고저항의 Ti실리사이드층(16)을 형성한 후, 반도체기판(1)의 전면에 절연막(23) 및 BPSG막(24)을 퇴적하고, 계속해서 반도체기판(1)을 900℃정도의 온도로 어닐하여 Ti실리사이드층(16)의 저저항화와 BPSG막(24)의 덴시파이 처리를 동시에 행한다. 이와 같이하면, MISFET의 제조공정을 단축할 수 있다.
상기 실시예에서는, 게이트전극을 구성하는 2층의 다결정 실리콘막(6,7)을 CVD법으로 순차 퇴적했으나, 예를 들면, 모노실란(SiH4)과 PH4를 이용하여 인을 고농도로 포함하는 다결정 실리콘막(6)을 150nm정도 퇴적한후, PH4의 공급을 차단하여 모노실란만으로 논도프(nondoped)의 다결정 실리콘막(7)을 150nm정도 더 퇴적해도 좋다.
상기 실시예에서는, n채널형 MISFET와 p채널형 MISFET의 각각의 게이트전극을 n형 다결정 실리콘막으로 구성한 상보형 MISFET에 적용한 경우에 대해 설명했으나, n채널형 MISFET의 게이트전극을 n형의 다결정 실리콘막으로 구성하여, p채널형 MISFET의 게이트전극을 p형의 다결정 실리콘막으로 구성하는 듀얼 게이트형의 상보형 MISFET에 적용할 수도 있다.
이 경우는 반도체 기판의 전면에 CVD법으로 논도프의 다결정 실리콘막을 100nm정도 퇴적한 후, 포토레지스트를 마스크로 해서 n채널형 MISFET 측의 다결정 실리콘막에 n형 불순물을, 또 p채널형 MISFET측의 다결정 실리콘막에 p형 불순물을 각각 도입하고, 다음에 반도체기판의 전면에 CVD법으로 논도프의 다결정 실리콘막을 100nm 정도 퇴적한 후, 2층의 다결정 실리콘막을 패턴닝하여 게이트전극을 형성하면 좋다.
상기 실시예에서는 게이트 전극상에 Ti실리사이드층을 형성하는 경우에 대해 설명했으나, 다른 고융점금속(예를들면, Pt, Co, Mo, W, Ta등)의 실리사이드층을 형성하는 경우에도 적용할 수 있다.
본원에 의해 개시되는 발명 중 대표적인 것에 의해 얻어진 효과를 간단하게 설명하면, 이하와 같다.
(1) MISFET의 게이트전극을 구성하는 다결정 실리콘막 중의 n형 불순물 농도를 표면측에서 낮게하는 것에 의해, 다결정 실리콘막과 그위에 퇴적한 고융점금속과의 계면의 실리사이드화 반응을 양호하게 촉진시킬 수 있으므서, 게이트전극의 시트저항(p s)을 저감할 수 있다.
(2) MISFET의 게이트전극을 구성하는 다결정 실리콘막 중의 n형 불순물 농도를 게이트 절연막측에서 높게 하는 것에 의해, 게이트전극 중의 공핍층의 형성이 제어되므로서 게이트 절연막의 실효적인 막두께의 증대를 방지할 수 있고, 이것에 의해 MISFET의 드레인 전류의 저하를 방지할 수 있다.
(3) 상기 (1) 및 (2)에 의해 고속, 고성능의 MISFET를 실현할 수 있다.
(4) 상기 (1)에 의해, n형 게이트전극의 시트저항(p s)을 저감할 수있으므로서, 낮은 저항치가 요구되는 회로영역에 p형 게이트전극의 MISFET를 이용할 필요가 없게 된다. 이것에 의해, n형 게이트전극의 MISFET만으로 집적회로를 구성하는 것이 가능하게 되므로서, p형 불순물을 이온주입하기위한 마스크공정이 불필요하게 되며, 제조공정의 단축을 도모할 수 있다.
제1도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제2도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제3도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제4도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제5도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제6도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제7도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제8도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제9도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판와 주요부 단면도,
제10도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제1도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제12도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제13도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제14도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 반도체 기판의 주요부 단면도,
제15(a), 15(b), 15(c)도는 본 발명의 일실시예인 반도체 집적회로장치의 제조방법을 나타내는 게이트전극의 확대 단면도,
제16(a), 16(b)도는 게이트전극을 구성하는 다결정 실리콘막 중의 n형 불순물 농도 프로파일을 나타내는 그래프,
제17도는 다결정 실리콘막과 Ti실리사이드층과의 계면에서의 n형 불순물의 농도와 게이트전극의 시트저항과의 관계를 나타내는 그래프,
제18도는 제2어닐의 온도와 게이트전극의 시트저항과의 관계를 나타내는 그래프,
제19도는 본 발명의 일실시예인 반도체 집적회로장치를 나타내는 반도체 기판의 주요부 반면도,
제20도는 본 발명의 일실시예인 반도체 집적회로장치를 나타내는 반도체 기판의 주요부 단면도,
제21도는 BPSG막의 덴시파이(densify) 온도와 게이트전극의 시트저항과의 관계를 나타내는 그래프이다.
** 도면의 주요부분에 대한 부호의 설명 **
1...반도체기판, 2...필드절연막,
3...n형웰, 4...p형웰,
5...게이트산화막, 6...다결정실리콘막,
7...다결정실리콘막, 8...게이트전극,
9...게이트전극, 10...n-형 반도체영역,
11...p-형 반도체영역, 12...사이드월스페이서,
13...n+형 반도체영역, 14...p+형 반도체영역,
15...Ti막, 16...Ti실리사이드층,
17...Ti실리사이드층, 18∼22...포토레지스트,
23...절연막, 24...BPSG막,
25...접속공, 26...배선.

Claims (32)

  1. 반도체 기판상에 상기 기판의 주면 상에 형성된 제1 실리콘층과 상기 제1 실리콘층 상에 형성된 제2 실리콘층을 설치하는 공정과,
    (b) 상기 제1 및 제2 실리콘층을 패터닝해서 MISFET의 게이트전극 패턴을 형성하는 공정과,
    (c) 공정(b)의 뒤에, 상기 주면의 상부에 제 1의 절연막을 퇴적하는 공정과,
    (d) 상기 제1의 절연막을 에칭하여, 상기 게이트전극 패턴의 측벽에 사이드월스페이서를 형성하는 공정과,
    (e) 공정(d)의 뒤에, 상기 주면, 상기 게이트전극 패턴, 사이드월스페이서의 상부에 고융점금속막을 퇴적하는 공정과,
    (f) 제1의 어닐을 행하고, 상기 게이트전극 패턴 형상의 제2 실리콘층과 상기 고융점금속막과의 사이에서 실리사이드 반응시켜서 상기 제2 실리콘층 중에 제1 실리사이드층을 형성하는 공정과,
    (g) 공정(f)의 뒤에, 상기 상면 상에 남은 미반응 고융점금속막을 제거하는 공정과,
    (h) 공정(g)의 뒤에, 상기 제1의 어닐보다도 고온의 제2의 어닐을 행하고, 상기 제1 실리사이드층을 저(低)저항화한 제2 실리사이드층을 형설하는 공정을 구비하고,
    상기 제1 실리콘층은 상기 제2 실리콘층보다 높은 n형 도전도의 불순물 농도를 가지며,
    상기 제1 반도체막은 2 x 1020atoms/cm3이상의 불순물 농도를 가지고,
    상기 제2 반도체막은 1 x 1020atoms/cm3이하의 불순물 농도를 가지며,
    상기 제2 실리사이드층과 상기 제1 실리콘층과의 계면의 불순물 농도가 1 x 1020atoms/cm3이하인 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 어닐의 온도는 650∼700℃이고, 상기 제2 어닐의 온도는 800∼900℃이며, 상기 고융점금속막은 Ti막이고, 상기 제2 반도체막의 막두께는 상기 고융점금속막의 2배 이상인 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    (i) 상기 공정(g)의 뒤에, 인을 포함하는 층간절연막을 상기 주면 상에 퇴적하는 공정을 더 구비하고, 상기 제2 어닐은 공정(1)의 후에 행하여지고, 제2 어닐은 상기 층간절연막을 덴시파이(densily)하는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. (a) 반도체 기판상에 상기 기판의 주면 상에 형성된 제1 실리콘층과 상기 제1 실리콘층 상에 형성된 제2 실리콘층을 설치하는 공정과,
    (b) 상기 제1 및 제2 실리콘층을 패터닝해서 MISFET의 게이트전극 패턴을 형성하는 공정과,
    (c) 공정(b)의 후, 상기 주면의 상부에 제1의 절연막을 퇴적하는 공정과,
    (d) 상기 제1의 절연막을 에칭하여 상기 게이트전극 패턴의 측벽에 사이드월스페이서를 형성하는 공정과,
    (e) 공정(d)의 후, 상기 주면, 상기 게이트전극 패턴, 사이드월스페이서의 상부에 고융점금속(A)막을 퇴적하는 공정과,
    (f) 제1의 어닐을 행하고, 상기 게이트전극 패턴형상의 제2 실리콘층과 상기 고융점금속막과의 사이에서 실리사이드 반응시켜서 상기 제2 실리콘층 중에 제1 실리사이드층(ASix ; x<2)을 형성하는 공정과,
    (g) 공정(f)의 후, 상기 상면 상에 남은 미반응 고융점금속막을 제거하는 공정과,
    (h) 공정(g)의 후, 상기 제1의 어닐보다도 고온도의 제2 어닐을 행하여 상기 제1 실리사이드층을 모두 저(低)저항화한 제2 실리사이드층(ASi2)을 형성하는 공정을 구비하고,
    상기 제1 실리콘층은 상기 제2 실리콘층보다 높은 불순물 농도를 가지며,
    상기 제2 실리사이드층은 상기 제1 실리콘층에 접촉하지 않도록 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 제1의 실린콘층의 n형 불순물 농도를 2 x 1020atoms/cm3이상으로 하고, 상기 제2의 실리콘층의 n형 불순물 농도를 1 x 1020atoms/cm3이하로 하며, 상기 제2 실리사이드층과 상기 제1 실리콘층과의 계면의 불순물 농도는 1 x 1020atoms/cm3이하로 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2의 실리콘층의 막두께를 상기 고융점금속막의 막두께의 2배 이상으로 하는 반도체 장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 고융점금속막이 Ti막인 반도체 장치의 제조방법.
  8. 제 5 항에 있어서,
    상기 제1의 어닐을 650° ~ 700℃의 온도에서 행하는 반도체 장치의 제조방법.
  9. 제 5 항에 있어서,
    상기 제2의 어닐 온도를 850° ∼ 900℃의 온도에서 행하는 반도체 장치의제조방법.
  10. 제 9 항에 있어서,
    상기 제2의 어닐로 상기 실리사이드층을 저(低)저항화한 후, 상기 MISFET의 상층에 인을 포함하는 층간 절연막을 퇴적하여 덴시파이 처리를 행하는 반도체장치의 제조방법.
  11. 제 5 항에 있어서,
    (i) 상기 반도체 기판 상에 남은 미반응의 상기 고융점금속막을 제거한 후, 상기 MISFET의 상층에 인을 포함하는 층간절연막을 퇴적하는 공정을 더 구비하고, 상기 제2 어닐로 상기 층간절연막에 대하여 덴시파이 처리를 행함과 동시에, 상기 제1 실리사이드층을 저(低)저항화 하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 9 항에 있어서,
    상기 제2 실리사이드층을 가지는 상기 게이트전극 패턴은 시트저항이 10Ω/sq. 이하인 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 반도체 장치의 제조방법에 있어서,
    주면 상에 제1 실리콘막이 형성됨과 동시에, 상기 제1 실리콘막 상에 상기제1 실리콘막보다도 낮은 불순물 농도를 가지는 제2 실리콘막이 형성된 반도체 기판을 준비하는 공정과,
    고융점금속막을, 상기 제2 실리콘막 상에 퇴적하는 공정과,
    제1 어닐을 행하고, 고융점금속막과 제2 실리콘막과의 사이에서 실리사이드화 반응에 의해 제1 실리사이드층을 상기 제2 실리콘막 내에서 상기 제1 실리콘막에 달하지 않도록 형성하는 공정과,
    상기 제1 실리사이드층 형성후, 미반응의 고융점금속막을 제거하는 공정과,
    상기 제1 어닐보다도 높은 온도의 제2 어닐을 행하고, 상기 제1 실리사이드층을 상기 제1 실리사이드층보다도 저항이 낮은 제2 실리사이드층으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 13항에 있어서,
    상기 제2 실리사이드층은 상기 제1 실리콘막에 달하지 않도록 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 13항에 있어서,
    상기 제1 및 제2 실리콘막의 측벽에 사이드월스페이서를 형성하는 공정을 가지고,
    상기 고융점금속막은 상기 사이드월스페이서 및 제2 실리콘막 상에 퇴적되며,
    상기 제1 및 제2 실리콘막은 MISFET의 게이트전극을 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 13항에 있어서,
    상기 고융점금속막은 티타늄(Ti)막으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 13항에 있어서,
    상기 제2 실리콘막의 막두께는, 상기 고융점금속막의 막두께의 2배 이상으로 구성되는 것을 특정으로 하는 반도체 장치의 제조방법.
  18. 제 13항 내지 제 17항 중 어느 한 항에 있어서,
    상기 제1 및 제2 실리콘막의 불순물은 인 또는 비소인 것을 특징으로하는 반도체 장치의 제조방법.
  19. 제 13항 내지 제 17항 중 어느 한 항에 있어서,
    상기 제2 실리콘막의 불순물 농도는 1 x 1020atoms/cm3이하로 구성되고,
    상기 제1 실리콘막의 불순물 농도는 2 x 1020atoms/cm3이상으로 구성되는 것을 특정으로 하는 반도체 장치의 제조방법.
  20. 제 13항 내지 제 17항 중 어느 한 항에 있어서,
    상기 제2 실리콘막과 상기 제2 실리사이드층과의 계면에서의 상기 제 2 실리콘막의 불순물 농도는 1 x 1020atoms/cm3이하로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  21. 반도체 장치의 제조방법에 있어서,
    주면 상에 제1 실리콘막이 형성됨과 동시에, 상기 제1 실리콘막 상에 상기 제1 실리콘막보다도 낮은 불순물 농도를 가지는 제2 실리콘막이 형성된 반도체 기판을 준비하는 공정과,
    상기 제2 실리콘막의 막두께의 1/2 이하의 막두께를 가지는 고융점금속막을 상기 제2 실리콘막 상에 퇴적하는 공정과,
    제1 어닐을 행하고, 고융점금속막과 제2 실리콘막과의 사이에서 실리사이드화 반응에 의해, 제1 실리사이드층을 상기 제2 실리콘막 내에 형성하는 공정과,
    상기 제1 실리사이드층 형성후, 미반응의 고융점금속막을 제거하는 공정과,
    상기 제1 어닐보다도 높은 온도의 제2 어닐을 행하고, 상기 제1 실리사이드층을 상기 제1 실리사이드층보다도 저항이 낮은 제2 실리사이드층으로 하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  22. 제 21항에 있어서,
    상기 제1 및 제2 실리콘막의 측벽에 사이드월스페이서를 형성하는 공정을 가지고,
    상기 고융점금속막은, 상기 사이드월스페이서 및 제2 실리콘막 상에 퇴적되며,
    상기 제1 및 제2 실리콘층은 MISFET의 게이트전극을 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  23. 제 21항에 있어서,
    상기 고융점금속막은 티타늄(Ti)막으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  24. 제 21항에 있어서,
    상기 제2 실리사이드층은 상기 제1 실리콘막에 달하지 않도록 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  25. 제 21항 내지 제 24항 중 어느 한 항에 있어서,
    상기 제1 및 제2 실리콘막의 불순물은 인 또는 비소인 것을 특징으로 하는 반도체 장치의 제조방법.
  26. 제 21항 내지 제 24항 중 어느 한 항에 있어서,
    상기 제2 실리콘막의 불순물 농도는 1 x 1020atoms/cm3이하로 구성되고,
    상기 제1 실리콘막의 불순물 농도는 2 x 1020atoms/cm3이상으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  27. 제 21항 내지 제 24항 중 어느 한 항에 있어서,
    상기 제2 실리콘막과 상기 제2 실리사이드층과의 계면에서의 상기 제 2 실리콘막의 불순물 농도는 1020atoms/cm3이하로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  28. 반도체 장치의 제조방법에 있어서,
    주면 상에 제1 실리콘막이 형성됨과 동시에, 상기 제1 실리콘막 상에 상기 제1 실리콘막 보다도 낮은 불순물 농도를 가지는 제2 실리콘막이 형성된 반도체 기판을 준비하는 공정과,
    티타늄(Ti)을 상기 제2 실리콘막 상에 퇴적하는 공정과,
    제1 어닐을 행하고, 티타늄막과 제2 실리콘막과의 사이에서 실리사이드화 반응에 의해 제1 Ti실리사이드층을 상기 제2 실리콘막 내에 형성하는 공정과,
    상기 제1 Ti실리사이드층 형성후, 미반응의 티타늄막을 제거하는 공정과,
    상기 제1 어닐보다도 높은 온도의 제2 어닐을 행하고, 상기 제1 Ti실리사이드층을 상기 제1 Ti실리사이드층보다도 저항이 낮은 제2 Tl실리사이드층으로 하는 공정을 포함하고,
    상기 제2 실리콘막의 불순물 농도는 1020atoms/cm3이하로 구성되고,
    상기 제2 실리콘막과 상기 제2 Ti실리사이드층과의 계면에서의 상기 제2 실리콘막의 불순물 농도는 1 x 1020atoms/cm3이하로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  29. 제 28항에 있어서,
    상기 제1 및 제2 실리콘막의 불순물은, 인 또는 비소인 것을 특징으로 하는 반도체 장치의 제조방법.
  30. 제 28항 또는 제 29항에 있어서,
    상.기 제1 및 제2 실리콘막의 측벽에 사이드월스페이서를 형성하는 공정을 가지고,
    상기 고융점금속막은 상기 사이드월스페이서 및 제2 실리콘막 상에 퇴적되며,
    상기 제1 및 제2 실리콘막은 MISFET의 게이트전극을 구성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  31. 제 28항 또는 제 29항에 있어서,
    상기 제1 실리콘막의 불순물 농도는 2 x 1020atoms/cm3이상으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  32. 제 28항 또는 제 29항에 있어서,
    상기 제2 실리콘막의 막두께는 상기 티타늄막의 막두께의 2배 이상으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
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