JP2827881B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特にサリサイド技術による絶縁ゲート電界効果
トランジスタ（以下、ＦＥＴ、と称す）のシリサイド構
造の製造方法に関する。
係わり、特にサリサイド技術による絶縁ゲート電界効果
トランジスタ（以下、ＦＥＴ、と称す）のシリサイド構
造の製造方法に関する。
【０００２】
【従来の技術】サリサイド技術は、絶縁膜に囲まれた単
結晶シリコン表面や多結晶シリコン表面に選択的・自己
整合的に高融点金属シリサイド膜を形成することが出来
るので、単結晶シリコンに形成された不純物拡散層ある
いは多結晶シリコンのゲート電極や配線の抵抗値を低減
させるのに有効な技術である。
結晶シリコン表面や多結晶シリコン表面に選択的・自己
整合的に高融点金属シリサイド膜を形成することが出来
るので、単結晶シリコンに形成された不純物拡散層ある
いは多結晶シリコンのゲート電極や配線の抵抗値を低減
させるのに有効な技術である。
【０００３】一般的には半導体基板上に一種類の高融点
金属シリサイド膜を形成するが、高融点金属を使い分け
て半導体基板上に二種類の高融点金属シリサイド膜を用
いる、特開昭６２−６２５５５号公報に開示された従来
技術を図６を参照して説明する。
金属シリサイド膜を形成するが、高融点金属を使い分け
て半導体基板上に二種類の高融点金属シリサイド膜を用
いる、特開昭６２−６２５５５号公報に開示された従来
技術を図６を参照して説明する。
【０００４】まず図６（Ａ）に示すように、Ｎ型シリコ
ン基板５１の主面に選択的にフィ−ルド酸化膜５２およ
びＰ+ 型チャネルストッパー５８を形成し、Ｐウェル５
３を形成する。そしてＰチャネル型ＦＥＴ７０を形成す
る領域上およびＮチャネル型ＦＥＴ６０を形成する領域
上にそれぞれゲート酸化膜５４、ポリシリコンゲート電
極５５およびゲート電極の上面と側面を被覆するシリコ
ン酸化膜５６からなるゲート構造を形成する。
ン基板５１の主面に選択的にフィ−ルド酸化膜５２およ
びＰ+ 型チャネルストッパー５８を形成し、Ｐウェル５
３を形成する。そしてＰチャネル型ＦＥＴ７０を形成す
る領域上およびＮチャネル型ＦＥＴ６０を形成する領域
上にそれぞれゲート酸化膜５４、ポリシリコンゲート電
極５５およびゲート電極の上面と側面を被覆するシリコ
ン酸化膜５６からなるゲート構造を形成する。
【０００５】次に図６（Ｂ）に示すように、全面にチタ
ン膜７１を形成した後、シリコン酸化膜５９をマスクに
してＮチャネル型ＦＥＴ６０を形成する領域のチタン膜
７１を除去しそこにタングステン膜６１を形成する。
ン膜７１を形成した後、シリコン酸化膜５９をマスクに
してＮチャネル型ＦＥＴ６０を形成する領域のチタン膜
７１を除去しそこにタングステン膜６１を形成する。
【０００６】次に図６（Ｃ）に示すように、熱処理を行
ってチタンシリサイド膜７３およびタングステンシリサ
イド膜６３をそれぞれの領域に形成する。しかる後、Ｐ
チャネル型ＦＥＴ７０を形成する領域にホウ素イオン７
２をイオン注入し、Ｎチャネル型ＦＥＴ６０を形成する
領域に砒素イオン６２をイオン注入する。
ってチタンシリサイド膜７３およびタングステンシリサ
イド膜６３をそれぞれの領域に形成する。しかる後、Ｐ
チャネル型ＦＥＴ７０を形成する領域にホウ素イオン７
２をイオン注入し、Ｎチャネル型ＦＥＴ６０を形成する
領域に砒素イオン６２をイオン注入する。
【０００７】次に図６（Ｄ）に示すように、熱処理を行
って表面にチタンシリサイド膜７３、７３が形成された
Ｐ型不純物拡散層７４，７４をＰチャネル型ＦＥＴ７０
のソースおよびドレイン領域として形成し、表面にタン
グステンシリサイド膜６３、６３が形成されたＮ型不純
物拡散層６４，６４をＮチャネル型ＦＥＴ６０のソース
およびドレイン領域として形成する。
って表面にチタンシリサイド膜７３、７３が形成された
Ｐ型不純物拡散層７４，７４をＰチャネル型ＦＥＴ７０
のソースおよびドレイン領域として形成し、表面にタン
グステンシリサイド膜６３、６３が形成されたＮ型不純
物拡散層６４，６４をＮチャネル型ＦＥＴ６０のソース
およびドレイン領域として形成する。
【０００８】また上記公開公報には、Ｐチャネル型ＦＥ
Ｔ７０のＰ型不純物拡散層やゲート電極上にチタンシリ
サイド膜を下層としタングステンシリサイド膜を上層と
して、一方、Ｎチャネル型ＦＥＴ６０のＮ型不純物拡散
層にタングステンシリサイド膜を下層としチタンシリサ
イド膜を上層とした積層シリサイド構造も開示されてい
る。
Ｔ７０のＰ型不純物拡散層やゲート電極上にチタンシリ
サイド膜を下層としタングステンシリサイド膜を上層と
して、一方、Ｎチャネル型ＦＥＴ６０のＮ型不純物拡散
層にタングステンシリサイド膜を下層としチタンシリサ
イド膜を上層とした積層シリサイド構造も開示されてい
る。
【０００９】
【発明が解決しようとする課題】しかしながら上記従来
技術では、Ｎ型シリコン面に被着するシリサイド膜とし
て、本来低抵抗化のために最も好ましいチタンシリサイ
ド膜を用いずタングステンシリサイド膜を用いているか
ら、抵抗値を所望する値に低減することはできない。
技術では、Ｎ型シリコン面に被着するシリサイド膜とし
て、本来低抵抗化のために最も好ましいチタンシリサイ
ド膜を用いずタングステンシリサイド膜を用いているか
ら、抵抗値を所望する値に低減することはできない。
【００１０】また、Ｐ型シリコン面にチタンシリサイド
膜を被着しＮ型シリコン面にタングステンシリサイド膜
を被着しているから、例えばＣＭＯＳを製造する場合に
製造工程が煩雑になり、これにより半導体装置の信頼性
が低下しコスト高となる。
膜を被着しＮ型シリコン面にタングステンシリサイド膜
を被着しているから、例えばＣＭＯＳを製造する場合に
製造工程が煩雑になり、これにより半導体装置の信頼性
が低下しコスト高となる。
【００１１】さらに積層シリサイド構造の場合、例えば
Ｐ型シリコン面に自己整合的にチタンシリサイド膜を形
成し、しかる後にタングステンシリシリサイド膜を形成
しているから、各膜にたいしてそれぞれシリサイド化の
工程を必要とし、かつ上層のタングステンシリシリサイ
ド膜を自己整合的に形成することは困難となる。
Ｐ型シリコン面に自己整合的にチタンシリサイド膜を形
成し、しかる後にタングステンシリシリサイド膜を形成
しているから、各膜にたいしてそれぞれシリサイド化の
工程を必要とし、かつ上層のタングステンシリシリサイ
ド膜を自己整合的に形成することは困難となる。
【００１２】したがって本発明の目的は、本来低抵抗化
のために最も好ましいチタンシリサイド膜をＮ型シリコ
ン面に被着し、安定した低抵抗値を得ることが可能な半
導体装置およびその製造方法を提供することである。
のために最も好ましいチタンシリサイド膜をＮ型シリコ
ン面に被着し、安定した低抵抗値を得ることが可能な半
導体装置およびその製造方法を提供することである。
【００１３】本発明の他の目的は、製造工程を簡素化し
かつＰチャネル型ＦＥＴおよびＮチャネル型ＦＥＴの両
ＦＥＴの抵抗値を低減することができるＣＭＯＳ構造の
半導体装置およびその製造方法を提供することである。
かつＰチャネル型ＦＥＴおよびＮチャネル型ＦＥＴの両
ＦＥＴの抵抗値を低減することができるＣＭＯＳ構造の
半導体装置およびその製造方法を提供することである。
【００１４】本発明の別の目的は、上層のシリサイド膜
も下層のシリサイド膜もともに所定の位置に自己整合的
に少ない工程数で形成することができる半導体装置の製
造方法を提供することである。
も下層のシリサイド膜もともに所定の位置に自己整合的
に少ない工程数で形成することができる半導体装置の製
造方法を提供することである。
【００１５】
【００１６】
【００１７】
【００１８】
【課題を解決するための手段】 本発明の特徴は、露出し
たシリコン面および絶縁膜を有する半導体基板上に第１
種の高融点金属の膜と第２種の高融点金属の膜を積層形
成し、しかる後にアニールを行なうことによりシリコン
面上の前記第１種および第２種の高融点金属の部分を同
時にシリサイド化する半導体装置の製造方法にある。こ
こで、前記露出したシリコン面は砒素を含有したＮ型の
面であり、前記第１種の高融点金属はチタンであり、前
記第２種の高融点金属はタングステン、モリブデンもし
くはタンタルまたはこれらの合金であることが好まし
く、前記アニールは窒素雰囲気で行う場合に特に効果的
である。また、前記第１種の高融点金属により下層のシ
リサイド膜を形成し、前記第２種の高融点金属により上
層のシリサイド膜することができる。あるいは、前記第
１種の高融点金属により下層のシリサイド膜を形成し、
前記第１種および第２種の高融点金属により上層の混合
シリサイド膜を形成することができる。
たシリコン面および絶縁膜を有する半導体基板上に第１
種の高融点金属の膜と第２種の高融点金属の膜を積層形
成し、しかる後にアニールを行なうことによりシリコン
面上の前記第１種および第２種の高融点金属の部分を同
時にシリサイド化する半導体装置の製造方法にある。こ
こで、前記露出したシリコン面は砒素を含有したＮ型の
面であり、前記第１種の高融点金属はチタンであり、前
記第２種の高融点金属はタングステン、モリブデンもし
くはタンタルまたはこれらの合金であることが好まし
く、前記アニールは窒素雰囲気で行う場合に特に効果的
である。また、前記第１種の高融点金属により下層のシ
リサイド膜を形成し、前記第２種の高融点金属により上
層のシリサイド膜することができる。あるいは、前記第
１種の高融点金属により下層のシリサイド膜を形成し、
前記第１種および第２種の高融点金属により上層の混合
シリサイド膜を形成することができる。
【００１９】
【実施例】以下図面を参照して本発明を説明する。
【００２０】図１および図２は本発明の第１の実施例の
半導体装置の製造方法を製造工程順に示した断面図であ
る。
半導体装置の製造方法を製造工程順に示した断面図であ
る。
【００２１】まず図１（Ａ）に示すように、Ｐ型単結晶
シリコン基板１１のＰチャネルＦＥＴ４０を形成する領
域に、リンを１５０ｋｅＶ、１×１０13／ｃｍ2 の条件
でイオン注入し、その後の活性化熱処理によりＮ型ウエ
ル領域１３を形成する。その後、基板主表面に選択酸化
法により膜厚５００ｎｍのフィ−ルド酸化膜１２を形成
する。フィ−ルド酸化膜１２に囲まれた活性領域のＰ型
の主面３１およびＮ型の主面４１に膜厚１０ｎｍのゲー
ト酸化膜１４を形成し、全体に膜厚３００ｎｍの実質的
ノンドープの多結晶シリコン膜を成長する。そしてフォ
トリソグラフィ−法とドライエッチング法により多結晶
シリコン膜およびゲート酸化膜をパターニングして、Ｎ
チャネル型ＦＥＴ３０を形成する主面３１上およびＰチ
ャネル型ＦＥＴ４０を形成する主面４１上にそれぞれゲ
ート酸化膜１４上の多結晶シリコンゲート電極１５を形
成する。その後、膜厚２００ｎｍのシリコン窒化膜を成
長し、異方性エッチングによるエッチバック法により各
ゲート電極１５の両側面にこのシリコン窒化膜によるサ
イドウォール１６を形成する。
シリコン基板１１のＰチャネルＦＥＴ４０を形成する領
域に、リンを１５０ｋｅＶ、１×１０13／ｃｍ2 の条件
でイオン注入し、その後の活性化熱処理によりＮ型ウエ
ル領域１３を形成する。その後、基板主表面に選択酸化
法により膜厚５００ｎｍのフィ−ルド酸化膜１２を形成
する。フィ−ルド酸化膜１２に囲まれた活性領域のＰ型
の主面３１およびＮ型の主面４１に膜厚１０ｎｍのゲー
ト酸化膜１４を形成し、全体に膜厚３００ｎｍの実質的
ノンドープの多結晶シリコン膜を成長する。そしてフォ
トリソグラフィ−法とドライエッチング法により多結晶
シリコン膜およびゲート酸化膜をパターニングして、Ｎ
チャネル型ＦＥＴ３０を形成する主面３１上およびＰチ
ャネル型ＦＥＴ４０を形成する主面４１上にそれぞれゲ
ート酸化膜１４上の多結晶シリコンゲート電極１５を形
成する。その後、膜厚２００ｎｍのシリコン窒化膜を成
長し、異方性エッチングによるエッチバック法により各
ゲート電極１５の両側面にこのシリコン窒化膜によるサ
イドウォール１６を形成する。
【００２２】次に図１（Ｂ）に示すように、Ｐチャネル
型ＦＥＴ４０を形成する領域をマスク材（図示省略）で
マスクしてＮチャネル型ＦＥＴ３０を形成する領域に砒
素イオン３２を注入エネルギー１００ｋｅＶ、打ち込み
量１×１０15／ｃｍ2 でイオン注入し、その後、Ｎチャ
ネル型ＦＥＴ３０を形成する領域をマスク材（図示省
略）でマスクしてＰチャネル型ＦＥＴ４０を形成する領
域にボロン（ＢＦ2 ）イオン４２を注入エネルギー７０
ｋｅＶ、打ち込み量１×１０15／ｃｍ2 でイオン注入す
る。その後、窒素雰囲気中で１０００℃、１０分間の活
性化熱処理を行うことにより、Ｎチャネル型ＦＥＴ３０
のソースおよびドレイン領域となるＮ型不純物拡散層３
３，３３を基板１１のＰ型主面３１から内部に形成し、
多結晶シリコンゲート電極１４からＮ型多結晶シリコン
ゲート電極３４を形成する。また、Ｐチャネル型ＦＥＴ
４０のソースおよびドレイン領域となるＰ型不純物拡散
層４３，４３をＮ型ウエル領域１３のＮ型主面４１から
内部に形成し、多結晶シリコンゲート電極１４からＰ型
多結晶シリコンゲート電極４４を形成する。
型ＦＥＴ４０を形成する領域をマスク材（図示省略）で
マスクしてＮチャネル型ＦＥＴ３０を形成する領域に砒
素イオン３２を注入エネルギー１００ｋｅＶ、打ち込み
量１×１０15／ｃｍ2 でイオン注入し、その後、Ｎチャ
ネル型ＦＥＴ３０を形成する領域をマスク材（図示省
略）でマスクしてＰチャネル型ＦＥＴ４０を形成する領
域にボロン（ＢＦ2 ）イオン４２を注入エネルギー７０
ｋｅＶ、打ち込み量１×１０15／ｃｍ2 でイオン注入す
る。その後、窒素雰囲気中で１０００℃、１０分間の活
性化熱処理を行うことにより、Ｎチャネル型ＦＥＴ３０
のソースおよびドレイン領域となるＮ型不純物拡散層３
３，３３を基板１１のＰ型主面３１から内部に形成し、
多結晶シリコンゲート電極１４からＮ型多結晶シリコン
ゲート電極３４を形成する。また、Ｐチャネル型ＦＥＴ
４０のソースおよびドレイン領域となるＰ型不純物拡散
層４３，４３をＮ型ウエル領域１３のＮ型主面４１から
内部に形成し、多結晶シリコンゲート電極１４からＰ型
多結晶シリコンゲート電極４４を形成する。
【００２３】その後、各不純物拡散層および多結晶シリ
コンゲート電極の表面に生成された自然酸化膜をフッ酸
により除去した後、チタン膜１７とタングステン膜１８
を順次堆積する。各不純物拡散層３３，４３、各多結晶
シリコンゲート電極３４，４４および各絶縁膜１２，１
６の露出する表面に被着する下層のチタン膜１７の膜厚
は２５ｎｍであり、チタン膜１７の上表面に被着する上
層のタングステン膜１８の膜厚は１０ｎｍである。チタ
ンとタングステンを大気を晒すことなく連続してスパッ
タして両膜を形成するから、チタン膜１７の上表面にチ
タン酸化膜が形成されない。したがってチタン膜の形成
後に大気に晒す非連続のスパッタに比べて電気的に低抵
抗の膜が得られる。
コンゲート電極の表面に生成された自然酸化膜をフッ酸
により除去した後、チタン膜１７とタングステン膜１８
を順次堆積する。各不純物拡散層３３，４３、各多結晶
シリコンゲート電極３４，４４および各絶縁膜１２，１
６の露出する表面に被着する下層のチタン膜１７の膜厚
は２５ｎｍであり、チタン膜１７の上表面に被着する上
層のタングステン膜１８の膜厚は１０ｎｍである。チタ
ンとタングステンを大気を晒すことなく連続してスパッ
タして両膜を形成するから、チタン膜１７の上表面にチ
タン酸化膜が形成されない。したがってチタン膜の形成
後に大気に晒す非連続のスパッタに比べて電気的に低抵
抗の膜が得られる。
【００２４】次に図２（Ａ）に示すように、窒素雰囲気
中でハロゲンランプの急速熱処理法（ＲＴＡ：Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により８０
０℃、３０秒の熱処理を行い、Ｎチャネル型ＦＥＴ３０
のＮ型不純物拡散層３３，３３の表面上およびＮ型多結
晶シリコンゲート電極３４の表面上、ならびにＰチャネ
ル型ＦＥＴ４０のＰ型不純物拡散層４３，４３の表面上
およびＰ型多結晶シリコンゲート電極４４の表面上に、
それぞれ被着するチタンシリサイド膜２７およびチタン
シリサイド膜２７の上面に被着するタングステンシリサ
イド膜２８からなる複合シリサイド膜を形成する。ここ
で、チタンシリサイド膜２７の膜厚は約６０ｎｍであ
り、タングステンシリサイド膜２８の膜厚は約２５ｎｍ
である。
中でハロゲンランプの急速熱処理法（ＲＴＡ：Ｒａｐｉ
ｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）により８０
０℃、３０秒の熱処理を行い、Ｎチャネル型ＦＥＴ３０
のＮ型不純物拡散層３３，３３の表面上およびＮ型多結
晶シリコンゲート電極３４の表面上、ならびにＰチャネ
ル型ＦＥＴ４０のＰ型不純物拡散層４３，４３の表面上
およびＰ型多結晶シリコンゲート電極４４の表面上に、
それぞれ被着するチタンシリサイド膜２７およびチタン
シリサイド膜２７の上面に被着するタングステンシリサ
イド膜２８からなる複合シリサイド膜を形成する。ここ
で、チタンシリサイド膜２７の膜厚は約６０ｎｍであ
り、タングステンシリサイド膜２８の膜厚は約２５ｎｍ
である。
【００２５】次に図２（Ｂ）に示すように、硫酸と過酸
化水素水の混合液により選択的にウエットエッチング
し、、シリコン窒化膜のサイドウォール１６上やフィ−
ルド酸化膜１２上の未反応のチタン膜１７とタングステ
ン膜１８のみを除去する。
化水素水の混合液により選択的にウエットエッチング
し、、シリコン窒化膜のサイドウォール１６上やフィ−
ルド酸化膜１２上の未反応のチタン膜１７とタングステ
ン膜１８のみを除去する。
【００２６】そしてチタンシリサイド膜２７の低抵抗化
のために、ＲＴＡ法により窒素雰囲気中で９００℃、１
０秒間の熱処理を行い、Ｎ型不純物拡散層３３，３３
上、Ｐ型不純物拡散層４３，４３上、Ｎ型多結晶シリコ
ンゲート電極３４上およびＰ型多結晶シリコンゲート電
極４４上に、これら不純物拡散層や多結晶シリコンより
も電気抵抗の小さなチタンシリサイド膜２７とタングス
テンシリサイド膜２８の複合シリサイド膜を得る。
のために、ＲＴＡ法により窒素雰囲気中で９００℃、１
０秒間の熱処理を行い、Ｎ型不純物拡散層３３，３３
上、Ｐ型不純物拡散層４３，４３上、Ｎ型多結晶シリコ
ンゲート電極３４上およびＰ型多結晶シリコンゲート電
極４４上に、これら不純物拡散層や多結晶シリコンより
も電気抵抗の小さなチタンシリサイド膜２７とタングス
テンシリサイド膜２８の複合シリサイド膜を得る。
【００２７】このようにして形成した構造は、その後の
層間絶縁膜（図示省略）の平坦化熱処理を施しても電気
抵抗値はばらつきが少なく、上記複合シリサイド膜を含
めたＮ型不純物拡散層、Ｐ型不純物拡散層およびＮ型、
Ｐ型多結晶シリコンゲート電極の層抵抗は、それぞれ４
Ω／□、４．５Ω／□および３Ω／□の安定した小さな
値が得られる。
層間絶縁膜（図示省略）の平坦化熱処理を施しても電気
抵抗値はばらつきが少なく、上記複合シリサイド膜を含
めたＮ型不純物拡散層、Ｐ型不純物拡散層およびＮ型、
Ｐ型多結晶シリコンゲート電極の層抵抗は、それぞれ４
Ω／□、４．５Ω／□および３Ω／□の安定した小さな
値が得られる。
【００２８】上述の窒素雰囲気中で８００℃、３０秒間
の熱処理を行う際、従来のチタンサリサイドプロセスで
は、チタンの窒化反応により窒化チタン（ＴｉＮX ）膜
が形成され、またＮ型不純物拡散層上ではドープされた
砒素の影響によりチタンはシリサイド化しにくい傾向が
ある。そのためＮ型不純物拡散層上では窒化チタンの膜
厚は厚くチタンシリサイドの膜厚は薄くなり、結果とし
てＰ型不純物拡散層上よりもＮ型不純物拡散層上のチタ
ンシリサイドの膜厚が薄くなる。
の熱処理を行う際、従来のチタンサリサイドプロセスで
は、チタンの窒化反応により窒化チタン（ＴｉＮX ）膜
が形成され、またＮ型不純物拡散層上ではドープされた
砒素の影響によりチタンはシリサイド化しにくい傾向が
ある。そのためＮ型不純物拡散層上では窒化チタンの膜
厚は厚くチタンシリサイドの膜厚は薄くなり、結果とし
てＰ型不純物拡散層上よりもＮ型不純物拡散層上のチタ
ンシリサイドの膜厚が薄くなる。
【００２９】すなわち従来のプロセスでは、Ｐ型シリコ
ン面上のに形成されるチタンシリサイドの膜厚とＮ型シ
リコン面上のに形成されるチタンシリサイドの膜厚とが
異なり、特にシリサイド化されにくいＮ型不純物拡散層
上では、チタンシリサイドの薄膜化により低電気抵抗の
膜にするためのＣ４９構造からＣ５４構造への相転移温
度が高温化することや、高温の熱処理によるチタンシリ
サイド膜の凝集に起因する電気抵抗の増大およびそのば
らつきの増大を生じ半導体装置の微細化・ＰＮの浅接合
化に際して大きな問題となっていた。
ン面上のに形成されるチタンシリサイドの膜厚とＮ型シ
リコン面上のに形成されるチタンシリサイドの膜厚とが
異なり、特にシリサイド化されにくいＮ型不純物拡散層
上では、チタンシリサイドの薄膜化により低電気抵抗の
膜にするためのＣ４９構造からＣ５４構造への相転移温
度が高温化することや、高温の熱処理によるチタンシリ
サイド膜の凝集に起因する電気抵抗の増大およびそのば
らつきの増大を生じ半導体装置の微細化・ＰＮの浅接合
化に際して大きな問題となっていた。
【００３０】これに対して本発明の第１の実施例では、
チタンとタングステンの積層膜をシリサイド化させる
際、窒素はタングステン膜中には拡散せず、従ってチタ
ンも窒化されない。このように耐熱性の高いタングステ
ンシリサイド膜がチタンシリサイド膜上に形成されてい
るためにシリサイド構造の耐熱性が高く、さらにＮ型不
純物拡散層等のＮ型シリコン面上に形成されるチタンシ
リサイド膜の膜厚をＰ型不純物拡散層上等のＰ型シリコ
ン面上に形成されるチタンシリサイド膜の膜厚とほぼ同
じ値にすることができる。そのため相転移温度の高温化
や薄膜化による凝集反応が抑制でき、設計ルールが微細
で浅いＰＮ接合を有する半導体装置に適用しても、良好
で安定した電気特性が得られる。
チタンとタングステンの積層膜をシリサイド化させる
際、窒素はタングステン膜中には拡散せず、従ってチタ
ンも窒化されない。このように耐熱性の高いタングステ
ンシリサイド膜がチタンシリサイド膜上に形成されてい
るためにシリサイド構造の耐熱性が高く、さらにＮ型不
純物拡散層等のＮ型シリコン面上に形成されるチタンシ
リサイド膜の膜厚をＰ型不純物拡散層上等のＰ型シリコ
ン面上に形成されるチタンシリサイド膜の膜厚とほぼ同
じ値にすることができる。そのため相転移温度の高温化
や薄膜化による凝集反応が抑制でき、設計ルールが微細
で浅いＰＮ接合を有する半導体装置に適用しても、良好
で安定した電気特性が得られる。
【００３１】なお上記第１の実施例ではチタン上に形成
する高融点金属膜をタングステンで説明した。しかしこ
の高融点金属膜はタングステンのほかにモリブデンもし
くはタンタルでもあるいはこれらの合金でも同様の効果
が期待できる。
する高融点金属膜をタングステンで説明した。しかしこ
の高融点金属膜はタングステンのほかにモリブデンもし
くはタンタルでもあるいはこれらの合金でも同様の効果
が期待できる。
【００３２】次に図３を参照して本発明の第２の実施例
の半導体装置の製造方法を説明する。
の半導体装置の製造方法を説明する。
【００３３】第２の実施例の図３（Ａ）、（Ｂ）は第１
の実施例の図２（Ａ）、（Ｂ）に相当する工程であり、
図１（Ａ）、（Ｂ）の工程は両実施例に共通である。ま
た、図３（Ａ）、（Ｂ）において、図１（Ａ）、（Ｂ）
および図２（Ａ）、（Ｂ）と同一もしくは類似の機能の
箇所は同じ符号で示してあるから重複する説明は省略す
る。
の実施例の図２（Ａ）、（Ｂ）に相当する工程であり、
図１（Ａ）、（Ｂ）の工程は両実施例に共通である。ま
た、図３（Ａ）、（Ｂ）において、図１（Ａ）、（Ｂ）
および図２（Ａ）、（Ｂ）と同一もしくは類似の機能の
箇所は同じ符号で示してあるから重複する説明は省略す
る。
【００３４】先の第１の実施例ではチタン膜１７の膜厚
は２５ｎｍでありタングステン膜１８の膜厚は１０ｎｍ
であったが、この第２の実施例ではチタン膜１７の膜厚
は２５ｎｍでありタングステン膜１８の膜厚は２０ｎｍ
である。この場合、膜厚の制御性を向上させるために、
既知の手法であるコリメートスパッタ法を用いることが
できる。
は２５ｎｍでありタングステン膜１８の膜厚は１０ｎｍ
であったが、この第２の実施例ではチタン膜１７の膜厚
は２５ｎｍでありタングステン膜１８の膜厚は２０ｎｍ
である。この場合、膜厚の制御性を向上させるために、
既知の手法であるコリメートスパッタ法を用いることが
できる。
【００３５】まず図３（Ａ）に示すように、窒素雰囲気
中でハロゲンランプのＲＴＡ法により６５０℃、３０秒
の熱処理を行い、Ｎチャネル型ＦＥＴ３０のＮ型不純物
拡散層３３，３３の表面上およびＮ型多結晶シリコンゲ
ート電極３４の表面上、ならびにＰチャネル型ＦＥＴ４
０のＰ型不純物拡散層４３，４３の表面上およびＰ型多
結晶シリコンゲート電極４４の表面上に、それぞれ被着
するチタンシリサイド膜２７およびチタンシリサイド膜
２７の上面に被着するチタンタングステンシリサイド膜
２９からなる複合シリサイド膜を形成する。ここで、チ
タンシリサイド膜２７の膜厚は約６０ｎｍであり、チタ
ンタングステンシリサイド膜２９の膜厚は約１０ｎｍで
ある。
中でハロゲンランプのＲＴＡ法により６５０℃、３０秒
の熱処理を行い、Ｎチャネル型ＦＥＴ３０のＮ型不純物
拡散層３３，３３の表面上およびＮ型多結晶シリコンゲ
ート電極３４の表面上、ならびにＰチャネル型ＦＥＴ４
０のＰ型不純物拡散層４３，４３の表面上およびＰ型多
結晶シリコンゲート電極４４の表面上に、それぞれ被着
するチタンシリサイド膜２７およびチタンシリサイド膜
２７の上面に被着するチタンタングステンシリサイド膜
２９からなる複合シリサイド膜を形成する。ここで、チ
タンシリサイド膜２７の膜厚は約６０ｎｍであり、チタ
ンタングステンシリサイド膜２９の膜厚は約１０ｎｍで
ある。
【００３６】次に図３（Ｂ）に示すように、硫酸と過酸
化水素水の混合液により選択的にウエットエッチング
し、、シリコン窒化膜のサイドウォール１６上やフィ−
ルド酸化膜１２上の未反応のチタン膜１７とタングステ
ン膜１８ならびにチタンタングステンシリサイド膜２９
上の未反応のタングステン膜表面部分１８’のみを除去
する。
化水素水の混合液により選択的にウエットエッチング
し、、シリコン窒化膜のサイドウォール１６上やフィ−
ルド酸化膜１２上の未反応のチタン膜１７とタングステ
ン膜１８ならびにチタンタングステンシリサイド膜２９
上の未反応のタングステン膜表面部分１８’のみを除去
する。
【００３７】そしてシリサイド膜の低抵抗化のために、
ＲＴＡ法により窒素雰囲気中で９００℃、１０秒間の熱
処理を行う。
ＲＴＡ法により窒素雰囲気中で９００℃、１０秒間の熱
処理を行う。
【００３８】このようにして形成した構造は、その後の
層間絶縁膜（図示省略）の平坦化熱処理を施しても電気
抵抗値はばらつきが少なく、上記シリサイド膜を含めた
Ｎ型不純物拡散層、Ｐ型不純物拡散層およびＮ型、Ｐ型
多結晶シリコンゲート電極の層抵抗は、それぞれ５Ω／
□、５．５Ω／□および４Ω／□の安定した小さな値が
得られる。
層間絶縁膜（図示省略）の平坦化熱処理を施しても電気
抵抗値はばらつきが少なく、上記シリサイド膜を含めた
Ｎ型不純物拡散層、Ｐ型不純物拡散層およびＮ型、Ｐ型
多結晶シリコンゲート電極の層抵抗は、それぞれ５Ω／
□、５．５Ω／□および４Ω／□の安定した小さな値が
得られる。
【００３９】上述のシリサイド化の窒素雰囲気中で６５
０℃、３０秒間の熱処理を行うと、第１の実施例とは異
なり、チタンシリサイド膜２７が約６０ｎｍの膜厚で、
チタンタングステンシリサイド膜２９が約１０ｎｍの膜
厚で形成される。
０℃、３０秒間の熱処理を行うと、第１の実施例とは異
なり、チタンシリサイド膜２７が約６０ｎｍの膜厚で、
チタンタングステンシリサイド膜２９が約１０ｎｍの膜
厚で形成される。
【００４０】シリサイド化の熱処理を６００℃より高く
８００℃より低い温度で行なうとこのような構造にな
る。それより高い温度でシリサイド化の熱処理を行なう
と第１の実施例のようにチタンシリサイド膜とタングス
テンシリサイド膜の積層構造となる。
８００℃より低い温度で行なうとこのような構造にな
る。それより高い温度でシリサイド化の熱処理を行なう
と第１の実施例のようにチタンシリサイド膜とタングス
テンシリサイド膜の積層構造となる。
【００４１】この実施例でもシリサイド膜全体の耐熱性
が向上し、さらに従来のプロセスと比較して、Ｎ型不純
物拡散層等のＮ型シリコン面上に形成されるチタンシリ
サイド膜の膜厚が厚く形成されているため相転移温度の
高温化や薄膜化による凝集反応が抑制できる。そのた
め、微細で浅いＰＮ接合を有する半導体装置へ適用した
場合でも、良好で安定した電気特性が得られる。
が向上し、さらに従来のプロセスと比較して、Ｎ型不純
物拡散層等のＮ型シリコン面上に形成されるチタンシリ
サイド膜の膜厚が厚く形成されているため相転移温度の
高温化や薄膜化による凝集反応が抑制できる。そのた
め、微細で浅いＰＮ接合を有する半導体装置へ適用した
場合でも、良好で安定した電気特性が得られる。
【００４２】なお上記第２の実施例でもチタン上に形成
する高融点金属膜をタングステンで説明した。しかしこ
の高融点金属膜はタングステンのほかにモリブデンもし
くはタンタルでもあるいはこれらの合金でも同様の効果
が期待できる。
する高融点金属膜をタングステンで説明した。しかしこ
の高融点金属膜はタングステンのほかにモリブデンもし
くはタンタルでもあるいはこれらの合金でも同様の効果
が期待できる。
【００４３】また上記第１および第２の実施例では絶縁
膜上の多結晶シリコン電極配線としてゲート酸化膜上の
多結晶シリコンゲート電極を例示したが、これがフィ−
ルド絶縁膜上または層間絶縁膜上の他の多結晶シリコン
配線でもよく、また多結晶シリコンゲート電極と連続的
に形成される多結晶シリコンのワード線でもよいことは
明らかである。
膜上の多結晶シリコン電極配線としてゲート酸化膜上の
多結晶シリコンゲート電極を例示したが、これがフィ−
ルド絶縁膜上または層間絶縁膜上の他の多結晶シリコン
配線でもよく、また多結晶シリコンゲート電極と連続的
に形成される多結晶シリコンのワード線でもよいことは
明らかである。
【００４４】次に図４および図５を参照しシート抵抗の
ゲート幅依存性についての実験データを説明する。
ゲート幅依存性についての実験データを説明する。
【００４５】試料は多結晶シリコンゲート電極をパター
ニングした後、両側面にサイドウォ−ル絶縁膜を形成
し、ボロン（図４の場合）、砒素（図５の場合）をイオ
ン注入し活性化熱処理を行ってそれぞれＰ型多結晶シリ
コンゲート電極（図４の場合）およびＮ型多結晶シリコ
ンゲート電極（図５の場合）を形成した。
ニングした後、両側面にサイドウォ−ル絶縁膜を形成
し、ボロン（図４の場合）、砒素（図５の場合）をイオ
ン注入し活性化熱処理を行ってそれぞれＰ型多結晶シリ
コンゲート電極（図４の場合）およびＮ型多結晶シリコ
ンゲート電極（図５の場合）を形成した。
【００４６】そして膜厚３５ｎｍのチタン（Ｔｉ）膜の
みを形成し、窒素雰囲気でランプアニールして多結晶シ
リコン電極上面にシリサイド膜を形成した後、未反応の
Ｔｉ膜を除去して、このシリサイド膜を含めた多結晶シ
リコンゲート電極のシート抵抗とそのゲート幅との関係
を測定したデータを白丸（○）で示し、同一条件の複数
の試料間におけるばらつきを縦点線で示す。
みを形成し、窒素雰囲気でランプアニールして多結晶シ
リコン電極上面にシリサイド膜を形成した後、未反応の
Ｔｉ膜を除去して、このシリサイド膜を含めた多結晶シ
リコンゲート電極のシート抵抗とそのゲート幅との関係
を測定したデータを白丸（○）で示し、同一条件の複数
の試料間におけるばらつきを縦点線で示す。
【００４７】一方、膜厚２５ｎｍのチタン（Ｔｉ）膜上
に膜厚２０ｎｍのタングステン（Ｗ）膜を積層形成し、
窒素雰囲気でランプアニールして多結晶シリコン電極上
面に本発明によるシリサイド膜を形成した後、未反応の
Ｔｉ膜およびＷ膜を除去して、このシリサイド膜を含め
た多結晶シリコンゲート電極のシート抵抗とそのゲート
幅との関係を測定したデータを黒丸（●）で示し、同一
条件の複数の試料間におけるばらつきを縦実線で示す。
に膜厚２０ｎｍのタングステン（Ｗ）膜を積層形成し、
窒素雰囲気でランプアニールして多結晶シリコン電極上
面に本発明によるシリサイド膜を形成した後、未反応の
Ｔｉ膜およびＷ膜を除去して、このシリサイド膜を含め
た多結晶シリコンゲート電極のシート抵抗とそのゲート
幅との関係を測定したデータを黒丸（●）で示し、同一
条件の複数の試料間におけるばらつきを縦実線で示す。
【００４８】Ｔｉ膜のみによりシリサイド膜を形成した
場合（白丸：○）では、図４に示すＰ型多結晶シリコン
ゲート電極ではシート抵抗値がゲート幅が減少してもほ
とんど変化しないが、図５に示すＮ型多結晶シリコンゲ
ート電極ではゲート幅の減少にともなってシート抵抗値
が増加し、かつ、ばらつきも大きくなる。
場合（白丸：○）では、図４に示すＰ型多結晶シリコン
ゲート電極ではシート抵抗値がゲート幅が減少してもほ
とんど変化しないが、図５に示すＮ型多結晶シリコンゲ
ート電極ではゲート幅の減少にともなってシート抵抗値
が増加し、かつ、ばらつきも大きくなる。
【００４９】一方、Ｔｉ膜上にＷ膜を積層して本発明に
よるシリサイド膜を形成した場合（黒丸：●）では、図
４に示すＰ型多結晶シリコンゲート電極では従来のＴｉ
膜のみの値と同じでほとんど変化しないし、図５に示す
Ｎ型多結晶シリコンゲート電極においてもゲート幅の減
少にともなうシート抵抗値の増加がほとんどなく低い値
を示し、かつ、ばらつきも減少できることがわかる。
よるシリサイド膜を形成した場合（黒丸：●）では、図
４に示すＰ型多結晶シリコンゲート電極では従来のＴｉ
膜のみの値と同じでほとんど変化しないし、図５に示す
Ｎ型多結晶シリコンゲート電極においてもゲート幅の減
少にともなうシート抵抗値の増加がほとんどなく低い値
を示し、かつ、ばらつきも減少できることがわかる。
【００５０】
【発明の効果】以上のように本発明は、単結晶シリコン
基板のＮ型不純物領域、例えばＮ型不純物拡散層の表面
およびＮ型不純物を含有する多結晶シリコン電極配線、
例えば多結晶シリコンゲート電極の表面に、チタンシリ
サイド膜を下層とし、タングステン、モリブデンもしく
はタンタルまたはこれらの合金のシリサイド膜あるいは
タングステン、モリブデンもしくはタンタルとチタンと
が混在したシリサイド膜を上層としたので、本来低抵抗
化のために最も好ましいチタンシリサイド膜をＮ型シリ
コン面に被着し、安定した低抵抗値を得ることが可能と
なる。
基板のＮ型不純物領域、例えばＮ型不純物拡散層の表面
およびＮ型不純物を含有する多結晶シリコン電極配線、
例えば多結晶シリコンゲート電極の表面に、チタンシリ
サイド膜を下層とし、タングステン、モリブデンもしく
はタンタルまたはこれらの合金のシリサイド膜あるいは
タングステン、モリブデンもしくはタンタルとチタンと
が混在したシリサイド膜を上層としたので、本来低抵抗
化のために最も好ましいチタンシリサイド膜をＮ型シリ
コン面に被着し、安定した低抵抗値を得ることが可能と
なる。
【００５１】また本発明は、Ｐ型不純物領域の表面およ
びＰ型不純物を含有する多結晶シリコン電極配線の表面
にも同様の積層シリサイド構成にしたので、製造工程を
簡素化しかつＰチャネル型ＦＥＴおよびＮチャネル型Ｆ
ＥＴの両ＦＥＴの抵抗値を安定に低減したＣＭＯＳを得
ることができる。
びＰ型不純物を含有する多結晶シリコン電極配線の表面
にも同様の積層シリサイド構成にしたので、製造工程を
簡素化しかつＰチャネル型ＦＥＴおよびＮチャネル型Ｆ
ＥＴの両ＦＥＴの抵抗値を安定に低減したＣＭＯＳを得
ることができる。
【００５２】さらに本発明は、露出したシリコン面およ
び絶縁膜を有する半導体基板上に第１種の高融点金属の
膜と第２種の高融点金属の膜を積層形成し、しかる後に
アニールを行なうことによりシリコン面上の前記第１種
および第２種の高融点金属の部分を同時にシリサイド化
するので、上層のシリサイド膜も下層のシリサイド膜も
共に所定の位置に自己整合的に少ない工程数で形成する
ことができる。
び絶縁膜を有する半導体基板上に第１種の高融点金属の
膜と第２種の高融点金属の膜を積層形成し、しかる後に
アニールを行なうことによりシリコン面上の前記第１種
および第２種の高融点金属の部分を同時にシリサイド化
するので、上層のシリサイド膜も下層のシリサイド膜も
共に所定の位置に自己整合的に少ない工程数で形成する
ことができる。
【図１】本発明の第１の実施例の半導体装置の製造方法
を製造工程順に示した断面図である。
を製造工程順に示した断面図である。
【図２】図１の続きの製造工程を順に示した断面図であ
る。
る。
【図３】本発明の第２の実施例の半導体装置の製造方法
の図２に対応する製造工程を順に示した断面図である。
の図２に対応する製造工程を順に示した断面図である。
【図４】本発明と従来技術について、Ｐ型多結晶シリコ
ンゲート電極におけるシート抵抗のゲート幅依存性に関
する実験結果を示す図である。
ンゲート電極におけるシート抵抗のゲート幅依存性に関
する実験結果を示す図である。
【図５】本発明と従来技術について、Ｎ型多結晶シリコ
ンゲート電極におけるシート抵抗のゲート幅依存性に関
する実験結果を示す図である。
ンゲート電極におけるシート抵抗のゲート幅依存性に関
する実験結果を示す図である。
【図６】従来技術の半導体装置およびその製造方法を製
造工程順に示した断面図である。
造工程順に示した断面図である。
１１ Ｐ型単結晶シリコン基板 １２ フィ−ルド酸化膜 １３ Ｎ型ウエル領域 １４ ゲート酸化膜 １５ 多結晶シリコンゲート電極 １６ サイドウォール １７ チタン膜 １８ タングステン膜 ２７ チタンシリサイド膜 ２８ タングステンシリサイド膜 ２９ チタンタングステンシリサイド膜 ３０ ＮチャネルＦＥＴ ３１ Ｐ型の主面 ３２ 砒素イオン ３３ Ｎ型不純物拡散層 ３４ Ｎ型シリコンゲート電極 ４０ ＰチャネルＦＥＴ ４１ Ｎ型の主面 ４２ ボロンイオン ４３ Ｐ型不純物拡散層 ４４ Ｐ型シリコンゲート電極 ５１ Ｎ型シリコン基板 ５２ フィ−ルド酸化膜 ５３ Ｐウェル ５４ ゲート酸化膜 ５５ ポリシリコンゲート電極 ５６，５９ シリコン酸化膜 ５８ Ｐ+ 型チャネルストッパー ６０ Ｎチャネル型ＦＥＴ ６１ タングステン膜 ６２ 砒素イオン ６３ タングステンシリサイド膜 ６４ Ｎ型不純物拡散層 ７０ Ｐチャネル型ＦＥＴ ７１ チタン膜 ７２ ホウ素イオン ７３ チタンシリサイド膜 ７４ Ｐ型不純物拡散層
Claims (6)
- 【請求項１】 露出したシリコン面および絶縁膜を有す
る半導体基板上に第１種の高融点金属の膜と第２種の高
融点金属の膜とを積層形成し、しかる後にアニールを行
なうことにより、前記シリコン面上の前記第１種および
第２種の高融点金属の部分を同時にシリサイド化するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記露出したシリコン面は砒素を含有し
たＮ型の面であり、前記第１種の高融点金属はチタンで
あり、前記第２種の高融点金属はタングステン、モリブ
デンもしくはタンタルまたはこれらの合金であることを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】 前記アニールは窒素雰囲気で行うことを
特徴とする請求項１もしくは請求項２に記載の半導体装
置の製造方法。 - 【請求項４】 前記露出したシリコン面は、Ｐ型の面と
Ｎ型の面を有していることを特徴とする請求項１に記載
の半導体装置の製造方法。 - 【請求項５】 前記第１種の高融点金属により下層のシ
リサイド膜を形成し、前記第２種の高融点金属により上
層のシリサイド膜を形成することを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項６】 前記第１種の高融点金属により下層のシ
リサイド膜を形成し、前記第１種および第２種の高融点
金属により上層の混合シリサイド膜を形成することを特
徴とする請求項１に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025818A JP2827881B2 (ja) | 1994-02-24 | 1994-02-24 | 半導体装置の製造方法 |
| KR1019950003628A KR950025883A (ko) | 1994-02-24 | 1995-02-24 | 적층된 실리사이드 구조를 갖는 반도체 디바이스의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6025818A JP2827881B2 (ja) | 1994-02-24 | 1994-02-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07235607A JPH07235607A (ja) | 1995-09-05 |
| JP2827881B2 true JP2827881B2 (ja) | 1998-11-25 |
Family
ID=12176452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6025818A Expired - Fee Related JP2827881B2 (ja) | 1994-02-24 | 1994-02-24 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2827881B2 (ja) |
| KR (1) | KR950025883A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203237A (ja) * | 2006-03-09 | 2006-08-03 | Toshiba Corp | 絶縁ゲート型電界効果トランジスタを含む半導体装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3105508B2 (ja) * | 1989-04-07 | 2000-11-06 | エスジーエス トムソン マイクロエレクトロニクス インク． | 多層ポリサイド構造を保護するための高融点金属シリサイド被覆 |
-
1994
- 1994-02-24 JP JP6025818A patent/JP2827881B2/ja not_active Expired - Fee Related
-
1995
- 1995-02-24 KR KR1019950003628A patent/KR950025883A/ko active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR950025883A (ko) | 1995-09-18 |
| JPH07235607A (ja) | 1995-09-05 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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