JP2827881B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置製造方法に
係わり、特にサリサイド技術による絶縁ゲート電界効果
トランジスタ(以下、FET、と称す)のシリサイド構
製造方法に関する。
【0002】
【従来の技術】サリサイド技術は、絶縁膜に囲まれた単
結晶シリコン表面や多結晶シリコン表面に選択的・自己
整合的に高融点金属シリサイド膜を形成することが出来
るので、単結晶シリコンに形成された不純物拡散層ある
いは多結晶シリコンのゲート電極や配線の抵抗値を低減
させるのに有効な技術である。
【0003】一般的には半導体基板上に一種類の高融点
金属シリサイド膜を形成するが、高融点金属を使い分け
て半導体基板上に二種類の高融点金属シリサイド膜を用
いる、特開昭62−62555号公報に開示された従来
技術を図6を参照して説明する。
【0004】まず図6(A)に示すように、N型シリコ
ン基板51の主面に選択的にフィ−ルド酸化膜52およ
びP+ 型チャネルストッパー58を形成し、Pウェル5
3を形成する。そしてPチャネル型FET70を形成す
る領域上およびNチャネル型FET60を形成する領域
上にそれぞれゲート酸化膜54、ポリシリコンゲート電
極55およびゲート電極の上面と側面を被覆するシリコ
ン酸化膜56からなるゲート構造を形成する。
【0005】次に図6(B)に示すように、全面にチタ
ン膜71を形成した後、シリコン酸化膜59をマスクに
してNチャネル型FET60を形成する領域のチタン膜
71を除去しそこにタングステン膜61を形成する。
【0006】次に図6(C)に示すように、熱処理を行
ってチタンシリサイド膜73およびタングステンシリサ
イド膜63をそれぞれの領域に形成する。しかる後、P
チャネル型FET70を形成する領域にホウ素イオン7
2をイオン注入し、Nチャネル型FET60を形成する
領域に砒素イオン62をイオン注入する。
【0007】次に図6(D)に示すように、熱処理を行
って表面にチタンシリサイド膜73、73が形成された
P型不純物拡散層74,74をPチャネル型FET70
のソースおよびドレイン領域として形成し、表面にタン
グステンシリサイド膜63、63が形成されたN型不純
物拡散層64,64をNチャネル型FET60のソース
およびドレイン領域として形成する。
【0008】また上記公開公報には、Pチャネル型FE
T70のP型不純物拡散層やゲート電極上にチタンシリ
サイド膜を下層としタングステンシリサイド膜を上層と
して、一方、Nチャネル型FET60のN型不純物拡散
層にタングステンシリサイド膜を下層としチタンシリサ
イド膜を上層とした積層シリサイド構造も開示されてい
る。
【0009】
【発明が解決しようとする課題】しかしながら上記従来
技術では、N型シリコン面に被着するシリサイド膜とし
て、本来低抵抗化のために最も好ましいチタンシリサイ
ド膜を用いずタングステンシリサイド膜を用いているか
ら、抵抗値を所望する値に低減することはできない。
【0010】また、P型シリコン面にチタンシリサイド
膜を被着しN型シリコン面にタングステンシリサイド膜
を被着しているから、例えばCMOSを製造する場合に
製造工程が煩雑になり、これにより半導体装置の信頼性
が低下しコスト高となる。
【0011】さらに積層シリサイド構造の場合、例えば
P型シリコン面に自己整合的にチタンシリサイド膜を形
成し、しかる後にタングステンシリシリサイド膜を形成
しているから、各膜にたいしてそれぞれシリサイド化の
工程を必要とし、かつ上層のタングステンシリシリサイ
ド膜を自己整合的に形成することは困難となる。
【0012】したがって本発明の目的は、本来低抵抗化
のために最も好ましいチタンシリサイド膜をN型シリコ
ン面に被着し、安定した低抵抗値を得ることが可能な半
導体装置およびその製造方法を提供することである。
【0013】本発明の他の目的は、製造工程を簡素化し
かつPチャネル型FETおよびNチャネル型FETの両
FETの抵抗値を低減することができるCMOS構造の
半導体装置およびその製造方法を提供することである。
【0014】本発明の別の目的は、上層のシリサイド膜
も下層のシリサイド膜もともに所定の位置に自己整合的
に少ない工程数で形成することができる半導体装置の製
造方法を提供することである。
【0015】
【0016】
【0017】
【0018】
【課題を解決するための手段】 本発明の特徴は、露出し
たシリコン面および絶縁膜を有する半導体基板上に第1
種の高融点金属の膜と第2種の高融点金属の膜を積層形
成し、しかる後にアニールを行なうことによりシリコン
面上の前記第1種および第2種の高融点金属の部分を同
時にシリサイド化する半導体装置の製造方法にある。こ
こで、前記露出したシリコン面は砒素を含有したN型の
面であり、前記第1種の高融点金属はチタンであり、前
記第2種の高融点金属はタングステン、モリブデンもし
くはタンタルまたはこれらの合金であることが好まし
く、前記アニールは窒素雰囲気で行う場合に特に効果的
である。また、前記第1種の高融点金属により下層のシ
リサイド膜を形成し、前記第2種の高融点金属により上
層のシリサイド膜することができる。あるいは、前記第
1種の高融点金属により下層のシリサイド膜を形成し、
前記第1種および第2種の高融点金属により上層の混合
シリサイド膜を形成することができる。
【0019】
【実施例】以下図面を参照して本発明を説明する。
【0020】図1および図2は本発明の第1の実施例の
半導体装置製造方法を製造工程順に示した断面図であ
る。
【0021】まず図1(A)に示すように、P型単結晶
シリコン基板11のPチャネルFET40を形成する領
域に、リンを150keV、1×1013/cm2 の条件
でイオン注入し、その後の活性化熱処理によりN型ウエ
ル領域13を形成する。その後、基板主表面に選択酸化
法により膜厚500nmのフィ−ルド酸化膜12を形成
する。フィ−ルド酸化膜12に囲まれた活性領域のP型
の主面31およびN型の主面41に膜厚10nmのゲー
ト酸化膜14を形成し、全体に膜厚300nmの実質的
ノンドープの多結晶シリコン膜を成長する。そしてフォ
トリソグラフィ−法とドライエッチング法により多結晶
シリコン膜およびゲート酸化膜をパターニングして、N
チャネル型FET30を形成する主面31上およびPチ
ャネル型FET40を形成する主面41上にそれぞれゲ
ート酸化膜14上の多結晶シリコンゲート電極15を形
成する。その後、膜厚200nmのシリコン窒化膜を成
長し、異方性エッチングによるエッチバック法により各
ゲート電極15の両側面にこのシリコン窒化膜によるサ
イドウォール16を形成する。
【0022】次に図1(B)に示すように、Pチャネル
型FET40を形成する領域をマスク材(図示省略)で
マスクしてNチャネル型FET30を形成する領域に砒
素イオン32を注入エネルギー100keV、打ち込み
量1×1015/cm2 でイオン注入し、その後、Nチャ
ネル型FET30を形成する領域をマスク材(図示省
略)でマスクしてPチャネル型FET40を形成する領
域にボロン(BF2 )イオン42を注入エネルギー70
keV、打ち込み量1×1015/cm2 でイオン注入す
る。その後、窒素雰囲気中で1000℃、10分間の活
性化熱処理を行うことにより、Nチャネル型FET30
のソースおよびドレイン領域となるN型不純物拡散層3
3,33を基板11のP型主面31から内部に形成し、
多結晶シリコンゲート電極14からN型多結晶シリコン
ゲート電極34を形成する。また、Pチャネル型FET
40のソースおよびドレイン領域となるP型不純物拡散
層43,43をN型ウエル領域13のN型主面41から
内部に形成し、多結晶シリコンゲート電極14からP型
多結晶シリコンゲート電極44を形成する。
【0023】その後、各不純物拡散層および多結晶シリ
コンゲート電極の表面に生成された自然酸化膜をフッ酸
により除去した後、チタン膜17とタングステン膜18
を順次堆積する。各不純物拡散層33,43、各多結晶
シリコンゲート電極34,44および各絶縁膜12,1
6の露出する表面に被着する下層のチタン膜17の膜厚
は25nmであり、チタン膜17の上表面に被着する上
層のタングステン膜18の膜厚は10nmである。チタ
ンとタングステンを大気を晒すことなく連続してスパッ
タして両膜を形成するから、チタン膜17の上表面にチ
タン酸化膜が形成されない。したがってチタン膜の形成
後に大気に晒す非連続のスパッタに比べて電気的に低抵
抗の膜が得られる。
【0024】次に図2(A)に示すように、窒素雰囲気
中でハロゲンランプの急速熱処理法(RTA:Rapi
d Thermal Annealing)により80
0℃、30秒の熱処理を行い、Nチャネル型FET30
のN型不純物拡散層33,33の表面上およびN型多結
晶シリコンゲート電極34の表面上、ならびにPチャネ
ル型FET40のP型不純物拡散層43,43の表面上
およびP型多結晶シリコンゲート電極44の表面上に、
それぞれ被着するチタンシリサイド膜27およびチタン
シリサイド膜27の上面に被着するタングステンシリサ
イド膜28からなる複合シリサイド膜を形成する。ここ
で、チタンシリサイド膜27の膜厚は約60nmであ
り、タングステンシリサイド膜28の膜厚は約25nm
である。
【0025】次に図2(B)に示すように、硫酸と過酸
化水素水の混合液により選択的にウエットエッチング
し、、シリコン窒化膜のサイドウォール16上やフィ−
ルド酸化膜12上の未反応のチタン膜17とタングステ
ン膜18のみを除去する。
【0026】そしてチタンシリサイド膜27の低抵抗化
のために、RTA法により窒素雰囲気中で900℃、1
0秒間の熱処理を行い、N型不純物拡散層33,33
上、P型不純物拡散層43,43上、N型多結晶シリコ
ンゲート電極34上およびP型多結晶シリコンゲート電
極44上に、これら不純物拡散層や多結晶シリコンより
も電気抵抗の小さなチタンシリサイド膜27とタングス
テンシリサイド膜28の複合シリサイド膜を得る。
【0027】このようにして形成した構造は、その後の
層間絶縁膜(図示省略)の平坦化熱処理を施しても電気
抵抗値はばらつきが少なく、上記複合シリサイド膜を含
めたN型不純物拡散層、P型不純物拡散層およびN型、
P型多結晶シリコンゲート電極の層抵抗は、それぞれ4
Ω/□、4.5Ω/□および3Ω/□の安定した小さな
値が得られる。
【0028】上述の窒素雰囲気中で800℃、30秒間
の熱処理を行う際、従来のチタンサリサイドプロセスで
は、チタンの窒化反応により窒化チタン(TiNX )膜
が形成され、またN型不純物拡散層上ではドープされた
砒素の影響によりチタンはシリサイド化しにくい傾向が
ある。そのためN型不純物拡散層上では窒化チタンの膜
厚は厚くチタンシリサイドの膜厚は薄くなり、結果とし
てP型不純物拡散層上よりもN型不純物拡散層上のチタ
ンシリサイドの膜厚が薄くなる。
【0029】すなわち従来のプロセスでは、P型シリコ
ン面上のに形成されるチタンシリサイドの膜厚とN型シ
リコン面上のに形成されるチタンシリサイドの膜厚とが
異なり、特にシリサイド化されにくいN型不純物拡散層
上では、チタンシリサイドの薄膜化により低電気抵抗の
膜にするためのC49構造からC54構造への相転移温
度が高温化することや、高温の熱処理によるチタンシリ
サイド膜の凝集に起因する電気抵抗の増大およびそのば
らつきの増大を生じ半導体装置の微細化・PNの浅接合
化に際して大きな問題となっていた。
【0030】これに対して本発明の第1の実施例では、
チタンとタングステンの積層膜をシリサイド化させる
際、窒素はタングステン膜中には拡散せず、従ってチタ
ンも窒化されない。このように耐熱性の高いタングステ
ンシリサイド膜がチタンシリサイド膜上に形成されてい
るためにシリサイド構造の耐熱性が高く、さらにN型不
純物拡散層等のN型シリコン面上に形成されるチタンシ
リサイド膜の膜厚をP型不純物拡散層上等のP型シリコ
ン面上に形成されるチタンシリサイド膜の膜厚とほぼ同
じ値にすることができる。そのため相転移温度の高温化
や薄膜化による凝集反応が抑制でき、設計ルールが微細
で浅いPN接合を有する半導体装置に適用しても、良好
で安定した電気特性が得られる。
【0031】なお上記第1の実施例ではチタン上に形成
する高融点金属膜をタングステンで説明した。しかしこ
の高融点金属膜はタングステンのほかにモリブデンもし
くはタンタルでもあるいはこれらの合金でも同様の効果
が期待できる。
【0032】次に図3を参照して本発明の第2の実施例
の半導体装置製造方法を説明する。
【0033】第2の実施例の図3(A)、(B)は第1
の実施例の図2(A)、(B)に相当する工程であり、
図1(A)、(B)の工程は両実施例に共通である。ま
た、図3(A)、(B)において、図1(A)、(B)
および図2(A)、(B)と同一もしくは類似の機能の
箇所は同じ符号で示してあるから重複する説明は省略す
る。
【0034】先の第1の実施例ではチタン膜17の膜厚
は25nmでありタングステン膜18の膜厚は10nm
であったが、この第2の実施例ではチタン膜17の膜厚
は25nmでありタングステン膜18の膜厚は20nm
である。この場合、膜厚の制御性を向上させるために、
既知の手法であるコリメートスパッタ法を用いることが
できる。
【0035】まず図3(A)に示すように、窒素雰囲気
中でハロゲンランプのRTA法により650℃、30秒
の熱処理を行い、Nチャネル型FET30のN型不純物
拡散層33,33の表面上およびN型多結晶シリコンゲ
ート電極34の表面上、ならびにPチャネル型FET4
0のP型不純物拡散層43,43の表面上およびP型多
結晶シリコンゲート電極44の表面上に、それぞれ被着
するチタンシリサイド膜27およびチタンシリサイド膜
27の上面に被着するチタンタングステンシリサイド膜
29からなる複合シリサイド膜を形成する。ここで、チ
タンシリサイド膜27の膜厚は約60nmであり、チタ
ンタングステンシリサイド膜29の膜厚は約10nmで
ある。
【0036】次に図3(B)に示すように、硫酸と過酸
化水素水の混合液により選択的にウエットエッチング
し、、シリコン窒化膜のサイドウォール16上やフィ−
ルド酸化膜12上の未反応のチタン膜17とタングステ
ン膜18ならびにチタンタングステンシリサイド膜29
上の未反応のタングステン膜表面部分18’のみを除去
する。
【0037】そしてシリサイド膜の低抵抗化のために、
RTA法により窒素雰囲気中で900℃、10秒間の熱
処理を行う。
【0038】このようにして形成した構造は、その後の
層間絶縁膜(図示省略)の平坦化熱処理を施しても電気
抵抗値はばらつきが少なく、上記シリサイド膜を含めた
N型不純物拡散層、P型不純物拡散層およびN型、P型
多結晶シリコンゲート電極の層抵抗は、それぞれ5Ω/
□、5.5Ω/□および4Ω/□の安定した小さな値が
得られる。
【0039】上述のシリサイド化の窒素雰囲気中で65
0℃、30秒間の熱処理を行うと、第1の実施例とは異
なり、チタンシリサイド膜27が約60nmの膜厚で、
チタンタングステンシリサイド膜29が約10nmの膜
厚で形成される。
【0040】シリサイド化の熱処理を600℃より高く
800℃より低い温度で行なうとこのような構造にな
る。それより高い温度でシリサイド化の熱処理を行なう
と第1の実施例のようにチタンシリサイド膜とタングス
テンシリサイド膜の積層構造となる。
【0041】この実施例でもシリサイド膜全体の耐熱性
が向上し、さらに従来のプロセスと比較して、N型不純
物拡散層等のN型シリコン面上に形成されるチタンシリ
サイド膜の膜厚が厚く形成されているため相転移温度の
高温化や薄膜化による凝集反応が抑制できる。そのた
め、微細で浅いPN接合を有する半導体装置へ適用した
場合でも、良好で安定した電気特性が得られる。
【0042】なお上記第2の実施例でもチタン上に形成
する高融点金属膜をタングステンで説明した。しかしこ
の高融点金属膜はタングステンのほかにモリブデンもし
くはタンタルでもあるいはこれらの合金でも同様の効果
が期待できる。
【0043】また上記第1および第2の実施例では絶縁
膜上の多結晶シリコン電極配線としてゲート酸化膜上の
多結晶シリコンゲート電極を例示したが、これがフィ−
ルド絶縁膜上または層間絶縁膜上の他の多結晶シリコン
配線でもよく、また多結晶シリコンゲート電極と連続的
に形成される多結晶シリコンのワード線でもよいことは
明らかである。
【0044】次に図4および図5を参照しシート抵抗の
ゲート幅依存性についての実験データを説明する。
【0045】試料は多結晶シリコンゲート電極をパター
ニングした後、両側面にサイドウォ−ル絶縁膜を形成
し、ボロン(図4の場合)、砒素(図5の場合)をイオ
ン注入し活性化熱処理を行ってそれぞれP型多結晶シリ
コンゲート電極(図4の場合)およびN型多結晶シリコ
ンゲート電極(図5の場合)を形成した。
【0046】そして膜厚35nmのチタン(Ti)膜の
みを形成し、窒素雰囲気でランプアニールして多結晶シ
リコン電極上面にシリサイド膜を形成した後、未反応の
Ti膜を除去して、このシリサイド膜を含めた多結晶シ
リコンゲート電極のシート抵抗とそのゲート幅との関係
を測定したデータを白丸(○)で示し、同一条件の複数
の試料間におけるばらつきを縦点線で示す。
【0047】一方、膜厚25nmのチタン(Ti)膜上
に膜厚20nmのタングステン(W)膜を積層形成し、
窒素雰囲気でランプアニールして多結晶シリコン電極上
面に本発明によるシリサイド膜を形成した後、未反応の
Ti膜およびW膜を除去して、このシリサイド膜を含め
た多結晶シリコンゲート電極のシート抵抗とそのゲート
幅との関係を測定したデータを黒丸(●)で示し、同一
条件の複数の試料間におけるばらつきを縦実線で示す。
【0048】Ti膜のみによりシリサイド膜を形成した
場合(白丸:○)では、図4に示すP型多結晶シリコン
ゲート電極ではシート抵抗値がゲート幅が減少してもほ
とんど変化しないが、図5に示すN型多結晶シリコンゲ
ート電極ではゲート幅の減少にともなってシート抵抗値
が増加し、かつ、ばらつきも大きくなる。
【0049】一方、Ti膜上にW膜を積層して本発明に
よるシリサイド膜を形成した場合(黒丸:●)では、図
4に示すP型多結晶シリコンゲート電極では従来のTi
膜のみの値と同じでほとんど変化しないし、図5に示す
N型多結晶シリコンゲート電極においてもゲート幅の減
少にともなうシート抵抗値の増加がほとんどなく低い値
を示し、かつ、ばらつきも減少できることがわかる。
【0050】
【発明の効果】以上のように本発明は、単結晶シリコン
基板のN型不純物領域、例えばN型不純物拡散層の表面
およびN型不純物を含有する多結晶シリコン電極配線、
例えば多結晶シリコンゲート電極の表面に、チタンシリ
サイド膜を下層とし、タングステン、モリブデンもしく
はタンタルまたはこれらの合金のシリサイド膜あるいは
タングステン、モリブデンもしくはタンタルとチタンと
が混在したシリサイド膜を上層としたので、本来低抵抗
化のために最も好ましいチタンシリサイド膜をN型シリ
コン面に被着し、安定した低抵抗値を得ることが可能と
なる。
【0051】また本発明は、P型不純物領域の表面およ
びP型不純物を含有する多結晶シリコン電極配線の表面
にも同様の積層シリサイド構成にしたので、製造工程を
簡素化しかつPチャネル型FETおよびNチャネル型F
ETの両FETの抵抗値を安定に低減したCMOSを得
ることができる。
【0052】さらに本発明は、露出したシリコン面およ
び絶縁膜を有する半導体基板上に第1種の高融点金属の
膜と第2種の高融点金属の膜を積層形成し、しかる後に
アニールを行なうことによりシリコン面上の前記第1種
および第2種の高融点金属の部分を同時にシリサイド化
するので、上層のシリサイド膜も下層のシリサイド膜も
共に所定の位置に自己整合的に少ない工程数で形成する
ことができる。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体装置製造方法
を製造工程順に示した断面図である。
【図2】図1の続きの製造工程を順に示した断面図であ
る。
【図3】本発明の第2の実施例の半導体装置製造方法
の図2に対応する製造工程を順に示した断面図である。
【図4】本発明と従来技術について、P型多結晶シリコ
ンゲート電極におけるシート抵抗のゲート幅依存性に関
する実験結果を示す図である。
【図5】本発明と従来技術について、N型多結晶シリコ
ンゲート電極におけるシート抵抗のゲート幅依存性に関
する実験結果を示す図である。
【図6】従来技術の半導体装置およびその製造方法を製
造工程順に示した断面図である。
【符号の説明】
11 P型単結晶シリコン基板 12 フィ−ルド酸化膜 13 N型ウエル領域 14 ゲート酸化膜 15 多結晶シリコンゲート電極 16 サイドウォール 17 チタン膜 18 タングステン膜 27 チタンシリサイド膜 28 タングステンシリサイド膜 29 チタンタングステンシリサイド膜 30 NチャネルFET 31 P型の主面 32 砒素イオン 33 N型不純物拡散層 34 N型シリコンゲート電極 40 PチャネルFET 41 N型の主面 42 ボロンイオン 43 P型不純物拡散層 44 P型シリコンゲート電極 51 N型シリコン基板 52 フィ−ルド酸化膜 53 Pウェル 54 ゲート酸化膜 55 ポリシリコンゲート電極 56,59 シリコン酸化膜 58 P+ 型チャネルストッパー 60 Nチャネル型FET 61 タングステン膜 62 砒素イオン 63 タングステンシリサイド膜 64 N型不純物拡散層 70 Pチャネル型FET 71 チタン膜 72 ホウ素イオン 73 チタンシリサイド膜 74 P型不純物拡散層

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項1】 露出したシリコン面および絶縁膜を有す
    る半導体基板上に第1種の高融点金属の膜と第2種の高
    融点金属の膜とを積層形成し、しかる後にアニールを行
    なうことにより、前記シリコン面上の前記第1種および
    第2種の高融点金属の部分を同時にシリサイド化するこ
    とを特徴とする半導体装置の製造方法。
  2. 【請求項2】 前記露出したシリコン面は砒素を含有し
    たN型の面であり、前記第1種の高融点金属はチタンで
    あり、前記第2種の高融点金属はタングステン、モリブ
    デンもしくはタンタルまたはこれらの合金であることを
    特徴とする請求項1に記載の半導体装置の製造方法。
  3. 【請求項3】 前記アニールは窒素雰囲気で行うことを
    特徴とする請求項1もしくは請求項2に記載の半導体装
    置の製造方法。
  4. 【請求項4】 前記露出したシリコン面は、P型の面と
    N型の面を有していることを特徴とする請求項1に記載
    の半導体装置の製造方法。
  5. 【請求項5】 前記第1種の高融点金属により下層のシ
    リサイド膜を形成し、前記第2種の高融点金属により上
    層のシリサイド膜を形成することを特徴とする請求項1
    に記載の半導体装置の製造方法。
  6. 【請求項6】 前記第1種の高融点金属により下層のシ
    リサイド膜を形成し、前記第1種および第2種の高融点
    金属により上層の混合シリサイド膜を形成することを特
    徴とする請求項1に記載の半導体装置の製造方法。
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