JP2630292B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に、ゲート，ソース及びドレインを自己整合的
にシリサイド化することにより、低抵抗化を図るＭＯＳ
型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に
関する。
関し、特に、ゲート，ソース及びドレインを自己整合的
にシリサイド化することにより、低抵抗化を図るＭＯＳ
型電界効果トランジスタ（ＭＯＳＦＥＴ）の製造方法に
関する。
【０００２】
【従来の技術】半導体装置の製造方法の一つとして知ら
れる従来のサリサイドプロセスでは、シリサイド化材料
としてチタンが用いられてきた。これは高融点金属シリ
サイドの中で、チタンシリサイドの電気抵抗率が最も低
いためである。図３は従来のサリサイドプロセスを工程
順に示す縦断面図である。
れる従来のサリサイドプロセスでは、シリサイド化材料
としてチタンが用いられてきた。これは高融点金属シリ
サイドの中で、チタンシリサイドの電気抵抗率が最も低
いためである。図３は従来のサリサイドプロセスを工程
順に示す縦断面図である。
【０００３】図３（ａ）に示されるようにＰ型シリコン
基板３０１に、Ｎウェル３０２を既知の方法により形成
した後、Ｐ型シリコン基板３０１表面の所定の領域に絶
縁膜としてシリコン酸化膜より構成されるフィールド酸
化膜３０３を選択酸化法により形成する。
基板３０１に、Ｎウェル３０２を既知の方法により形成
した後、Ｐ型シリコン基板３０１表面の所定の領域に絶
縁膜としてシリコン酸化膜より構成されるフィールド酸
化膜３０３を選択酸化法により形成する。
【０００４】このフィールド酸化膜３０３に囲まれた活
性領域に、シリコン酸化膜より構成されるゲート酸化膜
３０４と多結晶シリコンを順次成長し、多結晶シリコン
にリンを既知の手法によりドープして多結晶シリコンの
電気抵抗の低減を図る。
性領域に、シリコン酸化膜より構成されるゲート酸化膜
３０４と多結晶シリコンを順次成長し、多結晶シリコン
にリンを既知の手法によりドープして多結晶シリコンの
電気抵抗の低減を図る。
【０００５】次いで、既知の方法であるフォトリソグラ
フィー法とドライエッチ法により、リンをドープした前
記多結晶シリコンをパターンニングしてゲート電極３０
５を形成し、さらにフォトリソグラフィー法とイオン注
入法により低濃度のＮ型不純物拡散層３１３と低濃度の
Ｐ型不純物拡散層３１４を形成する。
フィー法とドライエッチ法により、リンをドープした前
記多結晶シリコンをパターンニングしてゲート電極３０
５を形成し、さらにフォトリソグラフィー法とイオン注
入法により低濃度のＮ型不純物拡散層３１３と低濃度の
Ｐ型不純物拡散層３１４を形成する。
【０００６】次いで、ゲート電極３０５の側面にシリコ
ン酸化膜あるいはシリコン窒化膜から構成されるサイド
ウェール絶縁膜３０６を既知のＣＶＤ技術と異方性のド
ライエッチング技術を用いて形成する。
ン酸化膜あるいはシリコン窒化膜から構成されるサイド
ウェール絶縁膜３０６を既知のＣＶＤ技術と異方性のド
ライエッチング技術を用いて形成する。
【０００７】続いて図３（ｂ）に示されるようにフォト
リソグラフィー法とイオン注入法により、Ｎ型不純物拡
散層３０７とＰ型不純物拡散層３０８を形成する。かく
してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造としてＮ型ソース・ドレイン領域３０７，Ｐ型
ソース・ドレイン領域３０８が形成される。次いで、ゲ
ート電極３０５表面とシリコン基板表面の自然酸化膜を
除去し、チタン３０９をスパッタ堆積する。
リソグラフィー法とイオン注入法により、Ｎ型不純物拡
散層３０７とＰ型不純物拡散層３０８を形成する。かく
してＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉ
ｎ）構造としてＮ型ソース・ドレイン領域３０７，Ｐ型
ソース・ドレイン領域３０８が形成される。次いで、ゲ
ート電極３０５表面とシリコン基板表面の自然酸化膜を
除去し、チタン３０９をスパッタ堆積する。
【０００８】次に図３（ｃ）に示されように窒素雰囲気
中で７００℃以下の急速熱処理（以下ＲＴＡ）すること
により、シリコンと接触するチタンのみを反応・シリサ
イド化し、Ｃ４９型構造のチタンシリサイド３１０を形
成する。この際、フィールド酸化膜及びサイドウォール
絶縁膜３０６と接触するチタンと半導体基板上のチタン
の一部は窒化されて窒化チタン３１１となる。
中で７００℃以下の急速熱処理（以下ＲＴＡ）すること
により、シリコンと接触するチタンのみを反応・シリサ
イド化し、Ｃ４９型構造のチタンシリサイド３１０を形
成する。この際、フィールド酸化膜及びサイドウォール
絶縁膜３０６と接触するチタンと半導体基板上のチタン
の一部は窒化されて窒化チタン３１１となる。
【０００９】次に図３（ｄ）に示されるようにアンモニ
ア水及び過酸化水素水等の混合液などによりウェットエ
ッチングして窒化チタンのみを選択的に除去する。次い
で、前述のＲＴＡよりも高温（８００℃以上）の窒素雰
囲気中のＲＴＡを行い、前記Ｃ４９型構造のチタンシリ
サイド３１０よりも電気抵抗率の低いＣ５４型構造のチ
タンシリサイド３１２を形成する。
ア水及び過酸化水素水等の混合液などによりウェットエ
ッチングして窒化チタンのみを選択的に除去する。次い
で、前述のＲＴＡよりも高温（８００℃以上）の窒素雰
囲気中のＲＴＡを行い、前記Ｃ４９型構造のチタンシリ
サイド３１０よりも電気抵抗率の低いＣ５４型構造のチ
タンシリサイド３１２を形成する。
【００１０】次に図３（ｅ）に示されるように層間絶縁
膜として不純物を含まないシリコン酸化膜３１５を堆積
し、続いてボロンあるいはリンなどの不純物を含んだシ
リコン酸化膜３１６を堆積し、この層間絶縁膜の焼きし
めを行う。
膜として不純物を含まないシリコン酸化膜３１５を堆積
し、続いてボロンあるいはリンなどの不純物を含んだシ
リコン酸化膜３１６を堆積し、この層間絶縁膜の焼きし
めを行う。
【００１１】以上に示したサリサイドプロセスを用いる
ことにより、多結晶シリコン，Ｎ型及びＰ型不純物拡散
層が自己整合的にシリサイド化されるために低抵抗化さ
れ、デバイスの高速化が図れる。このサリサイドプロセ
スは、必要とする領域に限って選択的にシリサイド化で
きる利点がある。
ことにより、多結晶シリコン，Ｎ型及びＰ型不純物拡散
層が自己整合的にシリサイド化されるために低抵抗化さ
れ、デバイスの高速化が図れる。このサリサイドプロセ
スは、必要とする領域に限って選択的にシリサイド化で
きる利点がある。
【００１２】
【発明が解決しようとする課題】しかしながら、図３に
よって示した従来の技術では、実際にはフィールド絶縁
膜３０３上やサイドウォール絶縁膜３０６上のチタン３
０９もシリコン酸化膜あるいはシリコン窒化膜と僅かに
反応して、フィールド絶縁膜３０３上やサイドウォール
絶縁膜３０６上には薄いチタンシリサイド層が形成され
る。ところが、この層は前記の選択的なウェットエッチ
ングでは除去することができず、ゲート電極３０５間、
ゲート電極３０５と不純物拡散層３０７，３０８間、不
純物拡散層３０７，３０８間で絶縁膜３０３あるいは３
０６上に形成された薄いチタンシリサイド層を通して電
気的にリークが発生してしまい、良好な電気特性や高い
製造歩留りは得られないと言う問題がある。
よって示した従来の技術では、実際にはフィールド絶縁
膜３０３上やサイドウォール絶縁膜３０６上のチタン３
０９もシリコン酸化膜あるいはシリコン窒化膜と僅かに
反応して、フィールド絶縁膜３０３上やサイドウォール
絶縁膜３０６上には薄いチタンシリサイド層が形成され
る。ところが、この層は前記の選択的なウェットエッチ
ングでは除去することができず、ゲート電極３０５間、
ゲート電極３０５と不純物拡散層３０７，３０８間、不
純物拡散層３０７，３０８間で絶縁膜３０３あるいは３
０６上に形成された薄いチタンシリサイド層を通して電
気的にリークが発生してしまい、良好な電気特性や高い
製造歩留りは得られないと言う問題がある。
【００１３】本発明の目的は、隣接した高い抵抗率を有
する高融点金属シリサイド層間に電気的なリークが発生
することを防止する半導体装置の製造方法を提供するこ
とにある。
する高融点金属シリサイド層間に電気的なリークが発生
することを防止する半導体装置の製造方法を提供するこ
とにある。
【００１４】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、半導体基板
上に選択的に形成される絶縁膜間に高融点金属シリサイ
ド層を形成する半導体装置の製造方法であって、前記絶
縁膜上の未反応の高融点金属を除去し、その後、前記絶
縁膜上に残留する不要な高融点金属シリサイド層を酸化
することにより絶縁化するものである。
め、本発明に係る半導体装置の製造方法は、半導体基板
上に選択的に形成される絶縁膜間に高融点金属シリサイ
ド層を形成する半導体装置の製造方法であって、前記絶
縁膜上の未反応の高融点金属を除去し、その後、前記絶
縁膜上に残留する不要な高融点金属シリサイド層を酸化
することにより絶縁化するものである。
【００１５】また、絶縁膜形成工程と、堆積工程と、シ
リサイド層形成工程と、除去工程と、絶縁化工程とを有
し、半導体基板上に選択的に形成される絶縁膜間に高融
点金属シリサイド層を形成する半導体装置の製造方法で
あって、絶縁膜形成工程は、半導体基板上の所定の領域
に絶縁膜を選択的に形成するものであり、堆積工程は、
前記絶縁膜間の半導体基板上に高融点金属を層状に堆積
するものであり、シリサイド層形成工程は、熱処理を行
い前記高融点金属と前記半導体基板とを反応させて半導
体基板上に高融点金属シリサイド層を形成するものであ
り、除去工程は、前記絶縁膜上の未反応の高融点金属を
除去するものであり、絶縁化工程は、前記絶縁膜上に残
留する不要な高融点金属シリサイド層を酸化することに
より絶縁化するものである。
リサイド層形成工程と、除去工程と、絶縁化工程とを有
し、半導体基板上に選択的に形成される絶縁膜間に高融
点金属シリサイド層を形成する半導体装置の製造方法で
あって、絶縁膜形成工程は、半導体基板上の所定の領域
に絶縁膜を選択的に形成するものであり、堆積工程は、
前記絶縁膜間の半導体基板上に高融点金属を層状に堆積
するものであり、シリサイド層形成工程は、熱処理を行
い前記高融点金属と前記半導体基板とを反応させて半導
体基板上に高融点金属シリサイド層を形成するものであ
り、除去工程は、前記絶縁膜上の未反応の高融点金属を
除去するものであり、絶縁化工程は、前記絶縁膜上に残
留する不要な高融点金属シリサイド層を酸化することに
より絶縁化するものである。
【００１６】また、絶縁膜形成工程と、堆積工程と、シ
リサイド層形成工程と、除去工程と、絶縁化工程とを有
し、半導体基板上に選択的に形成される絶縁膜間に高融
点金属シリサイド層を形成する半導体装置の製造方法で
あって、絶縁膜形成工程は、半導体基板上の所定の領域
に絶縁膜を選択的に形成するものであり、堆積工程は、
前記絶縁膜間の半導体基板上に高融点金属を層状に堆積
するものであり、シリサイド層形成工程は、熱処理を行
い前記高融点金属と前記半導体基板とを反応させて半導
体基板上に高融点金属シリサイド層を形成するものであ
り、除去工程は、前記絶縁膜上の未反応の高融点金属を
除去するものであり、絶縁化工程は、前記半導体基板上
に層間絶縁膜を堆積後に、熱処理を行い、前記絶縁膜上
に残留する不要な高融点金属シリサイド層を酸化して絶
縁化するものである。
リサイド層形成工程と、除去工程と、絶縁化工程とを有
し、半導体基板上に選択的に形成される絶縁膜間に高融
点金属シリサイド層を形成する半導体装置の製造方法で
あって、絶縁膜形成工程は、半導体基板上の所定の領域
に絶縁膜を選択的に形成するものであり、堆積工程は、
前記絶縁膜間の半導体基板上に高融点金属を層状に堆積
するものであり、シリサイド層形成工程は、熱処理を行
い前記高融点金属と前記半導体基板とを反応させて半導
体基板上に高融点金属シリサイド層を形成するものであ
り、除去工程は、前記絶縁膜上の未反応の高融点金属を
除去するものであり、絶縁化工程は、前記半導体基板上
に層間絶縁膜を堆積後に、熱処理を行い、前記絶縁膜上
に残留する不要な高融点金属シリサイド層を酸化して絶
縁化するものである。
【００１７】また、前記絶縁化工程は、酸化性ガス雰囲
気中の熱処理により行うものである。
気中の熱処理により行うものである。
【００１８】また、前記絶縁化工程は、酸化性ガスのプ
ラズマ雰囲気に晒して熱処理を行うものである。
ラズマ雰囲気に晒して熱処理を行うものである。
【００１９】また、前記層間絶縁膜は、シリコン酸化膜
である。
である。
【００２０】また、前記高融点金属は、チタン材であ
り、前記半導体基板は、シリコン基板であり、前記シリ
サイド層形成工程は、急速加熱処理により、高い抵抗率
を有する高融点金属シリサイド層を形成するものであ
り、前記絶縁化工程は、急速加熱処理により、絶縁膜上
の不要な高融点金属シリサイド層を低い抵抗率を有する
シリサイド層に相転移するものである。
り、前記半導体基板は、シリコン基板であり、前記シリ
サイド層形成工程は、急速加熱処理により、高い抵抗率
を有する高融点金属シリサイド層を形成するものであ
り、前記絶縁化工程は、急速加熱処理により、絶縁膜上
の不要な高融点金属シリサイド層を低い抵抗率を有する
シリサイド層に相転移するものである。
【００２１】
【作用】前述のとおり、絶縁膜上に堆積したチタンも急
速熱処理によって絶縁膜であるシリコン酸化膜あるいは
シリコン窒化膜と僅かに反応し、薄いチタンシリサイド
層を形成し、窒化チタンのウェットエッチングによる除
去後も絶縁膜上に残留する。
速熱処理によって絶縁膜であるシリコン酸化膜あるいは
シリコン窒化膜と僅かに反応し、薄いチタンシリサイド
層を形成し、窒化チタンのウェットエッチングによる除
去後も絶縁膜上に残留する。
【００２２】本発明によれば、半導体基板と反応せずに
半導体基板の絶縁膜上に残留する高融点金属を除去し、
その後、前記絶縁膜上に残留する高融点金属シリサイド
層を熱処理の酸化により絶縁化する。具体的には、半導
体基板としてシリコン基板，高融点金属としてチタンを
用いた場合について説明する。
半導体基板の絶縁膜上に残留する高融点金属を除去し、
その後、前記絶縁膜上に残留する高融点金属シリサイド
層を熱処理の酸化により絶縁化する。具体的には、半導
体基板としてシリコン基板，高融点金属としてチタンを
用いた場合について説明する。
【００２３】本発明によれば、絶縁膜上に残留した薄い
導電性のチタンシリサイド層を酸化することで絶縁化
し、電気的リークの生じない信頼性の高い半導体装置が
得られる。薄い導電性のチタンシリサイド層を酸化する
には、窒化チタンをウェットエッチングにより除去した
後に、酸素雰囲気中で８００℃以上の熱処理を１０秒間
以上行えば良い。ここで酸化の温度を上げるか、あるい
は酸化の時間を長くすれば、絶縁膜上に残留したチタン
シリサイド層の絶縁化はより容易になるが、０．５μｍ
以下の微細線幅のゲート電極上及び拡散層上に形成した
４０ｎｍ程度の膜厚のチタンシリサイド層は耐熱性が低
く、高温あるいは長時間の熱処理、例えば８６０℃，１
０秒、あるいは７５０℃，１分の熱処理によってチタン
シリサイド層は凝集して高抵抗化する。従って、酸化の
条件は、８００℃から８５０℃で１０秒間行うのがよ
い。
導電性のチタンシリサイド層を酸化することで絶縁化
し、電気的リークの生じない信頼性の高い半導体装置が
得られる。薄い導電性のチタンシリサイド層を酸化する
には、窒化チタンをウェットエッチングにより除去した
後に、酸素雰囲気中で８００℃以上の熱処理を１０秒間
以上行えば良い。ここで酸化の温度を上げるか、あるい
は酸化の時間を長くすれば、絶縁膜上に残留したチタン
シリサイド層の絶縁化はより容易になるが、０．５μｍ
以下の微細線幅のゲート電極上及び拡散層上に形成した
４０ｎｍ程度の膜厚のチタンシリサイド層は耐熱性が低
く、高温あるいは長時間の熱処理、例えば８６０℃，１
０秒、あるいは７５０℃，１分の熱処理によってチタン
シリサイド層は凝集して高抵抗化する。従って、酸化の
条件は、８００℃から８５０℃で１０秒間行うのがよ
い。
【００２４】また、７００℃以下の窒素雰囲気中の第１
のＲＴＡによりＣ４９型構造のチタンシリサイド形成後
に、窒化チタンをウェットエッチングにより除去し、８
００℃以上の窒素雰囲気中の第２のＲＴＡを行いＣ５４
型構造のチタンシリサイドに相転移させた後に、酸素雰
囲気中８００℃以上の熱処理を行っても、前記絶縁膜上
に残留した薄い導電層であるチタンシリサイド層の全て
を絶縁化することはできない。
のＲＴＡによりＣ４９型構造のチタンシリサイド形成後
に、窒化チタンをウェットエッチングにより除去し、８
００℃以上の窒素雰囲気中の第２のＲＴＡを行いＣ５４
型構造のチタンシリサイドに相転移させた後に、酸素雰
囲気中８００℃以上の熱処理を行っても、前記絶縁膜上
に残留した薄い導電層であるチタンシリサイド層の全て
を絶縁化することはできない。
【００２５】一般に、チタンとシリコン酸化膜あるいは
シリコン窒化膜の反応により形成したチタンシリサイド
は、チタン過剰のチタンシリサイドであるＴｉ5Ｓｉ3で
あることが知られている（ジャーナル・オブ・アプライ
ドフィジクス，１９８８，ｐ３４４〜３５３）。従っ
て、酸素雰囲気中の８００℃，１０秒程度の低温短時間
の熱処理で酸化できるのはこの薄いＴｉ5Ｓｉ3であると
考えられる。
シリコン窒化膜の反応により形成したチタンシリサイド
は、チタン過剰のチタンシリサイドであるＴｉ5Ｓｉ3で
あることが知られている（ジャーナル・オブ・アプライ
ドフィジクス，１９８８，ｐ３４４〜３５３）。従っ
て、酸素雰囲気中の８００℃，１０秒程度の低温短時間
の熱処理で酸化できるのはこの薄いＴｉ5Ｓｉ3であると
考えられる。
【００２６】一方、窒化チタンを除去した後に、絶縁膜
上に残留したＴｉ5Ｓｉ3が、８００℃以上の熱処理で、
どのような構造になるかは知られていないが、チタンダ
イシリサイド（ＴｉＳｉ2）になり、その後の酸素雰囲
気中の８００℃，１０秒程度の低温短時間の熱処理では
酸化され難くなると考えられる。従って、７００℃以下
の温度で、チタンシリサイド層を形成した後に、ウェッ
トエッチングにより窒化チタンを選択的に除去し、その
後で絶縁膜上に残留したＴｉ5Ｓｉ3を酸化することが重
要である。
上に残留したＴｉ5Ｓｉ3が、８００℃以上の熱処理で、
どのような構造になるかは知られていないが、チタンダ
イシリサイド（ＴｉＳｉ2）になり、その後の酸素雰囲
気中の８００℃，１０秒程度の低温短時間の熱処理では
酸化され難くなると考えられる。従って、７００℃以下
の温度で、チタンシリサイド層を形成した後に、ウェッ
トエッチングにより窒化チタンを選択的に除去し、その
後で絶縁膜上に残留したＴｉ5Ｓｉ3を酸化することが重
要である。
【００２７】薄い導電性のチタンシリサイド層を酸化す
る別の方法として、窒化チタンをウェットエッチングに
より除去した後に、層間絶縁膜としてシリコン酸化膜を
堆積し、次いで８００℃以上の熱処理を１０秒間以上行
ってもよい。
る別の方法として、窒化チタンをウェットエッチングに
より除去した後に、層間絶縁膜としてシリコン酸化膜を
堆積し、次いで８００℃以上の熱処理を１０秒間以上行
ってもよい。
【００２８】本方法によれば、酸素雰囲気中の熱処理よ
りも、より多くの酸素が層間絶縁膜であるシリコン酸化
膜から効率よく、絶縁膜上に形成されたチタンシリサイ
ド層に供給されるため、前記チタンシリサイド層をより
酸化し易くなる。また、本方法では、絶縁膜上のチタン
シリサイド層の酸化と、層間絶縁膜の焼きしめと、ゲー
ト電極及び拡散層上に形成したチタンシリサイドのＣ４
９構造からＣ５４構造への相転移のための熱処理とを一
工程で行うため、半導体装置の製造の工程数が削減で
き、かつ熱処理工程が減少することで、前述のゲート電
極及び拡散層上のチタンシリサイドが、凝集により高抵
抗化するという問題も解決できる。
りも、より多くの酸素が層間絶縁膜であるシリコン酸化
膜から効率よく、絶縁膜上に形成されたチタンシリサイ
ド層に供給されるため、前記チタンシリサイド層をより
酸化し易くなる。また、本方法では、絶縁膜上のチタン
シリサイド層の酸化と、層間絶縁膜の焼きしめと、ゲー
ト電極及び拡散層上に形成したチタンシリサイドのＣ４
９構造からＣ５４構造への相転移のための熱処理とを一
工程で行うため、半導体装置の製造の工程数が削減で
き、かつ熱処理工程が減少することで、前述のゲート電
極及び拡散層上のチタンシリサイドが、凝集により高抵
抗化するという問題も解決できる。
【００２９】図４は、合計のゲート幅が８０ｃｍになる
ように得られた複数の並列ＰチャンネルＭＯＳトランジ
スタのソース・ドレイン領域に対して、ゲート電極に負
の４Ｖなる電圧を印加した条件においてゲート電極とソ
ース・ドレイン領域との間のリーク電流値を測定した結
果を示している。
ように得られた複数の並列ＰチャンネルＭＯＳトランジ
スタのソース・ドレイン領域に対して、ゲート電極に負
の４Ｖなる電圧を印加した条件においてゲート電極とソ
ース・ドレイン領域との間のリーク電流値を測定した結
果を示している。
【００３０】図４（ａ）は、従来の方法でチタンシリサ
イドを形成したもので、第１のＲＴＡを窒素雰囲気中６
５０℃，３０秒、第２のＲＴＡを窒素雰囲気中８５０
℃，１０秒、層間絶縁膜であるシリコン酸化膜堆積後の
焼きしめを窒素雰囲気中７００℃，３０秒行った場合の
リーク電流値のヒストグラムである。
イドを形成したもので、第１のＲＴＡを窒素雰囲気中６
５０℃，３０秒、第２のＲＴＡを窒素雰囲気中８５０
℃，１０秒、層間絶縁膜であるシリコン酸化膜堆積後の
焼きしめを窒素雰囲気中７００℃，３０秒行った場合の
リーク電流値のヒストグラムである。
【００３１】図４（ｂ）は、従来の２回のＲＴＡでチタ
ンサリサイドを形成した後に、第３のＲＴＡを酸素雰囲
気中で行ったもので、第１のＲＴＡを窒素雰囲気中６５
０℃，３０秒、第２のＲＴＡを窒素雰囲気中８５０℃，
１０秒、第３のＲＴＡを酸素雰囲気中８５０℃，１０
秒、さらに層間絶縁膜形成後の焼きしめを窒素雰囲気中
７００℃，３０秒行った場合のリーク電流値のヒストグ
ラムである。
ンサリサイドを形成した後に、第３のＲＴＡを酸素雰囲
気中で行ったもので、第１のＲＴＡを窒素雰囲気中６５
０℃，３０秒、第２のＲＴＡを窒素雰囲気中８５０℃，
１０秒、第３のＲＴＡを酸素雰囲気中８５０℃，１０
秒、さらに層間絶縁膜形成後の焼きしめを窒素雰囲気中
７００℃，３０秒行った場合のリーク電流値のヒストグ
ラムである。
【００３２】一方、図４（ｃ）は本発明に従い、第１の
ＲＴＡを窒素雰囲気中６５０℃，３０秒、第２のＲＴＡ
を酸素雰囲気中８５０℃，１０秒、さらに層間絶縁膜形
成後の焼きしめを窒素雰囲気中７００℃，３０秒行った
場合のリーク電流値のヒストグラムである。
ＲＴＡを窒素雰囲気中６５０℃，３０秒、第２のＲＴＡ
を酸素雰囲気中８５０℃，１０秒、さらに層間絶縁膜形
成後の焼きしめを窒素雰囲気中７００℃，３０秒行った
場合のリーク電流値のヒストグラムである。
【００３３】さらに図４（ｄ）は本発明に従い、第１の
ＲＴＡを窒素雰囲気中６５０℃，３０秒行い、さらに層
間絶縁膜形成後に第２のＲＴＡを窒素雰囲気中８５０
℃，１０秒行った場合のリーク電流値のヒストグラムで
ある。
ＲＴＡを窒素雰囲気中６５０℃，３０秒行い、さらに層
間絶縁膜形成後に第２のＲＴＡを窒素雰囲気中８５０
℃，１０秒行った場合のリーク電流値のヒストグラムで
ある。
【００３４】これらの結果より、従来の方法ではリーク
電流が多いのに対して、本発明に従って、絶縁膜上に残
留したチタンシリサイド層を酸化することにより絶縁化
したものは、リーク電流が十分低減できることが判る。
電流が多いのに対して、本発明に従って、絶縁膜上に残
留したチタンシリサイド層を酸化することにより絶縁化
したものは、リーク電流が十分低減できることが判る。
【００３５】一方、従来の方法に第３の酸素雰囲気中の
ＲＴＡを追加したものは、僅かながらリーク電流値が減
少しているが、完全には低減できていない。従って前述
のように、第１のＲＴＡにて窒素雰囲気中で７００℃以
下の温度で、チタンシリサイド層を形成した後に選択ウ
ェットエッチングにより窒化チタンのみを除去し、その
後窒素雰囲気中、８００℃以上の第２のＲＴＡを行うこ
となく、絶縁膜上に残留したチタンシリサイド層を酸化
する必要があることが判る。
ＲＴＡを追加したものは、僅かながらリーク電流値が減
少しているが、完全には低減できていない。従って前述
のように、第１のＲＴＡにて窒素雰囲気中で７００℃以
下の温度で、チタンシリサイド層を形成した後に選択ウ
ェットエッチングにより窒化チタンのみを除去し、その
後窒素雰囲気中、８００℃以上の第２のＲＴＡを行うこ
となく、絶縁膜上に残留したチタンシリサイド層を酸化
する必要があることが判る。
【００３６】
【実施例】以下、本発明の実施例について図面を用いて
詳細に説明する。
詳細に説明する。
【００３７】（実施例１）図１は、本発明の実施例１を
製造工程順に示した縦断面図である。図１（ａ）に示さ
れるように、Ｐ型シリコン基板１０１上のＰチャンネル
絶縁ゲートトランジスタが形成される領域に、Ｎウェル
１０２をイオン注入と活性化熱処理を行って形成する。
製造工程順に示した縦断面図である。図１（ａ）に示さ
れるように、Ｐ型シリコン基板１０１上のＰチャンネル
絶縁ゲートトランジスタが形成される領域に、Ｎウェル
１０２をイオン注入と活性化熱処理を行って形成する。
【００３８】次いで、Ｐ型シリコン基板１０１の表面
に、フィールド絶縁膜として厚さ３６０ｎｍのフィール
ド酸化膜１０３を選択酸化法により形成する。
に、フィールド絶縁膜として厚さ３６０ｎｍのフィール
ド酸化膜１０３を選択酸化法により形成する。
【００３９】さらにフィールド酸化膜１０３に囲まれた
活性領域に、厚さ１０ｎｍのゲート絶縁膜としてゲート
酸化膜１０４を熱酸化法により形成し、この後ゲート電
極材料として厚さ１５０ｎｍの多結晶シリコンをＣＶＤ
法を用いて成長する。
活性領域に、厚さ１０ｎｍのゲート絶縁膜としてゲート
酸化膜１０４を熱酸化法により形成し、この後ゲート電
極材料として厚さ１５０ｎｍの多結晶シリコンをＣＶＤ
法を用いて成長する。
【００４０】次いで、既知の方法であるフォトリソグラ
フィー法とドライエッチ法により、多結晶シリコンを所
定の形状にパターンニングしてゲート電極１０５を形成
する。次にフォトリソグラフィー法とイオン注入法と活
性化熱処理により、低濃度の砒素あるいはリンを不純物
としたＮ型不純物拡散層１１６とボロンを不純物とした
低濃度のＰ型不純物拡散層１１７を順次形成する。
フィー法とドライエッチ法により、多結晶シリコンを所
定の形状にパターンニングしてゲート電極１０５を形成
する。次にフォトリソグラフィー法とイオン注入法と活
性化熱処理により、低濃度の砒素あるいはリンを不純物
としたＮ型不純物拡散層１１６とボロンを不純物とした
低濃度のＰ型不純物拡散層１１７を順次形成する。
【００４１】さらにシリコン基板１０１上全面に厚さ７
０ｎｍのシリコン酸化膜あるいはシリコン窒化膜をＣＶ
Ｄ法を用いて成長し、異方性エッチバック法により、ゲ
ート電極１０５の側面にサイドウォール１０６を形成す
る。
０ｎｍのシリコン酸化膜あるいはシリコン窒化膜をＣＶ
Ｄ法を用いて成長し、異方性エッチバック法により、ゲ
ート電極１０５の側面にサイドウォール１０６を形成す
る。
【００４２】次に図１（ｂ）に示されるように、窒素雰
囲気中で６５０℃，３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみを反応させ
て、Ｃ４９型構造のチタンシリサイド１１２を形成す
る。この際、フィールド酸化膜１０３及びサイドウォー
ル絶縁膜１０６と接触するチタンとシリコン基板１０１
上のチタンの一部は窒化されて窒化チタン１１３とな
る。また同時にチタンの一部とフィールド酸化膜１０３
及びサイドウォール絶縁膜１０６は僅かに反応して、フ
ィールド酸化膜上とサイドウォール絶縁膜上には厚さが
５ｎｍ程度の薄いチタンシリサイド層１１５が形成され
る。
囲気中で６５０℃，３０秒の急速熱処理（ＲＴＡ）する
ことにより、シリコンと接触するチタンのみを反応させ
て、Ｃ４９型構造のチタンシリサイド１１２を形成す
る。この際、フィールド酸化膜１０３及びサイドウォー
ル絶縁膜１０６と接触するチタンとシリコン基板１０１
上のチタンの一部は窒化されて窒化チタン１１３とな
る。また同時にチタンの一部とフィールド酸化膜１０３
及びサイドウォール絶縁膜１０６は僅かに反応して、フ
ィールド酸化膜上とサイドウォール絶縁膜上には厚さが
５ｎｍ程度の薄いチタンシリサイド層１１５が形成され
る。
【００４３】次に図１（ｄ）に示されるようにアンモニ
ア水及び過酸化水素水の混合液により、窒化チタンのみ
を選択的にウェットエッチング・除去する。さらに酸素
雰囲気中で８５０℃，１０秒のＲＴＡを行い、絶縁膜上
に残留した薄いチタンシリサイド層１１５を酸化するこ
とにより絶縁化し、同時に前述のＣ４９型構造のチタン
シリサイド１１２よりも電気抵抗率の低いＣ５４型構造
のチタンシリサイド１１４に相転移させる。
ア水及び過酸化水素水の混合液により、窒化チタンのみ
を選択的にウェットエッチング・除去する。さらに酸素
雰囲気中で８５０℃，１０秒のＲＴＡを行い、絶縁膜上
に残留した薄いチタンシリサイド層１１５を酸化するこ
とにより絶縁化し、同時に前述のＣ４９型構造のチタン
シリサイド１１２よりも電気抵抗率の低いＣ５４型構造
のチタンシリサイド１１４に相転移させる。
【００４４】上述の絶縁膜上に残留した薄いチタンシリ
サイド層１１５の酸化による絶縁化は、酸素雰囲気中で
のＲＴＡのみで可能であるわけではない。その他にも１
分間の酸素プラズマ処理、あるいは酸素プラズマ中での
８５０℃，１０秒のＲＴＡなどによってもチタンシリサ
イド層１１５の酸化が可能であり、その手法は酸素雰囲
気中でのＲＴＡに限定されるものではない。
サイド層１１５の酸化による絶縁化は、酸素雰囲気中で
のＲＴＡのみで可能であるわけではない。その他にも１
分間の酸素プラズマ処理、あるいは酸素プラズマ中での
８５０℃，１０秒のＲＴＡなどによってもチタンシリサ
イド層１１５の酸化が可能であり、その手法は酸素雰囲
気中でのＲＴＡに限定されるものではない。
【００４５】次に図１（ｅ）に示されるように層間絶縁
膜として不純物を含まないシリコン酸化膜１１８を１０
０ｎｍの厚さだけＣＶＤ法により堆積し、続いて同様に
ＣＶＤ法を用いてボロンあるいはリンなどの不純物を含
んだシリコン酸化膜１１９を４００ｎｍの厚さでシリコ
ン酸化膜１１８上に堆積する。
膜として不純物を含まないシリコン酸化膜１１８を１０
０ｎｍの厚さだけＣＶＤ法により堆積し、続いて同様に
ＣＶＤ法を用いてボロンあるいはリンなどの不純物を含
んだシリコン酸化膜１１９を４００ｎｍの厚さでシリコ
ン酸化膜１１８上に堆積する。
【００４６】（実施例２）図２は、本発明の実施例２を
製造工程順に示した縦断面図である。図２（ａ）に示さ
れるように、Ｐ型シリコン基板２０１にＰチャンネル絶
縁ゲートトランジスタが形成される所定の領域に、Ｎウ
ェル２０２をイオン注入と活性化熱処理により形成す
る。
製造工程順に示した縦断面図である。図２（ａ）に示さ
れるように、Ｐ型シリコン基板２０１にＰチャンネル絶
縁ゲートトランジスタが形成される所定の領域に、Ｎウ
ェル２０２をイオン注入と活性化熱処理により形成す
る。
【００４７】次いでシリコン基板２０１の表面にフィー
ルド絶縁膜として厚さ３６０ｎｍのフィールド酸化膜２
０３を選択酸化法により形成する。
ルド絶縁膜として厚さ３６０ｎｍのフィールド酸化膜２
０３を選択酸化法により形成する。
【００４８】そしてフィールド酸化膜２０３に囲まれた
活性領域に、厚さ１０ｎｍのゲート絶縁膜としてゲート
酸化膜２０４を熱酸化法により形成し、さらにゲート電
極材料として厚さ１５０ｎｍの多結晶シリコンをＣＶＤ
法により成長する。
活性領域に、厚さ１０ｎｍのゲート絶縁膜としてゲート
酸化膜２０４を熱酸化法により形成し、さらにゲート電
極材料として厚さ１５０ｎｍの多結晶シリコンをＣＶＤ
法により成長する。
【００４９】さらに既知の方法であるフォトリソグラフ
ィー法とドライエッチ法を用いて、多結晶シリコンを所
定の形状にパターンニングしてゲート電極２０５を形成
する。次にフォトリソグラフィー法，イオン注入法及び
活性化熱処理により、砒素あるいはリンを不純物とする
低濃度のＮ型不純物拡散層２１６とボロンを不純物とす
る低濃度のＰ型不純物拡散層２１７をそれぞ形成する。
ィー法とドライエッチ法を用いて、多結晶シリコンを所
定の形状にパターンニングしてゲート電極２０５を形成
する。次にフォトリソグラフィー法，イオン注入法及び
活性化熱処理により、砒素あるいはリンを不純物とする
低濃度のＮ型不純物拡散層２１６とボロンを不純物とす
る低濃度のＰ型不純物拡散層２１７をそれぞ形成する。
【００５０】続いてシリコン基板２０１上全面に厚さ７
０ｎｍのシリコン酸化膜あるいはシリコン窒化膜をＣＶ
Ｄ法を用いて成長し、異方性エッチバック法によりゲー
ト電極２０５の側面にサイドウォール２０６を形成す
る。
０ｎｍのシリコン酸化膜あるいはシリコン窒化膜をＣＶ
Ｄ法を用いて成長し、異方性エッチバック法によりゲー
ト電極２０５の側面にサイドウォール２０６を形成す
る。
【００５１】次に図２（ｂ）に示されるように、フォト
リソグラフィー法，イオン注入法及び熱処理により、砒
素あるいはリンを不純物とするＮ型不純物拡散層２０
７，ボロンを不純物とするＰ型不純物拡散層２０８，砒
素あるいはリンを不純物とするＮ型多結晶シリコンゲー
ト電極２０９、及びボロンを不純物とするＰ型多結晶シ
リコンゲート電極２１０をそれぞれ形成する。イオン注
入後の熱処理は、窒素雰囲気中９００℃，２０分の条件
で行い、この熱処理によりイオン注入により欠陥が導入
されたシリコン結晶の回復と不純物の活性化を行う。
リソグラフィー法，イオン注入法及び熱処理により、砒
素あるいはリンを不純物とするＮ型不純物拡散層２０
７，ボロンを不純物とするＰ型不純物拡散層２０８，砒
素あるいはリンを不純物とするＮ型多結晶シリコンゲー
ト電極２０９、及びボロンを不純物とするＰ型多結晶シ
リコンゲート電極２１０をそれぞれ形成する。イオン注
入後の熱処理は、窒素雰囲気中９００℃，２０分の条件
で行い、この熱処理によりイオン注入により欠陥が導入
されたシリコン結晶の回復と不純物の活性化を行う。
【００５２】かくしてＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐ
ｅｄ Ｄｒａｉｎ）構造としてＮ型ソース・ドレイン領
域２０７とＰ型ソース・ドレイン領域２０８が形成され
る。次いで、シリコン基板上の所定の領域に形成されて
いる多結晶シリコンより構成されるゲート電極の表面と
不純物拡散層の表面の自然酸化膜を希弗酸により除去し
た後、Ｄ．Ｃ．マグネトロンスパッタ法を用いて厚さ３
０ｎｍのチタン２１１をシリコン基板上にスパッタ堆積
する。
ｅｄ Ｄｒａｉｎ）構造としてＮ型ソース・ドレイン領
域２０７とＰ型ソース・ドレイン領域２０８が形成され
る。次いで、シリコン基板上の所定の領域に形成されて
いる多結晶シリコンより構成されるゲート電極の表面と
不純物拡散層の表面の自然酸化膜を希弗酸により除去し
た後、Ｄ．Ｃ．マグネトロンスパッタ法を用いて厚さ３
０ｎｍのチタン２１１をシリコン基板上にスパッタ堆積
する。
【００５３】次に図２（ｃ）に示されるように窒素雰囲
気中で６５０℃，３０秒の急速熱処理（ＲＴＡ）するこ
とにより、シリコンと接触するチタンのみを反応させ
て、Ｃ４９が多岐構造のチタンシリサイド２１２を形成
する。この際、フィールド酸化膜２０３及びサイドウォ
ール２０６と接触するチタンの一部とシリコン基板上の
チタンの一部は窒化されて窒化チタン２１３となる。
気中で６５０℃，３０秒の急速熱処理（ＲＴＡ）するこ
とにより、シリコンと接触するチタンのみを反応させ
て、Ｃ４９が多岐構造のチタンシリサイド２１２を形成
する。この際、フィールド酸化膜２０３及びサイドウォ
ール２０６と接触するチタンの一部とシリコン基板上の
チタンの一部は窒化されて窒化チタン２１３となる。
【００５４】また同時に、堆積したチタンの一部とフィ
ールド酸化膜２０３及びサイドウォール２０６は僅かに
反応して、フィールド酸化膜及びサイドウォール上には
厚さが５ｎｍ程度の薄いチタンシリサイド層２１５が形
成される。
ールド酸化膜２０３及びサイドウォール２０６は僅かに
反応して、フィールド酸化膜及びサイドウォール上には
厚さが５ｎｍ程度の薄いチタンシリサイド層２１５が形
成される。
【００５５】次に図２（ｄ）に示されるように、アンモ
ニア水及び過酸化水素水の混合液により選択的にウェッ
トエッチングして窒化チタンのみを除去する。
ニア水及び過酸化水素水の混合液により選択的にウェッ
トエッチングして窒化チタンのみを除去する。
【００５６】次に図２（ｅ）に示されるように層間絶縁
膜として不純物を含まないシリコン酸化膜２１８をＣＶ
Ｄ法により１００ｎｍの厚さで堆積し、続いてボロンあ
るいはリンなどの不純物を含んだシリコン酸化膜２１９
をやはりＣＶＤ法により４００ｎｍの厚さでシリコン酸
化膜２１８上に堆積する。
膜として不純物を含まないシリコン酸化膜２１８をＣＶ
Ｄ法により１００ｎｍの厚さで堆積し、続いてボロンあ
るいはリンなどの不純物を含んだシリコン酸化膜２１９
をやはりＣＶＤ法により４００ｎｍの厚さでシリコン酸
化膜２１８上に堆積する。
【００５７】次いで窒素雰囲気中で、８５０℃，１０秒
のＲＴＡを行い、フィールド酸化膜及びサイドウォール
上に残留した導電性を有する薄いチタンシリサイド層を
酸化して電気的に絶縁化する。このＲＴＡは、層間絶縁
膜の焼きしめ処理としての効果も有し、同時に前記Ｃ４
９型構造のチタンシリサイド２１２を、より電気抵抗率
の低いＣ５４型構造のチタンシリサイド２１４に相転移
させる働きをする。
のＲＴＡを行い、フィールド酸化膜及びサイドウォール
上に残留した導電性を有する薄いチタンシリサイド層を
酸化して電気的に絶縁化する。このＲＴＡは、層間絶縁
膜の焼きしめ処理としての効果も有し、同時に前記Ｃ４
９型構造のチタンシリサイド２１２を、より電気抵抗率
の低いＣ５４型構造のチタンシリサイド２１４に相転移
させる働きをする。
【００５８】
【発明の効果】以上説明したように本発明によれば、高
い抵抗率を有する高融点金属シリサイド層間を絶縁する
絶縁膜上の高融点金属を除去し、次いで前記絶縁膜上に
残留する不要な高融点金属シリサイド層を絶縁化処理す
るため、隣接した高融点金属シリサイド層間に電気的な
リークが発生することを防止することができる。
い抵抗率を有する高融点金属シリサイド層間を絶縁する
絶縁膜上の高融点金属を除去し、次いで前記絶縁膜上に
残留する不要な高融点金属シリサイド層を絶縁化処理す
るため、隣接した高融点金属シリサイド層間に電気的な
リークが発生することを防止することができる。
【００５９】さらに層間絶縁膜を設けることにより、該
層間絶縁膜を通して多くの酸素を絶縁膜上の不要な高融
点金属シリサイド層に供給することができるため、該シ
リサイド層をより酸化し易くなる。
層間絶縁膜を通して多くの酸素を絶縁膜上の不要な高融
点金属シリサイド層に供給することができるため、該シ
リサイド層をより酸化し易くなる。
【００６０】また高融点金属としてチタン，半導体基板
としてシリコン基板を用い、本発明をチタンサリサイド
を用いたＭＯＳ型電界効果トランジスタの製造方法に適
用することにより、チタンサリサイドを用いたＭＯＳ型
電界効果トランジスタのシリコン酸化膜あるいはシリコ
ン窒化膜等の絶縁膜により分離された、ゲート電極間，
ゲート電極と不純物拡散層間，不純物拡散層間のそれぞ
れにおいて、電気的なリークが十分に抑えられる。その
ため良好な電気特性と高い信頼性のチタンサリサイドを
有する半導体装置を高い良品率のもとでが得られる効果
がある。
としてシリコン基板を用い、本発明をチタンサリサイド
を用いたＭＯＳ型電界効果トランジスタの製造方法に適
用することにより、チタンサリサイドを用いたＭＯＳ型
電界効果トランジスタのシリコン酸化膜あるいはシリコ
ン窒化膜等の絶縁膜により分離された、ゲート電極間，
ゲート電極と不純物拡散層間，不純物拡散層間のそれぞ
れにおいて、電気的なリークが十分に抑えられる。その
ため良好な電気特性と高い信頼性のチタンサリサイドを
有する半導体装置を高い良品率のもとでが得られる効果
がある。
【図１】本発明の実施例１を工程順に示した断面図であ
る。
る。
【図２】本発明の実施例１を工程順に示した断面図であ
る。
る。
【図３】従来例を工程順に示した断面図である。
【図４】従来の方法及び本発明の方法により形成した、
チタンサリサイドを有する並列ＰチャネルＭＯＳトラン
ジスタのゲート電極とソース・ドレイン領域との間のリ
ーク電流値のヒストグラムである。
チタンサリサイドを有する並列ＰチャネルＭＯＳトラン
ジスタのゲート電極とソース・ドレイン領域との間のリ
ーク電流値のヒストグラムである。
【符号の説明】 １０１ Ｐ型シリコン基板 １０２ Ｎウェル １０３ フィールド酸化膜 １０４ ゲート酸化膜 １０５ ゲート電極 １０６ サイドウォール １０７ Ｎ型不純物拡散層 １０８ Ｐ型不純物拡散層 １０９ Ｎ型多結晶シリコンゲート １１０ Ｐ型多結晶シリコンゲート １１１ チタン １１２ Ｃ４９型構造のチタンシリサイド １１３ 窒化チタン １１４ Ｃ５４型構造のチタンシリサイド １１５ 薄いチタンシリサイド層 １１６ 低濃度のＮ型不純物拡散層 １１７ 低濃度のＰ型不純物拡散層 １１８ 不純物を含まないシリコン酸化膜 １１９ 不純物を含んだシリコン酸化膜 ２０１ Ｐ型シリコン基板 ２０２ Ｎウェル ２０３ フィールド酸化膜 ２０４ ゲート酸化膜 ２０５ ゲート電極 ２０６ サイドウォール ２０７ Ｎ型不純物拡散層 ２０８ Ｐ型不純物拡散層 ２０９ Ｎ型多結晶シリコンゲート ２１０ Ｐ型多結晶シリコンゲート ２１１ チタン ２１２ Ｃ４９型構造のチタンシリサイド ２１３ 窒化チタン ２１４ Ｃ５４型構造のチタンシリサイド ２１５ 薄いチタンシリサイド層 ２１６ 低濃度のＮ型不純物拡散層 ２１７ 低濃度のＰ型不純物拡散層 ２１８ 不純物を含まないシリコン酸化膜 ２１９ 不純物を含んだシリコン酸化膜 ３０１ Ｐ型シリコン基板 ３０２ Ｎウェル ３０３ フィールド酸化膜 ３０４ ゲート酸化膜 ３０５ ゲート電極 ３０６ サイドウォール ３０７ Ｎ型不純物拡散層 ３０８ Ｐ型不純物拡散層 ３０９ チタン ３１０ Ｃ４９型構造のチタンシリサイド ３１１ 窒化チタン ３１２ Ｃ５４型構造のチタンシリサイド ３１３ 低濃度のＮ型不純物拡散層 ３１４ 低濃度のＰ型不純物拡散層 ３１５ 不純物を含まないシリコン酸化膜 ３１６ 不純物を含んだシリコン酸化膜
Claims (7)
- 【請求項１】 半導体基板上に選択的に形成される絶縁
膜間に高融点金属シリサイド層を形成する半導体装置の
製造方法であって、 前記絶縁膜上の未反応の高融点金属を除去し、その後、
前記絶縁膜上に残留する不要な高融点金属シリサイド層
を酸化することにより絶縁化することを特徴とする半導
体装置の製造方法。 - 【請求項２】 絶縁膜形成工程と、堆積工程と、シリサ
イド層形成工程と、除去工程と、絶縁化工程とを有し、
半導体基板上に選択的に形成される絶縁膜間に高融点金
属シリサイド層を形成する半導体装置の製造方法であっ
て、 絶縁膜形成工程は、半導体基板上の所定の領域に絶縁膜
を選択的に形成するものであり、 堆積工程は、前記絶縁膜間の半導体基板上に高融点金属
を層状に堆積するものであり、 シリサイド層形成工程は、熱処理を行い前記高融点金属
と前記半導体基板とを反応させて半導体基板上に高融点
金属シリサイド層を形成するものであり、 除去工程は、前記絶縁膜上の未反応の高融点金属を除去
するものであり、 絶縁化工程は、前記絶縁膜上に残留する不要な高融点金
属シリサイド層を酸化することにより絶縁化するもので
あることを特徴とする請求項１に記載の半導体装置の製
造方法。 - 【請求項３】 絶縁膜形成工程と、堆積工程と、シリサ
イド層形成工程と、除去工程と、絶縁化工程とを有し、
半導体基板上に選択的に形成される絶縁膜間に高融点金
属シリサイド層を形成する半導体装置の製造方法であっ
て、 絶縁膜形成工程は、半導体基板上の所定の領域に絶縁膜
を選択的に形成するものであり、 堆積工程は、前記絶縁膜間の半導体基板上に高融点金属
を層状に堆積するものであり、 シリサイド層形成工程は、熱処理を行い前記高融点金属
と前記半導体基板とを反応させて半導体基板上に高融点
金属シリサイド層を形成するものであり、 除去工程は、前記絶縁膜上の未反応の高融点金属を除去
するものであり、 絶縁化工程は、前記半導体基板上に層間絶縁膜を堆積後
に、熱処理を行い、前記絶縁膜上に残留する不要な高融
点金属シリサイド層を酸化して絶縁化するものであるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記絶縁化工程は、酸化性ガス雰囲気中
の熱処理により行うものであることを特徴とする請求項
１又は２に記載の半導体装置の製造方法。 - 【請求項５】 前記絶縁化工程は、酸化性ガスのプラズ
マ雰囲気に晒して熱処理を行うものであることを特徴と
する請求項１又は２に記載の半導体装置の製造方法。 - 【請求項６】 前記層間絶縁膜は、シリコン酸化膜であ
ることを特徴とする請求項３に記載の半導体装置の製造
方法。 - 【請求項７】 前記高融点金属は、チタン材であり、前
記半導体基板は、シリコン基板であり、 前記シリサイド層形成工程は、急速加熱処理により、高
い抵抗率を有する高融点金属シリサイド層を形成するも
のであり、 前記絶縁化工程は、急速加熱処理により、絶縁膜上の不
要な高融点金属シリサイド層を低い抵抗率を有するシリ
サイド層に相転移するものであることを特徴とする請求
項２又は３に記載の半導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038397A JP2630292B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体装置の製造方法 |
| US08/607,301 US5741725A (en) | 1995-02-27 | 1996-02-26 | Fabrication process for semiconductor device having MOS type field effect transistor |
| KR1019960004774A KR0183490B1 (ko) | 1995-02-27 | 1996-02-27 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7038397A JP2630292B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH08236761A JPH08236761A (ja) | 1996-09-13 |
| JP2630292B2 true JP2630292B2 (ja) | 1997-07-16 |
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ID=12524163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7038397A Expired - Fee Related JP2630292B2 (ja) | 1995-02-27 | 1995-02-27 | 半導体装置の製造方法 |
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| KR (1) | KR0183490B1 (ja) |
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| JP2956583B2 (ja) * | 1996-05-31 | 1999-10-04 | 日本電気株式会社 | 半導体装置とその製造方法 |
| US6127270A (en) * | 1997-08-13 | 2000-10-03 | Micron Technology, Inc. | Methods of forming refractory metal silicide components and methods of restricting silicon surface migration of a silicon structure |
| US6953749B2 (en) * | 1997-08-13 | 2005-10-11 | Micron Technology, Inc. | Methods of forming refractory metal silicide components and methods of restricting silicon surface migration of a silicon structure |
| US5937325A (en) * | 1997-11-07 | 1999-08-10 | Advanced Micro Devices, Inc. | Formation of low resistivity titanium silicide gates in semiconductor integrated circuits |
| US6982226B1 (en) * | 1998-06-05 | 2006-01-03 | Agere Systems Inc. | Method of fabricating a contact with a post contact plug anneal |
| KR100291512B1 (ko) | 1998-11-26 | 2001-11-05 | 박종섭 | 반도체 소자의 게이트 전극 형성방법 |
| US6156654A (en) * | 1998-12-07 | 2000-12-05 | Chartered Semiconductor Manufacturing Ltd. | Pulsed laser salicidation for fabrication of ultra-thin silicides in sub-quarter micron devices |
| US6797601B2 (en) * | 1999-06-11 | 2004-09-28 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects |
| US6730584B2 (en) * | 1999-06-15 | 2004-05-04 | Micron Technology, Inc. | Methods for forming wordlines, transistor gates, and conductive interconnects, and wordline, transistor gate, and conductive interconnect structures |
| JP3275896B2 (ja) * | 1999-10-06 | 2002-04-22 | 日本電気株式会社 | 半導体装置の製造方法 |
| US7151020B1 (en) * | 2004-05-04 | 2006-12-19 | Advanced Micro Devices, Inc. | Conversion of transition metal to silicide through back end processing in integrated circuit technology |
| US20060099763A1 (en) * | 2004-10-28 | 2006-05-11 | Yi-Cheng Liu | Method of manufacturing semiconductor mos transistor device |
| KR100628225B1 (ko) * | 2004-12-29 | 2006-09-26 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
| KR100811267B1 (ko) * | 2005-12-22 | 2008-03-07 | 주식회사 하이닉스반도체 | 반도체소자의 듀얼게이트 형성방법 |
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| CN115312379A (zh) * | 2022-08-31 | 2022-11-08 | 长鑫存储技术有限公司 | 半导体结构的制造方法及半导体结构 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5745967A (en) * | 1980-09-04 | 1982-03-16 | Toshiba Corp | Semiconductor device |
| JPS59171157A (ja) * | 1983-03-18 | 1984-09-27 | Hitachi Ltd | 半導体装置 |
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| JPS60132353A (ja) * | 1983-12-20 | 1985-07-15 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| FR2658951B1 (fr) * | 1990-02-23 | 1992-05-07 | Bonis Maurice | Procede de fabrication d'un circuit integre pour filiere analogique rapide utilisant des lignes d'interconnexions locales en siliciure. |
| US5043300A (en) * | 1990-04-16 | 1991-08-27 | Applied Materials, Inc. | Single anneal step process for forming titanium silicide on semiconductor wafer |
| US5227320A (en) * | 1991-09-10 | 1993-07-13 | Vlsi Technology, Inc. | Method for producing gate overlapped lightly doped drain (goldd) structure for submicron transistor |
| US5340761A (en) * | 1991-10-31 | 1994-08-23 | Vlsi Technology, Inc. | Self-aligned contacts with gate overlapped lightly doped drain (goldd) structure |
| DE69331618T2 (de) * | 1992-10-23 | 2002-10-17 | Koninkl Philips Electronics Nv | Verfahren zur Herstellung einer Halbleiteranordnung, wobei ein seitlich abgegrenzter Halbleiterbereich selbst-justiert in einem Halbleiterkörper erzeugt wird |
| KR960005681B1 (ko) * | 1992-11-07 | 1996-04-30 | 금성일렉트론주식회사 | 반도체 메모리 장치의 캐패시터 제조방법 |
| US5429979A (en) * | 1994-07-13 | 1995-07-04 | Industrial Technology Research Institute | Method of forming a dram cell having a ring-type stacked capacitor |
-
1995
- 1995-02-27 JP JP7038397A patent/JP2630292B2/ja not_active Expired - Fee Related
-
1996
- 1996-02-26 US US08/607,301 patent/US5741725A/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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