JP3011941B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3011941B2 JP3011941B2 JP1082653A JP8265389A JP3011941B2 JP 3011941 B2 JP3011941 B2 JP 3011941B2 JP 1082653 A JP1082653 A JP 1082653A JP 8265389 A JP8265389 A JP 8265389A JP 3011941 B2 JP3011941 B2 JP 3011941B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の製造方法に関し、特に、シリ
サイド技術を用いた半導体装置の製造方法に関するもの
である。
サイド技術を用いた半導体装置の製造方法に関するもの
である。
本発明は、半導体装置の製造方法において、シリコン
上に膜厚が50Åよりも大きく、Å以下のシリコン化合物
膜を形成し、上記シリコン化合物膜上に金属膜を形成
し、次いで上記シリコンのシリサイド化を行うことによ
って、シリコン上に金属シリサイド膜を選択性良く形成
することができるようにしたものである。
上に膜厚が50Åよりも大きく、Å以下のシリコン化合物
膜を形成し、上記シリコン化合物膜上に金属膜を形成
し、次いで上記シリコンのシリサイド化を行うことによ
って、シリコン上に金属シリサイド膜を選択性良く形成
することができるようにしたものである。
サリサイド（Salf−aligned silicide,SALICIDE）技
術は、拡散層やゲート電極の上に金属シリサイド膜を自
己整合的に形成してこれらの拡散層やゲート電極のシー
ト抵抗を低減する技術である。
術は、拡散層やゲート電極の上に金属シリサイド膜を自
己整合的に形成してこれらの拡散層やゲート電極のシー
ト抵抗を低減する技術である。
第５図Ａ〜第５図Ｃは、従来のサリサイド技術を用い
たMOSLSIの製造方法を示す。この従来の製造方法によれ
ば、第５図Ａに示すように、まず例えばp-型のシリコン
（Si）基板101の表面に二酸化シリコン（SiO2）膜のよ
うなフィールド絶縁膜102を選択的に形成して素子間分
離を行った後、このフィールド絶縁膜102で囲まれた活
性領域の表面に例えば熱酸化によりSiO2膜のようなゲー
ト絶縁膜103を形成する。次に、例えばCVD法により全面
に多結晶Si膜を形成し、この多結晶Si膜に例えばリン
（Ｐ）のような不純物をドープして低抵抗化した後、こ
の多結晶Si膜及びゲート絶縁膜３をエッチングにより所
定形状にパターンニングする。これによって、ゲート絶
縁膜103上にゲート電極104が形成される。この後、この
ゲート電極104をマスクとしてSi基板101中に例えばＰの
ようなｎ型不純物を低濃度にイオン注入する。次に、例
えばCVD法により全面にSiO2膜を形成した後、反応性イ
オンエッチング（RIE）法によりこのSiO2膜を基板表面
と垂直方向に異方性エッチングして、ゲート電極104の
側壁にSiO2から成るサイドウォールスペーサ105を形成
する。次に、このサイドウォールスペーサ105をマスク
としてSi基板101中に例えばヒ素（As）のようなｎ型不
純物を高濃度にイオン注入する。この後、注入不純物の
電気的活性化のための熱処理を行う。これによって、例
えばn+型のソース領域106及びドレイン領域107がゲート
電極104に対して自己整合的に形成される。これらのゲ
ート電極104、ソース領域106及びドレイン領域107によ
りｎチャネルMOSFETが構成される。この場合、これらの
ソース領域106及びドレイン領域107はサイドウォールス
ペーサ105の下方の部分にn-型の低不純物濃度部106a,10
7aを有しており、従ってこのｎチャネルMOSFETはこの低
不純物濃度部107aによりドレイン領域107の近傍の電界
を緩和した、いわゆるLDD（Lightly Doped Drain）構造
を有する。この後、例えばスパッタ法により全面にチタ
ン（Ti）膜108を形成する。
たMOSLSIの製造方法を示す。この従来の製造方法によれ
ば、第５図Ａに示すように、まず例えばp-型のシリコン
（Si）基板101の表面に二酸化シリコン（SiO2）膜のよ
うなフィールド絶縁膜102を選択的に形成して素子間分
離を行った後、このフィールド絶縁膜102で囲まれた活
性領域の表面に例えば熱酸化によりSiO2膜のようなゲー
ト絶縁膜103を形成する。次に、例えばCVD法により全面
に多結晶Si膜を形成し、この多結晶Si膜に例えばリン
（Ｐ）のような不純物をドープして低抵抗化した後、こ
の多結晶Si膜及びゲート絶縁膜３をエッチングにより所
定形状にパターンニングする。これによって、ゲート絶
縁膜103上にゲート電極104が形成される。この後、この
ゲート電極104をマスクとしてSi基板101中に例えばＰの
ようなｎ型不純物を低濃度にイオン注入する。次に、例
えばCVD法により全面にSiO2膜を形成した後、反応性イ
オンエッチング（RIE）法によりこのSiO2膜を基板表面
と垂直方向に異方性エッチングして、ゲート電極104の
側壁にSiO2から成るサイドウォールスペーサ105を形成
する。次に、このサイドウォールスペーサ105をマスク
としてSi基板101中に例えばヒ素（As）のようなｎ型不
純物を高濃度にイオン注入する。この後、注入不純物の
電気的活性化のための熱処理を行う。これによって、例
えばn+型のソース領域106及びドレイン領域107がゲート
電極104に対して自己整合的に形成される。これらのゲ
ート電極104、ソース領域106及びドレイン領域107によ
りｎチャネルMOSFETが構成される。この場合、これらの
ソース領域106及びドレイン領域107はサイドウォールス
ペーサ105の下方の部分にn-型の低不純物濃度部106a,10
7aを有しており、従ってこのｎチャネルMOSFETはこの低
不純物濃度部107aによりドレイン領域107の近傍の電界
を緩和した、いわゆるLDD（Lightly Doped Drain）構造
を有する。この後、例えばスパッタ法により全面にチタ
ン（Ti）膜108を形成する。
次に、例えばアルゴン（Ar）雰囲気中において600℃
程度の温度で熱処理を行うことにより、Ti膜108とこのT
i膜108が直接接触しているゲート電極104、ソース領域1
06及びドレイン領域107とを反応させる。これによっ
て、これらのゲート電極104、ソース領域106及びドレイ
ン領域107の表面がシリサイド化され、第５図Ｂに示す
ように、これらのゲート電極104、ソース領域106及びド
レイン領域107の表面にそれぞれチタンシリサイド（TiS
i）膜109a,109b,109cが形成される。
程度の温度で熱処理を行うことにより、Ti膜108とこのT
i膜108が直接接触しているゲート電極104、ソース領域1
06及びドレイン領域107とを反応させる。これによっ
て、これらのゲート電極104、ソース領域106及びドレイ
ン領域107の表面がシリサイド化され、第５図Ｂに示す
ように、これらのゲート電極104、ソース領域106及びド
レイン領域107の表面にそれぞれチタンシリサイド（TiS
i）膜109a,109b,109cが形成される。
この後、未反応のTi膜108をエッチング除去して第５
図Ｃに示す状態とする。
図Ｃに示す状態とする。
このようにして製造されるMOSLSIにおいては、TiSi膜
109a,109b,109cによりゲート電極４、ソース領域６及び
ドレイン領域７のシート抵抗が低減される。
109a,109b,109cによりゲート電極４、ソース領域６及び
ドレイン領域７のシート抵抗が低減される。
なお、拡散層上にシリサイド層を形成する技術として
は、例えば特開昭63−84064号公報に開示されたものが
ある。
は、例えば特開昭63−84064号公報に開示されたものが
ある。
しかし、本発明者の知見によれば、上述の従来のサリ
サイド技術を用いたMOSLSIの製造方法では、Si基板101
からサイドウォールスペーサ105の上にSiのはい上がり
が生じることにより、例えば第５図Ｃにおいて一点鎖線
で示すようにこのサイドウォールスペーサ105の上にTiS
i膜109dが形成され、この結果、このTiSi膜109dにより
例えばゲート電極104とドレイン領域107とのショートが
発生してしまうことがあるという問題があった。
サイド技術を用いたMOSLSIの製造方法では、Si基板101
からサイドウォールスペーサ105の上にSiのはい上がり
が生じることにより、例えば第５図Ｃにおいて一点鎖線
で示すようにこのサイドウォールスペーサ105の上にTiS
i膜109dが形成され、この結果、このTiSi膜109dにより
例えばゲート電極104とドレイン領域107とのショートが
発生してしまうことがあるという問題があった。
従って本発明の目的は、シリコン上に金属シリサイド
膜を選択性良く形成することができる半導体装置の製造
方法を提供することにある。
膜を選択性良く形成することができる半導体装置の製造
方法を提供することにある。
本発明者の検討によれは、上述のようにサイドウォー
ルスペーサ105の上にTiSi膜109dが形成されるのは、Ti
膜108とゲート電極104、ソース領域106及びドレイン領
域107とが直接接触しているため、シリサイド化の際にS
iとTiとの反応が急激に進行し、その結果シリサイド化
反応が部分的に不均一となることによるものである。従
って、上述の問題を解決するためには、このシリサイド
化反応の速度を小さくすることが有効である。
ルスペーサ105の上にTiSi膜109dが形成されるのは、Ti
膜108とゲート電極104、ソース領域106及びドレイン領
域107とが直接接触しているため、シリサイド化の際にS
iとTiとの反応が急激に進行し、その結果シリサイド化
反応が部分的に不均一となることによるものである。従
って、上述の問題を解決するためには、このシリサイド
化反応の速度を小さくすることが有効である。
本発明は、以上の検討に基づいて案出されたものであ
る。
る。
すなわち、上記目的を達成するために、本発明は、半
導体装置の製造方法において、シリコン（4,5,6）上に
膜厚が50Åよりも大きく,300Å以下のシリコン化合物膜
（８）を形成し、シリコン化合物膜（８）上に金属膜
（９）を形成し、次いでシリサイド化を行うようにして
いる。
導体装置の製造方法において、シリコン（4,5,6）上に
膜厚が50Åよりも大きく,300Å以下のシリコン化合物膜
（８）を形成し、シリコン化合物膜（８）上に金属膜
（９）を形成し、次いでシリサイド化を行うようにして
いる。
シリコン化合物膜（８）としては、例えばSiO2膜や窒
化シリコン（Si3N4）膜などを用いることができる。
化シリコン（Si3N4）膜などを用いることができる。
シリコン化合物膜（８）の膜厚を50Åよりも大きく,3
00Å以下としたのは、シリコン化合物膜（８）の膜厚が
50Å以下であるとシリサイド化反応の反応速度を十分に
小さくすることが難しく、一方、シリコン化合物膜
（８）の膜厚が300Åよりも大きいとシリコン（4,5,6）
のシリサイド化を行うこと自体が難しくなるためであ
る。
00Å以下としたのは、シリコン化合物膜（８）の膜厚が
50Å以下であるとシリサイド化反応の反応速度を十分に
小さくすることが難しく、一方、シリコン化合物膜
（８）の膜厚が300Åよりも大きいとシリコン（4,5,6）
のシリサイド化を行うこと自体が難しくなるためであ
る。
金属膜（９）としては、例えばTi膜、ニッケル（Ni）
膜、コバルト（Co）膜などを用いることができる。
膜、コバルト（Co）膜などを用いることができる。
上記した手段によれば、シリコン（4,5,6）上にシリ
コン化合物膜（８）を介して金属膜（９）を形成した状
態でシリサイド化を行うようにしているので、このシリ
サイド化反応の特に初期の反応速度はシリコン（4,5,
6）上に金属膜（９）を直接接触させた状態でシリサイ
ド化を行う従来の方法に比べてはるかに小さくなり、シ
リサイド化反応はゆっくりと進行する。このため、シリ
サイド化反応の均一性が向上し、これによってシリコン
（4,5,6）上に金属シサイド膜（10a,10b,10c）を選択性
良く形成することができる。
コン化合物膜（８）を介して金属膜（９）を形成した状
態でシリサイド化を行うようにしているので、このシリ
サイド化反応の特に初期の反応速度はシリコン（4,5,
6）上に金属膜（９）を直接接触させた状態でシリサイ
ド化を行う従来の方法に比べてはるかに小さくなり、シ
リサイド化反応はゆっくりと進行する。このため、シリ
サイド化反応の均一性が向上し、これによってシリコン
（4,5,6）上に金属シサイド膜（10a,10b,10c）を選択性
良く形成することができる。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図Ａ〜第１図Ｅは、本発明の一実施例によるMOSL
SIの製造方法を工程順に示す。
SIの製造方法を工程順に示す。
この実施例においては、第１図Ａに示すように、まず
例えばp-型のSi基板１の表面に例えばSiO2膜のようなフ
ィールド絶縁膜２を選択的に形成して素子間分離を行っ
た後、このフィールド絶縁膜２で囲まれた活性領域の表
面に例えば熱酸化法により例えばSiO2膜のようなゲート
絶縁膜３を形成する。次に、例えばCVD法により全面に
多結晶Si膜を形成し、この多結晶Si膜に例えばＰのよう
な不純物をドープして低抵抗化した後、この多結晶Si膜
及びゲート絶縁膜３をエッチングにより所定形状にパタ
ーンニングする。これによって、ゲート絶縁膜３上にゲ
ート電極４が形成される。なお、このゲート電極４をポ
リサイド膜により構成する場合には、上述の多結晶Si膜
上にさらに高融点金属シリサイド膜を形成した後にパタ
ーンニングを行う。次に、このゲート電極４をマスクと
してSi基板１中に例えばAsやＰのようなｎ型不純物を低
濃度にイオン注入する。この後、、注入不純物の電気的
活性化のための熱処理を行う。これによって、例えばn-
型のソース領域５及びドレイン領域６がゲート電極４に
対して自己整合的に形成される。これらのゲート電極
４、ソース領域５及びドレイン領域６によりｎチャネル
MOSFETが構成される。なお、これらのソース領域５及び
ドレイン領域６は、第５図Ｃに示すと同様に例えばn-型
の低不純物濃度部を有する例えばn+型のソース領域及び
ドレイン領域とすることも可能である。次に、例えばCV
D法により全面に例えばSiO2膜を形成した後、例えばRIE
法によりこのSiO2膜を基板表面と垂直方向に異方性エッ
チングして、ゲート電極４の側壁にSiO2から成るサイド
ウォールスペーサ７を形成する。
例えばp-型のSi基板１の表面に例えばSiO2膜のようなフ
ィールド絶縁膜２を選択的に形成して素子間分離を行っ
た後、このフィールド絶縁膜２で囲まれた活性領域の表
面に例えば熱酸化法により例えばSiO2膜のようなゲート
絶縁膜３を形成する。次に、例えばCVD法により全面に
多結晶Si膜を形成し、この多結晶Si膜に例えばＰのよう
な不純物をドープして低抵抗化した後、この多結晶Si膜
及びゲート絶縁膜３をエッチングにより所定形状にパタ
ーンニングする。これによって、ゲート絶縁膜３上にゲ
ート電極４が形成される。なお、このゲート電極４をポ
リサイド膜により構成する場合には、上述の多結晶Si膜
上にさらに高融点金属シリサイド膜を形成した後にパタ
ーンニングを行う。次に、このゲート電極４をマスクと
してSi基板１中に例えばAsやＰのようなｎ型不純物を低
濃度にイオン注入する。この後、、注入不純物の電気的
活性化のための熱処理を行う。これによって、例えばn-
型のソース領域５及びドレイン領域６がゲート電極４に
対して自己整合的に形成される。これらのゲート電極
４、ソース領域５及びドレイン領域６によりｎチャネル
MOSFETが構成される。なお、これらのソース領域５及び
ドレイン領域６は、第５図Ｃに示すと同様に例えばn-型
の低不純物濃度部を有する例えばn+型のソース領域及び
ドレイン領域とすることも可能である。次に、例えばCV
D法により全面に例えばSiO2膜を形成した後、例えばRIE
法によりこのSiO2膜を基板表面と垂直方向に異方性エッ
チングして、ゲート電極４の側壁にSiO2から成るサイド
ウォールスペーサ７を形成する。
次に第１図Ｂに示すように、例えば熱酸化法によりSi
基板１及びゲート電極４の表面に例えば膜厚が100Å程
度のSiO2膜８を形成する。
基板１及びゲート電極４の表面に例えば膜厚が100Å程
度のSiO2膜８を形成する。
次に第１図Ｃに示すように、例えばスパッタ法により
全面に例えば膜厚が400Å程度のTi膜９を形成する。
全面に例えば膜厚が400Å程度のTi膜９を形成する。
次に、例えばAr雰囲気中において例えば600℃程度の
温度で熱処理を行うことにより、ゲート電極４、ソース
領域５及びドレイン領域６の表面のシリサイド化を行
う。この場合、Ti膜９はSiO2膜８上に形成されており、
従ってゲート電極４、ソース領域５及びドレイン領域６
と直接接触していないことから、このシリサイド化反応
は次のようにして進行する。すなわち、Ti膜９はまずSi
O2膜８と反応してこのSiO2膜８中のＯを吸い上げるとと
もに、Ti過剰のシリサイドであるTi5Si3を形成する。Si
O2膜８がTi膜９と反応し終わった時にはTiO/Ti5Si3/Si
の三層構造が形成される。そして、その後にTiSi2が形
成される。すなわち、第１図Ｄに示すように、ゲート電
極４、ソース領域５及びドレイン領域６の上にそれぞれ
TiSi2膜10a,10b,10cが形成される。なお、SiO2の厚さが
十分に大きいサイドウォールスペーサ７やフィールド絶
縁膜２上にはTiSi2膜は形成されない。
温度で熱処理を行うことにより、ゲート電極４、ソース
領域５及びドレイン領域６の表面のシリサイド化を行
う。この場合、Ti膜９はSiO2膜８上に形成されており、
従ってゲート電極４、ソース領域５及びドレイン領域６
と直接接触していないことから、このシリサイド化反応
は次のようにして進行する。すなわち、Ti膜９はまずSi
O2膜８と反応してこのSiO2膜８中のＯを吸い上げるとと
もに、Ti過剰のシリサイドであるTi5Si3を形成する。Si
O2膜８がTi膜９と反応し終わった時にはTiO/Ti5Si3/Si
の三層構造が形成される。そして、その後にTiSi2が形
成される。すなわち、第１図Ｄに示すように、ゲート電
極４、ソース領域５及びドレイン領域６の上にそれぞれ
TiSi2膜10a,10b,10cが形成される。なお、SiO2の厚さが
十分に大きいサイドウォールスペーサ７やフィールド絶
縁膜２上にはTiSi2膜は形成されない。
この後、、例えばアンモニア過水により未反応のTi2
膜９、このTi膜９の酸化により形成されたTiO膜、Ti5Si
3膜などをエッチング除去して第１図Ｅに示す状態とす
る。
膜９、このTi膜９の酸化により形成されたTiO膜、Ti5Si
3膜などをエッチング除去して第１図Ｅに示す状態とす
る。
これらのTiSi2膜10a,10b,10cにより、ゲート電極４、
ソース領域６及びドレイン領域７のシート抵抗の低減を
図ることができる。
ソース領域６及びドレイン領域７のシート抵抗の低減を
図ることができる。
以上のように、この実施例によれば、ゲート電極４、
ソース領域５及びドレイン領域６の表面に薄いSiO2膜８
を形成し、このSiO2膜８の上にTi膜９を形成した後にシ
リサイド化を行っているので、シリサイド化反応の特に
初期の反応速度はTi膜９をゲート電極４、ソース領域５
及びドレイン領域６と直接接触させる従来の方法に比べ
てはるかに小さくなり、シリサイド化反応はゆっくりと
進行する。このため、シリサイド化反応の均一性は従来
に比べて向上する。これによって、シリサイド化の際に
Si基板１からのSiのはい上がりによりサイドウォールス
ペーサ５の上にTiSi2膜が形成される問題はなくなり、
ゲート電極４、ソース領域５及びドレイン領域６上にそ
れぞれTiSi2膜10a,10b,10cを極めて選択性良く形成する
ことができる。この結果、ゲート電極４とソース領域５
やドレイン領域６との間のショートの発生を効果的に防
止することができる。これは、次に説明するリーク電流
の測定結果からも明らかである。
ソース領域５及びドレイン領域６の表面に薄いSiO2膜８
を形成し、このSiO2膜８の上にTi膜９を形成した後にシ
リサイド化を行っているので、シリサイド化反応の特に
初期の反応速度はTi膜９をゲート電極４、ソース領域５
及びドレイン領域６と直接接触させる従来の方法に比べ
てはるかに小さくなり、シリサイド化反応はゆっくりと
進行する。このため、シリサイド化反応の均一性は従来
に比べて向上する。これによって、シリサイド化の際に
Si基板１からのSiのはい上がりによりサイドウォールス
ペーサ５の上にTiSi2膜が形成される問題はなくなり、
ゲート電極４、ソース領域５及びドレイン領域６上にそ
れぞれTiSi2膜10a,10b,10cを極めて選択性良く形成する
ことができる。この結果、ゲート電極４とソース領域５
やドレイン領域６との間のショートの発生を効果的に防
止することができる。これは、次に説明するリーク電流
の測定結果からも明らかである。
第２図は、この実施例により製造されたｎチャネルMO
SFETとすでに述べた従来のサリサイド技術を用いて製造
されたｎチャネルMOSFETとについてゲートとソース・ド
レインとの間のリーク電流（絶対値）を測定した結果を
示す。ただし、SiO2膜８の膜厚は100Å、Ti膜９の膜厚
は400Åである。また、このリーク電流の測定回路を第
３図に示す。第２図より、従来のサリサイド技術を用い
て製造されたｎチャネルMOSFETのリーク電流は１×10-9
〜１×10-1Aの範囲にわたって分布しているのに対し、
この実施例により製造されたｎチャネルMOSFETのリーク
電流は１×10-12〜１×10-5Aの範囲にわたって分布して
おり、従来に比べてリーク電流が著しく少ないことがわ
かる。この結果は、シリサイド化の際にサイドウォール
スペーサ５の上へのSiのはい上がりが抑えられているこ
とを意味するものである。
SFETとすでに述べた従来のサリサイド技術を用いて製造
されたｎチャネルMOSFETとについてゲートとソース・ド
レインとの間のリーク電流（絶対値）を測定した結果を
示す。ただし、SiO2膜８の膜厚は100Å、Ti膜９の膜厚
は400Åである。また、このリーク電流の測定回路を第
３図に示す。第２図より、従来のサリサイド技術を用い
て製造されたｎチャネルMOSFETのリーク電流は１×10-9
〜１×10-1Aの範囲にわたって分布しているのに対し、
この実施例により製造されたｎチャネルMOSFETのリーク
電流は１×10-12〜１×10-5Aの範囲にわたって分布して
おり、従来に比べてリーク電流が著しく少ないことがわ
かる。この結果は、シリサイド化の際にサイドウォール
スペーサ５の上へのSiのはい上がりが抑えられているこ
とを意味するものである。
ところで、LSIのレイアウト上、基板とゲート電極と
の間や導電型の異なる拡散層間を接続する配線が必要と
される。例えば、基板とゲート電極とを接続する方法と
しては、従来は、例えば第６図Ａに示すようにゲート絶
縁膜103に開口110を形成し、第６図Ｂに示すようにこの
開口110を通じてゲート電極105を例えばn+型の拡散層11
1にコンタクトさせる、いわゆるベリッドコンタクト（B
uried Contact）が用いられている。また、基板とゲー
ト電極との間や導電型の異なる拡散層間を上層のアルミ
ニウム（Al）配線を介して接続する方法も用いられてい
る。しかし、前者の方法は、ベリッドコンタクト用の開
口110を形成するためのエッチングによりゲート絶縁膜1
03の絶縁性の劣化が生じたり、ゲート電極105を形成す
るためのエッチング時にSi基板101がエッチングされて
第６図Ｂに示すようにこのSi基板101の表面に段差が発
生してしまうという問題がある。さらにまた、この方法
では、例えばn+型のゲート電極とn+型の拡散層との間の
ように導電型が同じもの同士の接続しか行うことができ
ない。一方、後者の方法は、上層のAl配線を下層の配線
に使用するため、LSIのレイアウト上大きな制約を受け
ることになり、素子の専用面積が大幅に増大してしまう
という問題がある。
の間や導電型の異なる拡散層間を接続する配線が必要と
される。例えば、基板とゲート電極とを接続する方法と
しては、従来は、例えば第６図Ａに示すようにゲート絶
縁膜103に開口110を形成し、第６図Ｂに示すようにこの
開口110を通じてゲート電極105を例えばn+型の拡散層11
1にコンタクトさせる、いわゆるベリッドコンタクト（B
uried Contact）が用いられている。また、基板とゲー
ト電極との間や導電型の異なる拡散層間を上層のアルミ
ニウム（Al）配線を介して接続する方法も用いられてい
る。しかし、前者の方法は、ベリッドコンタクト用の開
口110を形成するためのエッチングによりゲート絶縁膜1
03の絶縁性の劣化が生じたり、ゲート電極105を形成す
るためのエッチング時にSi基板101がエッチングされて
第６図Ｂに示すようにこのSi基板101の表面に段差が発
生してしまうという問題がある。さらにまた、この方法
では、例えばn+型のゲート電極とn+型の拡散層との間の
ように導電型が同じもの同士の接続しか行うことができ
ない。一方、後者の方法は、上層のAl配線を下層の配線
に使用するため、LSIのレイアウト上大きな制約を受け
ることになり、素子の専用面積が大幅に増大してしまう
という問題がある。
そこで、次にこのような問題を解決することができる
実施例について説明する。第４図Ａ〜第４図Ｃはその実
施例を示す。
実施例について説明する。第４図Ａ〜第４図Ｃはその実
施例を示す。
この実施例においては、第４図Ａに示すように、例え
ばn-型のSi基板11中にｐウエル12を形成し、さらに上述
の実施例と同様にしてフィールド絶縁膜２、ゲート絶縁
膜３、サイドウォールスペーサ７、ゲート電極13,14、
例えばn-型の拡散層15及び例えばp-型の拡散層16を形成
した後、これらのゲート電極13,14及び拡散層15,16の表
面に例えば膜厚が100Å程度のSiO2膜８を形成する。
ばn-型のSi基板11中にｐウエル12を形成し、さらに上述
の実施例と同様にしてフィールド絶縁膜２、ゲート絶縁
膜３、サイドウォールスペーサ７、ゲート電極13,14、
例えばn-型の拡散層15及び例えばp-型の拡散層16を形成
した後、これらのゲート電極13,14及び拡散層15,16の表
面に例えば膜厚が100Å程度のSiO2膜８を形成する。
次に、例えばCVD法により全面に多結晶Si膜を形成
し、この多結晶Si膜をエッチングによりパターンニング
して、第４図Ｂに示すように、拡散層15,16の間のフィ
ールド絶縁膜２とゲート電極13の側壁に形成されたサイ
ドウォールスペーサ７との上に例えばn+型の所定形状の
多結晶Si膜17a,17bを形成する。
し、この多結晶Si膜をエッチングによりパターンニング
して、第４図Ｂに示すように、拡散層15,16の間のフィ
ールド絶縁膜２とゲート電極13の側壁に形成されたサイ
ドウォールスペーサ７との上に例えばn+型の所定形状の
多結晶Si膜17a,17bを形成する。
次に、上述の実施例と同様にして全面にTi膜を形成し
た後、シリサイド化を行う。この場合、ゲート電極13,1
4及び拡散層15,16の表面のみならず、多結晶Si膜17a,17
bもシリサイド化される。この結果、第４図Ｃに示すよ
うに、例えばn+型のゲート電極13とn-型の拡散層15とp-
型の拡散層16とを接続するTiSi2膜10dが形成されるとと
もに、ゲート電極14の表面にTiSi2膜10eが形成される。
この後、未反応のTi膜などをエッチング除去する。
た後、シリサイド化を行う。この場合、ゲート電極13,1
4及び拡散層15,16の表面のみならず、多結晶Si膜17a,17
bもシリサイド化される。この結果、第４図Ｃに示すよ
うに、例えばn+型のゲート電極13とn-型の拡散層15とp-
型の拡散層16とを接続するTiSi2膜10dが形成されるとと
もに、ゲート電極14の表面にTiSi2膜10eが形成される。
この後、未反応のTi膜などをエッチング除去する。
この実施例によれば、先の実施例と同様な利点に加え
て、導電型の異なるゲート電極13及び拡散層15,16の間
をTiSi2膜10dにより接続することができるという利点が
ある。この場合、多結晶Si膜17a,17bを形成するための
エッチングの際にはSiO2膜８がエッチングストッパーと
して働くので、ベリッドコンタクトを用いた従来の方法
のように基板表面に段差が形成されることがない。ま
た、ゲート絶縁膜３にベリッドコンタクト用の開口を形
成する必要がないので、ゲート絶縁膜３の絶縁性の劣化
が生じることもない。さらに、ゲート電極13及び拡散層
15,16の間を上層のAl配線により接続する場合のように
素子面積が増大する問題もない。
て、導電型の異なるゲート電極13及び拡散層15,16の間
をTiSi2膜10dにより接続することができるという利点が
ある。この場合、多結晶Si膜17a,17bを形成するための
エッチングの際にはSiO2膜８がエッチングストッパーと
して働くので、ベリッドコンタクトを用いた従来の方法
のように基板表面に段差が形成されることがない。ま
た、ゲート絶縁膜３にベリッドコンタクト用の開口を形
成する必要がないので、ゲート絶縁膜３の絶縁性の劣化
が生じることもない。さらに、ゲート電極13及び拡散層
15,16の間を上層のAl配線により接続する場合のように
素子面積が増大する問題もない。
以上、本発明の実施例につき具体的に説明したが、本
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
発明は、上述の実施例に限定されるものではなく、本発
明の技術的思想に基づく各種の変形が可能である。
例えば、上述の実施例においては、本発明をMOSLSIに
適用した場合について説明したが、本発明は、例えばバ
イポーラLSIやバイポーラ−CMOSLSIのようなMOSLSI以外
の半導体集積回路装置の製造に適用することも可能であ
る。
適用した場合について説明したが、本発明は、例えばバ
イポーラLSIやバイポーラ−CMOSLSIのようなMOSLSI以外
の半導体集積回路装置の製造に適用することも可能であ
る。
本発明は、以上述べたように構成されているので、シ
リコン上に金属シリサイド膜を選択性良く形成すること
ができる。
リコン上に金属シリサイド膜を選択性良く形成すること
ができる。
第１図Ａ〜第１図Ｅは本発明の一実施例によるMOSLSIの
製造方法を工程順に示す断面図、第２図は本発明の一実
施例により製造されたｎチャネルMOSFETと従来のサリサ
イド技術を用いて製造されたｎチャネルMOSFETとのゲー
トとソース・ドレインとの間のリーク電流の測定結果を
示すグラフ、第３図はリーク電流の測定回路を示す回路
図、第４図Ａ〜第４図Ｃは本発明の他の実施例を工程順
に示す断面図、第５図Ａ〜第５図Ｃは従来のMOSLSIの製
造方法を工程順に示す断面図、第６図Ａ及び第６図Ｂは
他の従来例を説明するための断面図である。 図面における主要な符号の説明 1:Si基板、2:フィールド絶縁膜、3:ゲート電極、5:ソー
ス領域、6:ドレイン領域、8:SiO2膜、9:Ti膜、10a〜10
e:TiSi膜。
製造方法を工程順に示す断面図、第２図は本発明の一実
施例により製造されたｎチャネルMOSFETと従来のサリサ
イド技術を用いて製造されたｎチャネルMOSFETとのゲー
トとソース・ドレインとの間のリーク電流の測定結果を
示すグラフ、第３図はリーク電流の測定回路を示す回路
図、第４図Ａ〜第４図Ｃは本発明の他の実施例を工程順
に示す断面図、第５図Ａ〜第５図Ｃは従来のMOSLSIの製
造方法を工程順に示す断面図、第６図Ａ及び第６図Ｂは
他の従来例を説明するための断面図である。 図面における主要な符号の説明 1:Si基板、2:フィールド絶縁膜、3:ゲート電極、5:ソー
ス領域、6:ドレイン領域、8:SiO2膜、9:Ti膜、10a〜10
e:TiSi膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 角 博文 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平１−144625（ＪＰ，Ａ) 米国特許4784973（ＵＳ，Ａ)
Claims (1)
- 【請求項１】シリコン上に膜厚が50Åよりも大きく、30
0Å以下のシリコン化合物膜を形成し、 上記シリコン化合物膜上に金属膜を形成し、 次いで上記シリコンのシリサイド化を行うようにしたこ
とを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082653A JP3011941B2 (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1082653A JP3011941B2 (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02260630A JPH02260630A (ja) | 1990-10-23 |
| JP3011941B2 true JP3011941B2 (ja) | 2000-02-21 |
Family
ID=13780389
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1082653A Expired - Fee Related JP3011941B2 (ja) | 1989-03-31 | 1989-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011941B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214036B1 (ko) * | 1991-02-19 | 1999-08-02 | 이데이 노부유끼 | 알루미늄계 배선형성방법 |
| JPH04280425A (ja) * | 1991-03-07 | 1992-10-06 | Sony Corp | 配線形成方法 |
| US5399526A (en) * | 1991-06-28 | 1995-03-21 | Sony Corporation | Method of manufacturing semiconductor device by forming barrier metal layer between substrate and wiring layer |
| JP2630296B2 (ja) * | 1995-03-08 | 1997-07-16 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2001358089A (ja) * | 2001-05-10 | 2001-12-26 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4784973A (en) | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
-
1989
- 1989-03-31 JP JP1082653A patent/JP3011941B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4784973A (en) | 1987-08-24 | 1988-11-15 | Inmos Corporation | Semiconductor contact silicide/nitride process with control for silicide thickness |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02260630A (ja) | 1990-10-23 |
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