KR100214036B1 - 알루미늄계 배선형성방법 - Google Patents

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Abstract

본원 발명은 미세한 접속공을 A1계 재료로 매입하고, 저저항성 및 우수한 배리어성을 동시에 충족시키는 배선형성방법에 관한 것이다. 본원 발명은 배리어메탈의 구조를 향상시킨 것이다. 본원 발명에는 (a) 변형된 SALICIDE법에 의한 TiSi₂층 및 Ti층의 형성과, (b) 미정질화된 Ti계 재료층이 사용된다. TiSi₂층은 예를 들면 얇은 SiO₂층을 통하여 실리콘기판과 Ti층을 반응시킴으로써 자체 정합적으로 형성되며, 낮은 시트저항과 치밀한 막질뿐만 아니라 우수한 배리어성을 나타낸다. Ti층은 TiSi₂층 위에 적층되어 A1계 재료층에 대하여 높은 습윤성을 나타낸다. 비정질화 Ti계 재료층은 다결정 TiN층에 N₂이온주입함으로써 형성되며, A1확산경로로서 작용하는 결정입계가 파괴되기 때문에 우수한 배리어성을 나타낸다. 상기 두 층은 모두 지금까지 우수한 배리어성을 나타내는 재료층으로 사용되었던 TiON층에 비하여 시트저항이 낮고, A1계 재료층에 대하여 우수한 습윤성을 나타내므로, 고신뢰성의 콘택트형성이 가능하다.

Description

알루미늄계 배선형성방법
제1도는 종래의 배리어메탈구조를 가진 콘택트부에 있어서, 콘택트홀내에 A1계 재료가 균일하게 매입되지 않고 공동이 형성된 상태를 나타낸 개략단면도.
제2도는 본원 발명을 LDD구조를 가진 MOS-FET의 제조에 적용한 일예의 개략단면도이며, 소자형성영역상 및 게이트전상에 SiO₂층이 형성된 상태를 도시한 도면.
제3도는 제2도에 도시한 기체(基體)의 전체면에 제1의 Ti층이 형성된 상태의 개략단면도.
제4도는 실리사이드화 반응에 의해 소스/드레인영역상 및 게이트 전극상에 선택적으로 TiSi₂층이 형성된 상태의 개략단면도.
제5도는 층간절연막의 패터닝에 의해 TiSi₂층에 면한 콘택트홀이 개구되고, 기체의 전체면에 제2의 Ti층이 피착된 상태의 개략단면도.
제6도는 제5도에 도시된 기체의 전체면에 A1-1%Si층이 형성된 상태의 개략단면도.
제7도는 패터닝에 의해 A1계 전극이 형성된 상태의 개략단면도.
제8도는 본원 발명을 적용하여 제조된 MOS-FET와 종래의 MOS-FET에 대하여 접합리크전류의 어닐링온도의존성을 비교하여 나타낸 특성도.
제9a도 내지 제9c도는 본원 발명을 MOS-FET의 제조에 적용한 다른 예를 그 공정순에 따라 나타낸 개략단면도이며, 제9a도는 콘택트홀이 형성된 층간절연막을 피복하여 T1층과 TiN층으로 이루어지는 2층구조의 배리어메탈이 적층된 상태, 제9b도는 이온주입에 의해 상기 TiN층이 비정질화된 상태, 제9c도는 A1계 배선패턴이 형성된 상태를 각각 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘기판 14 : 게이트전극
15 : 소스/드레인영역 17, 18 : SiO₂층
17a, 18a : TiSi2층 19 : 제1의 Ti층
20 : 층간절연막 21 : 콘택트홀
22 : 제2의 Ti층 23 : A1-1%Si층
23a : A1계 전극
본원 발명은 반도체장치의 제조등에 적용되는 배선형성방법에 관한 것이며, 특히 저저항성이며, 또한 배리어성, A1계 배선형성재료의 피복성이 우수한 배리어메탈(barrier metal) 구조를 가진 콘택트부를 형성하는 방법에 관한 것이다.
근년의 VLSI, ULSI등에서 볼 수 있는 바와 같이, 반도체장치의 디자인룰이 고도로 축소됨에 따라 하층배선과 상층배선의 전기접속을 도모하기 위한 접속공의 개구경의 에스팩트비가 높아지게 되었다. 상층배선은 일반적으로 스퍼터링법에 의한 알루미늄(A1)계 재료를 피착시킴으로써 형성되어 있으나, 미세한 현행 디자인룰하에서는 접합의 파괴나 열화, 또는 콘택트저항의 증대등의 불량이 지금까지 상층배선으로부터 하층배선의 확산층을 향하는 A1의 용출이나, 통상 A1계 재료에 가해지는 실리콘(Si)의 콘택트홀로의 석출에 의해 발생했던 것보다 더욱 빈번하게 발생하게 된다. 한편, 통상의 스퍼터링법에서는 에스팩트비가 1을 초과하는 콘택트홀을 충분한 단차피복성(step coverage)으로 A1계 재료로 매입(埋入)하는 것은 더 이상 불가능하며, 따라서 상층배선의 단선(斷線)을 발생시킨다.
상층배선과 하층배선과의 사이의 합금화반응이나 Si의 석출을 방지할 목적으로 양자사이에 배리어메탈을 배설하는 것이 일반화되어 있다. 이 배리어메탈은 통상 천이금속 또는 그 질화물, 탄화물, 산질화물, 붕화물 등의 천이금속화합물외에 고융점금속 실리사이드, 합금 등으로 형성된다. 또, 그 구성도 단층만이 아니라 복수의 종류의 막이 조합되는 경우도 많다.
예를 들면, 기판측에서 A1계 재료층측을 향해 차례로 Ti층과 TiN층이 적층되어 이루어지는 2층구조의 배리어메탈(Ti/TiN계)은 그 대표예이다.
Ti층은 산소에 대하여 높은 친화력을 갖기 때문에 불순물확산층의 표면에 형성되어 있는 자연산화막을 환원하는 작용이 있으며, 저저항의 오믹콘택트(ohmic contact)를 안정적으로 달성하는 관점에서는 우수한 콘택트재료이다. Ti층은 또한 A1계 재료에 비하여 습윤성(濕潤性)이 우수하므로, 접속공이 Al계 재료로 매입되는 경우 A1원자의 표면이동이 촉진되어 균일하게 매입되나, Ti층은 단독으로는 배리어메탈로서의 기능을 충분히 행할 수 없다. 그것은 Si기판과 A1계 재료층와의 사이에 Ti층이 단독으로 개재되어 있어도 Si와 Ti의 반응 및 Ti와 A1의 반응의 양쪽이 동시에 진행하므로, Si기판에의 A1의 관통 즉 알루미늄스파이크의 발생을 방지할 수 없기 때문이다.
한쪽의 TiN층은 열역학적으로 Si에 대하여 안정이며, Ti층 보다는 배리어성은 높으나, 특히 p형 Si에 대한 콘택트저항이 높다는 문제가 있다. 또, TiN층이 진공박막형성기술에 의해 성막(成膜)될 때의 결정입경이 20nm전후이며, 더욱이 기둥형 구조를 가지고 있으므로, 열처리를 거치면 A1이 입계(粒界)로 확산하여, 역시 알루미늄 스파이크를 충분히 방지할 수 없다. 또, TiN층이 Si 기판상에 직접 형성된 경우에는 막안에 불순물로서 들어가 있는 산소가 TiN층과 Si기판과의 계면에 편석(偏析)하는 경향이 있기 때문에, TiN층 단독으로는 항상 저저항의 오믹콘택트를 형성하는 것은 곤란하다.
그래서, Ti/TiN계에서는 Si기판상에 먼저 Ti층을 형성하고, 이어서 TiN층을 적층함으로써 두 층의 장점을 살리고 있는 것이다.
또, 배리어성을 보다 한층 향상시키기 위한 대책으로서, 근년에는 TiN층의 성막싱 산소를 도입하여 Ti층과 TiON층으로 이루어지는 2층구조의 배리어메탈(Ti/TiON계)도 제안되어 있다. 이것은 TiN의 입계에서 산소를 편석시킴으로써 A1의 입계확산을 방지하는 것을 의도한 것이다.
한편, 상층배선에 의한 단차피복성의 부족을 개선하기 위한 대책으로서, 근년 고온바이어스스퍼터링업이 제안되어 있다. 이 기술은 예를 들면 월간 세미콘덕터월드(Semiconductor World), 1989년 12월호 186~188페이지(프레스저널사 간행)에도 소개되어 있는 바와 같이, 웨이퍼를 히터블록등을 통해 수 백℃로 가열하고, 또한 이 히터블록을 통하여 RF바이어스를 인가하면서 스퍼터링을 행하는 것이다. 이 방법에 의하면, 고온에 의한 A1의 리플로우효과(reflow effect)와 바이어스전압인가에 의한 이온충격에 의해 단차피복성을 개선하고, 평탄한 표면을 가진 A1계 재료층을 형성할 수 있다.
배리어메탈구조를 가지는 콘택트를 형성하는 경우, 배리어성의 향상 및 A1계 상층배선에 의한 우수한 피복성은 배리어로서 Ti/TiON계 재료를 사용하고, 고온바이어스스퍼터링을 행함으로써 실현할 수 있다. 그러나, 이러한 조합은 다음과 같은 문제점이 새로이 발생한다.
제1의 문제점은, 산소를 함유하지 않은 TiN층에 비해 시트저항이 1자리수이상이나 증대한다는 점이다.
제2의 문제점은, TiN층을 사용한 경우에 비하여 애프터코로젼(after-corrosion)이 발생하기 쉬워진다는 점이다. 그 이유는 자연산화막을 환원시키기 위하여 A1계 재료층 및 배리어메탈의 드라이에칭용 가스로서는 통상 BC1₃등의 염소계 가스가 사용되나, 이 가스가 TiON층내의 산소와 반응하여 Cl₂를 발생하기 때문이다. 애프터코로젼에는 이와 같은 화학적인 요인외에 구조적인 요인도 있다. 즉, TiON층은 표면의 모폴로지(morphology)가 거칠고, TiN층과 비교하여 A1계 재료층과의 습윤성이 뒤떨어지므로, TiON층과 A1계 재료층과의 계면에 잔류염소를 체류시킬 장소를 제공하기 쉽기 때문이다.
제3의 문제점은, TiON층은 표면의 모폴로지가 거칠고, A1계 재료에 대한 습윤성이나 반응성이 뒤떨어지기 때문에, 접속공은 균일하게 매입되지 않는다.
예를 들면, 제1도에 도시한 바와 같이 미리 불순물확산영역(2)이 형성되어 이루어지는 실리콘(Si)기판(1)상에 이 불순물확산영역(2)에 면하는 접속공(4)을 가진 층간절연막(3)이 적층되고, 다시 최소한 이 접속공(4)을 피복하여 Ti층(5)과 TiON층(6)이 배리어메탈로서 순차 적층되어 이루어지는 웨이퍼를 생각해 본다. 이 웨이퍼에 대하여 고온바이어스스퍼터링법에 의해 예를 들면 A1계 재료층(7)을 피착형성하려고 해도 접속공(4)을 균일하게 매입할 수 없고, 공동(空胴)(8)이 형성되기 쉽다. 이것은 고온바이어스스퍼터링의 과정에 있어서의 A1이 고체와 액체의 중간적인 상태에 있고 기초재의 표면모폴로지에 매우 민감하다는 것에 기인한다. 즉, TiON층(6)은 기둥형 결정구조를 가지며, 더욱이 그 결정의 길이방향이 막면에 대략 수직으로 배향되어 있기 때문에 표면모폴로지가 거칠다.
그래서, 본원 발명자들은 A1계 재료에 대한 양호한 습윤성 및 반응성이 이미 실증되어 있는 Ti층을 상기 TiON층(6)상에 다시 적층하고, 배리어메탈을 Ti/TiON/Ti계의 3층구조로 하는 것도 시도하였다. 그러나, 새로이 적층된 Ti층에 의해서도 표면모폴로지는 충분히 개선되지 않고, 역시 A1계 재료에 의해 접속공(4)을 균일하게 재현성 양호하게 매입하는데는 이르지 못했다.
이와 같이, 종래의 기술에서는 저저항성, 고배리어성 및 A1계 배선재료의 균일한 피복성을 동시에 만족할 수 있는 콘택트형성을 행하는 것이 곤란하다. 그래서, 본원 발명은 이들의 요구를 동시에 만족할 수 있는 배선형성방법을 제공하는 것을 목적으로 한다.
본원 발명자들은 고배리어성을 TiON층으로 구하는 한은 저저항성 및 A1계 상부재료층에 의한 피복성에 대한 요구를 만족시키는 콘택트형성을 실현하는 것은 곤란하다고 생각하며, 따라서 대용재료로서 본원 발명자들은 (a) 앞서 일본국 특개평 2(1990)-260630호 공보에 있어서 제안한 방법에 의한 TiSi₂층의 형성과, (b) 비정질화(非晶質化) Ti계 층에 착안하였다.
TiSi₂층(a)은 콘택트저항, 확산층저항 등의 저하를 목적으로 하여 형성되는 종래의 일반적인 살리사이드(SALICIDE=self-aligned silicide)의 형성프로세스를 개량한 것이다. 즉, 종래와 같이 실리콘계 기판상에 직접 Ti층을 적층하여 열처리를 행하는 것이 아니고, 먼저 실리콘기판상의 자연산화막을 제거한 후, 실리콘화합물층을 새로 형성하고, 다시 Ti층을 적층하고나서 불활성가스분위기중에서 열처리를 행함으로써 실리사이드화를 행하는 것이다. 특히, 상기 실리콘화합물층으로서 열산화등에 의해 형성되는 산화실리콘층을 사용하는 프로세스에 대해서는 실리사이드화 반응이 산화물층을 통하여 행해지므로, 본원 출원인은 SITOX(=silicidation through oxide)라고 하는 호칭을 제창하고 있다. 이 방법에 의해 형성되는 TiSi₂층은 필드산화막의 위 또는 MOS트랜지스터에 있어서 LDD구조를 달성하기 위해 게이트전극 측벽부에 형성되는 사이드월 위에까지 오르지 않고 소자형성영역에만 선택적으로 존재하므로, 소스/드레인영역과 게이트 전극과의 사이에서 리크(leak)를 발생시킬 염려가 없다. 또, 성막시의 실리사이드화 반응속도가 작으므로, 막질도 매우 치밀하고 또한 균일하여 높은 배리어성을 발휘할 뿐만 아니라, 고온어닐링을 거쳐도 시트저항이 낮게 유지되는 이점을 가지고 있다.
본원 발명에 따르면, 제1의 티탄계 재료층과 실리콘계 기판과의 사이의 실리사이드화 반응에 의해 형성되는 티탄실리사이드계 재료층을 배리어메탈로서 사용한다. 본원 발명에서는 다음에 기체의 표면에 층간절연막이 형성되고, 상기 티탄실리사이드계 재료층에 면하여 접속공이 개구된다. 이 시점에서, 접속공의 저면에는 상기 티탄실리사이드계 재료층이 노출하게 된다. 단, 상기 티탄실리사이드계 재료층은 열응력이 크므로, 그대로 A1계 재료층을 피착하면 스트레스마이그레이션(stress migration)을 야기시키는 원인이 된다. 또, 접속공의 내벽부와 A1계 재료층의 습윤성도 불충분하다. 그래서, 상기 접속공의 최소한 저면 및 내벽부를 피복하여 제2의 티탄계 재료층을 형성한다. 이로써, 접속공의 내벽부는 모두 A1계 재료층에 대한 습윤성 및 반응성이 향상되고, 또한 열응력이 저감된 상태로 된다. 그렇게 된 다음에 기체의 전체면에 A1계 재료층을 피착하면, A1계 재료는 티탄계 재료와 계면반응을 일으키면서 서서히 접속공내에 침입하여, 공동을 형성하지 않고 접속공내에 균일하게 충전된다.
한편, 비정질화 Ti계 재료 (b)는 입계에서의 A1계 재료의 확산을 억제한다. 진공박막형성기술에 의해 성막되는 Ti계 재료층은 통상 입경 20nm정도의 미세한 기둥형 결정이 집합하여 이루어지는 다결정조직을 가지고 있다. 결정화영역 사이의 결정입계는 A1계 재료에 대한 빠른 확산경로를 제공한다. 종래에는 예를 들면 결정입계에 산소를 편석시킴으로써 확산경로를 차단하는 것이 행하여 졌으나, 얻어지는 막의 문제점에 대해서는 TiON층의 경우를 예로 하여 전술한 바와 같다. 그래서, 본원 발명자는 산소의 편석에 의해 결정입계를 불활성화 하는 것이 아니라, 다결정조직을 파괴하여 결정입계 그 자체를 소멸시키는 것에 착안하여, 본원 발명을 제안하기에 이른 것이다.
여기서, 결정입계가 완전히 소멸되면 비정질(amorphous)상태가 되는데, 본원 발명에서는 다결정조직을 구성하는 단결정이 고도로 미립자화되어서, 결정입계가 실질적으로 빠른 확산경로가 될 수 없는 정도로까지 미세화되어 있을 때 목적을 달성한다. 따라서, 본원 발명에서 비정질화라는 것은 완전한 아몰퍼스(amorphous) 상태 및 그것에 가까운 초미립자상태를 포함하는 것으로 한다. 여하간, 알루미늄 스파이크에 대한 배리어성이 향상되고, 더욱이 표면모폴로지의 열화나 애프터코로전의 조장등의 문제가 파생하지 않는다.
본원 발명에서는 또한 상기 비정질화를 달성하는 특정수단으로서, 불활성물질의 이온주입을 행한다. 이 방법에 의하면, 이온종, 주입에너지, 도스량등의 조건을 적절히 설정함으로써 얇은 Ti계 재료층에 대하여 제어성 양호하게 원하는 비정질화를 행하는 것이 가능하게 된다.
본원 발명에 따르면 저저항이며, 또한 배리어성, A1계 배선재료에 의한 피복성이 우수한 콘택트형성이 가능하게 된다. 따라서, 본원 발명은 미세한 디자인룰에 의거하여 고집적도, 고성능 및 고신뢰성이 요구되는 반도체장치의 제조에 매우 적합하다.
다음에, 본원 발명의 적합한 실시예에 대하여 설명한다.
[실시예 1]
본 실시예는 본원 발명을 MOS-TFT의 제조에 적용한 일예이다. 이 프로세스를 제2도 내지 제7도를 참조하면서 설명한다.
먼저, 제2도에 도시한 바와 같이, 실리콘(Si)기판(11)상에 예를 들면 LOCOS 법에 의해 필드산화막(12)을 형성하고, 이 필드산화막(12)에 의해 규정되는 소자형성영역에 산화실리콘등을 이루어지는 게이트산화막(13)을 통하여 DOPOS(doped polysilicon)등으로 이루어지는 게이트전극(14)을 형성하였다.
다음에, 상기 게이트전극(14)을 마스크로 하여 소스/드레인영역(15)을 형성하기 위한 1회째의 이온주입을 행한 후, CVD법 및 RIE등에 의해 통상의 방법에 따라 산화실리콘등으로 이루어지는 사이드월(16)을 형성하였다.
또한, 소자형성영역의 표면에 존재하는 자연산화막을 희플루오르화수소산으로 제거한 후, 예를 들면 열산화에 의해 소자형성영역 및 게이트전극(14)상에 각각 5nm두께의 SiO₂층(17),(18)을 형성하였다. 여기서, 자연산화막을 미리 제거하고 있는 것은 소자형성영역상에 있어서의 SiO₂층(17)의 두께를 균일하게 하기 위해서이다. 또, SiO₂층(17),(18)은 기체(基體)인 웨이퍼표면의 산화에 의해 형성하는 것 대신에, 예를 들면 웨이퍼의 표면전체에 다결정실리콘층을 피착형성한 후에 열산화하여 일단 두꺼운 SiO₂층을 형성하고, 이어서 희플루오르화수소산으로 에칭하여 그 층구께를 원하는 두께로 감소시켜 형성해도 된다.
또한, 상기 게이트전극(14) 및 사이드월(16)을 마스크로 하여, 상기 소스/드레인영역(15)의 일부에 있어서 불순물농도를 높이기 위한 2회째의 이온주입을 상기 SiO₂층(17)을 통하여 행하였다. 이와 같이하여 LDD 구조가 달성된다. 이 때, 게이트전극(14)상의 SiO₂층(18)은 주입이온에 의한 채널링의 방지층으로서도 기능하는 것이다.
다음에, 일예로서 Ar유량 100SCCM, 가스압 0.47Pa(3.5mTorr), dc스퍼터링파워 4kW, 기판온도 300℃, 스퍼터링속도 350nm/min의 조건하에서 Ti의 스퍼터링을 행하여, 웨이퍼의 전체면에 제1의 Ti층(19)을 약 30nm의 두께로 형성하였다.
다음에, 제3도에 도시한 웨이퍼에 대하여 Ar분위기중에서 약 650℃에서 램프어닐링을 행하고, 상기 제1의 Ti층(19)의 일부와 실리콘기판(11)(정확하게는 소스/드레인영역(15)) 및 게이트전극(14)을 각각 상기 SiO₂층(17),(18)을 통하여 반응시켜서, 각각 TiSi층(도시하지 않음)을 형성하였다.
이어서, 예를 들면 암모니아와 과산화수소수의 혼합용액을 사용하여 상기 제1의 Ti층(19)의 미반응부분을 선택적으로 에칭제거하였다.
또한, 약 900℃에서 다시 두번째 램프어닐링을 행하여 상기 TiSi층과 실리콘기판(11)및 게이트전극(14)을 다시 반응시켜 제4도에 도시한 바와 같이 각각 TiSi₂층(17a),(18a)을 형성하였다.
여기서, 실리사이드화를 위한 램프어닐링을 2단계로 나누어 행하고 있는 것은 TiSi₂층(17a),(18a)을 소자형성영역 및 게이트전극상에 양호한 선택성으로 형성하기 위해서이다. 최초부터 900℃부근에서 실리사이드화를 행하면, 필드산화막(12)이나 사이드월(16)위까지 TiSi₂층(17a),(18a)이 연재되어 형성되고, 게이트전극(14)과 소스/드레인영역(15)과의 사이의 리크전류를 증대시킬 염려가 크다.
다음에, 제5도에 도시한 바와 같이, 웨이퍼의 전체면에 CVD에 의해 산화실리콘등을 퇴적시켜서 층간절연막(20)을 형성하고, 이어서 이 층간절연막(20)을 패터닝하여 소스/드레인영역(15)상의 TiSi₂층(17a)에 이르는 콘택트홀(21)을 개구하였다. 또한, 예를들면 제1의 Ti층(19)의 성막시와 같은 조건으로 스퍼터링을 행함으로써 웨이퍼의 전체면을 덮어 제2의 Ti층(22)을 약 50nm의 두께로 형성하였다. 이로써, 최소한 상기 콘택트홀(21)의 저면 및 측벽부는 제2의 Ti층(22)에 의해 피복되어, 후에 형성되는 A1-1%Si층(23)(제6도 참조)과 콘택트부와의 습윤성 및 반응성이 개선되고, 또한 TiSi₂층(17a)과의 사이의 열응력도 완화된다.
다음에, 2단계의 스퍼터링에 의해 A1-1%Si층(23)의 성막을 행하였다. 스퍼터링분위기는 Ar유량 100SCCM, 가스압 0.47Pa(3.5mTorr)로 하고, 1단계째로서 기판가열이나 바이어스파워인가를 행하지 않고 dc 스퍼터링파워 22.7kW로 스퍼터링을 행하여 A1-1%Si층(23)을 약 100nm의 두께로 성막하였다. 2단계째로서 기판의 이면을 고온의 Ar가스에 접촉시킴으로써 이 기판을 약 450℃로 가열하고, RF바이어스파워 300V를 인가하면서 고온스퍼터링을 행하여, A1-1%Si층을 다시 300nm의 두께로 성막하였다. 이로써, 제6도에 도시한 바와 같이 최종적으로는 400nm의 두께의 A1-1%Si층(23)이 웨이퍼의 전체면에 형성되고, 상기 콘택트홀(21)은 공동을 형성하지 않고 균일하게 매입되었다.
그리고, A1-1%Si층(23)의 성막은 반드시 전술한 바와 같은 2단계 프로세스를 거칠 필요는 없다. 그러나, 성막의 초기부터 기판을 고온으로 가열하면 조건에 따라서는 A1-1%Si층(23)이 섬형상으로 성장하므로, 이것을 방지하기 위해 성막공정을 2단계로 나누어 최초의 단계를 저온프로세스로 하고 있는 것이다. 이로써, A1-1%Si층(23)의 막질을 보다 한층 향상시킬 수 있다.
또한, 제7도에 도시한 바와 같이 A1-1%Si층(23)과 제2의 Ti층(22)을 염소계 가스를 사용하여 에칭하여, Ti층 패턴(22a)을 기초재로 하는 A1계 전극(23a)을 형성하였다.
본 실시예에서 제조된 MOS-FET에 있어서는 TiSi₂층(17a),(18a)에 의해 소스/드레인영역(15) 및 게이트전극(14)의 시트저항이 저감되어 있으며, 종래의 SALICIDE법에 의해 실리사이드층을 형성한 MOS-FET에 비하여 고온어닐링후에 있어서도 접합리크전류(junction leakage current)가 현저하게 저감되어 있었다. 이것은 SITOX법에 의해 형성한 TiSi₂층(17a),(18a)의 막질이 우수하다는 것과 관련되어 있다.
제8도는 소정의 어닐링온도에서 30분간 유지한 MOS-FET의 게이트전극에 5.5V의 전압을 인가한 경우의 접합리크전류의 측정결과를 나타낸 그래프이다. 종축은 접합리크전류(A), 횡축은 어닐링온도(℃)를 표시하며, 백색원(○)의 플롯은 종래의 MOS-FET, 흑색원(●)의 플롯은 본 실시예의 MOS-FET의 데이터를 각각 표시한다. 종래의 MOS-FET에서는 고온어닐링에 의해 TiSi₂결정의 응집이 생겨 시트저항이 증대되는 외에, 기판을 400℃정도로 가열한 시점에서 A1스파이크에 대한 내성이 열화하여 접합리크전류가 급격하게 증대하였다. 그러나, 본 실시예로 제조된 MOS-FET에서는 TiSi₂층(17a),(18a)이 큰 결정입경과 치밀한 입계를 가지고 있으므로, 500℃로 가열된 후에도 Ti 및 Si의 확산이 억제되어 시트저항이 낮게 유지되는 외에, 접합리크 전류는 거의 변화되지 않고, A1 스파이크에 대해서도 높은 내성이 유지되었다. 이것은 A1-1%Si층(23)의 성막공정에 있어서 고온스퍼터링을 거쳐도 본 실시예의 MOS-FET가 아무런 특성의 열화를 발생하지 않는 것을 나타내는 것이다.
[실시예 2]
본 실시예는 본원 발명을 MOS-FET의 소스/드레인영역에 있어서의 콘택트형성에 적용하여, TiN층에 N₂를 이온주입함으로써 비정질화 한 예이다. 이 프로세스를 제9a도 내지 제9c도를 참조하면서 설명한다. 제9a도 내지 제9c도의 참조부호는 제2도 내지 제7도에서 사용한 참조부호와 동일하다.
통상의 방법에 따라서 실리콘기판(11)상에 필드산화팍(12), 게이트산화막(13), 게이트전극(14), 사이드월(16), 소스/드레인영역(15), 층간절연막(20) 및 콘택트홀(21)을 형성하여 MOS-FET를 제조하였다. 이어서, Ti/TiN계의 2층구조의 배리어메탈을 형성하였다. 먼저, 하층측의 Ti층(22)은 일예로서 Ar유량 50SCCM, 가스압 0.47Pa(3.5m Torr), dc 스퍼터링파워 4kW, 기판온도 300℃의 조건으로 스퍼터링을 행함으로써 약 30nm의 두께로 형성하였다.
또, 상층측의 TiN층(24)은 일예로서 N₂유량 50SCCM, 가스압 0.47Pa(3.5m Torr), dc 스퍼터링파워 6kW, 기판온도 300℃의 조건으로 반응성 스퍼터링을 행함으로써 약 70nm의 두께로 형성하였다.
다음에, 일예로서 주입에너지 50keV, 도스량 5 x 1015atom/cm²의 조건으로 N₂의 이온주입을 웨이퍼의 전체면에 행하고, 제9b도에 도시한 바와 같이 상기 TiN층(24)을 비정질화 TiN층(24a)으로 변화시켰다.
또한, 스퍼터링에 의해 A1-1%Si층을 약 400nm의 두께로 성막하였다. 스퍼터링조건은 일예로서 Ar유량 100SCCM, 가스압 0.47Pa(3.5m Torr), dc 스퍼터링파워 22.7kW, 기판온도 200℃로 하였다. 이때, 웨이퍼의 전체면은 A1-1%Si층으로 피복되고, 콘택트홀(21)의 내부도 공동을 형성하지 않고 균일하게 매입되었다.
끝으로, BC13/Cl2계 등의 염소계 혼합가스를 사용하여 드라이에칭을 행함으로써, 상기 A1-1%Si층, 비정질화 TiN층(24a) 및 Ti층(22)을 동시에 패터닝하여 제9c도에 도시한 바와 같이 A1계 배선패턴(23a)을 형성하였다. 제9c도에 있어서, 패턴화 된 층은 그 원래의 층을 표시하는 번호뒤에 a를 붙여 표시하였다. 드라이에칭의 종료후에는 2층구조의 배리어메탈의 상층측에 TiON층을 사용한 경우일수록 현저한 애프터코러젼은 관찰되지 않았다.
전술한 바와 같이하여 형성된 MOS-FET에 있어서의 비정질화 TiN층(24a)의 배리어성을 확인하기 위해 소정의 온도에서 30분간 유지한 MOS-FET의 게이트전극에 -5.5V의 전압을 인가하여 접합리크전류를 측정하였다. 그 결과, 상기 MOS-FET는 600℃에서 어닐링을 행한 후에도 아무런 접합리크전류의 증대를 보이지 않았다. 이것은 600℃에 있어서도 비정질화 TiN층(24a)이 A1과 반응하지 않고 유효한 배리어메탈구조로서 기능하여, 소스/드레인영역(15)으로 A1이 관통하는 것이 방지되어 있다는 것을 의미하고 있다.
본원 발명에 대하여 두가지의 바람직한 실시예에 따라 설명하였으나 본원 발명은 이에 한정되는 것은 아니다.
예를 들면, 실리콘계 기체와 제1의 티탄계 재료층과의 사이의 실리콘화합물층으로서는 전술한 SiO₂층(17)이외에도 질화실리콘층(Si₃N₄)등을 사용할 수 있다.
또한, 상기 TiN층(24)을 비정질화 하기 위한 이온주입은 웨이퍼의 전체면에 대해 행하지 않고, 예를 들면 적당한 마스크를 통하여 콘택트부의 근방에 있어서만 행하도록 해도 된다. 또, 주입하는 불활성물질도 TiN의 화학적 성질에 현저한 변화를 초래하지 않는 것이라면 전술한 N₂에 한정되는 것은 아니며, 예를 들면 Ar, H₂, Ti등을 이온주입할 수 있다.

Claims (5)

  1. 실리콘계 기판상에 실리콘화합물층과 제1의 티탄계 재료층이 순차 형성되어 이루어지는 기체(基體)에 대하여 불활성가스분위기 중에서 열처리를 행함으로써 티탄실리사이드계 재료층을 형성하는 공정과, 상기 기체상에 층간절연막을 형성하여 상기 티탄실리사이드계 재료층에 면하여 접속공을 개구하는 공정과, 최소한 상기 접속공의 저면 및 측벽부를 제2의 티탄계 재료층으로 피복하는 공정과, 최소한 상기 접속공을 충전하도록 알루미늄계 재료층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 배선형성방법.
  2. 제1항에 있어서, 상기 실리콘화합물은 산화실리콘 또는 질화실리콘인 것을 특징으로 하는 배선형성방법.
  3. 기판상의 절연막에 개구된 접속공의 최소한 저부 및 측벽부를 비정질화된 티탄계 재료층으로 피복하는 공정과, 최소한 상기 접속공을 충전하도록 알루미늄계 재료층을 형성하는 공정으로 이루어지는 것을 특징으로 하는 배선형성방법.
  4. 제3항에 있어서, 상기 티탄계 재료는 질화티탄인 것을 특징으로 하는 배선형성방법.
  5. 제3항에 있어서, 상기 티탄계 재료는 질소, 아르곤, 수소, 티탄의 군에서 선택되는 최소한 하나의 원소를 이온주입함으로써 비정질화되어 이루어지는 것을 특징으로 하는 배선형성방법.
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