JP3033526B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3033526B2 JP3033526B2 JP9156988A JP15698897A JP3033526B2 JP 3033526 B2 JP3033526 B2 JP 3033526B2 JP 9156988 A JP9156988 A JP 9156988A JP 15698897 A JP15698897 A JP 15698897A JP 3033526 B2 JP3033526 B2 JP 3033526B2
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- titanium
- temperature
- layer
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、チタンシリサイド
膜をセルフアラインに形成する工程を含む半導体装置の
製造方法に関する。
膜をセルフアラインに形成する工程を含む半導体装置の
製造方法に関する。
【０００２】
【従来の技術】半導体集積回路において、基板に形成さ
れた拡散層やゲート電極などとして用いられるポリシリ
コン層の抵抗を下げることは、回路性能を高めるために
重要である。この目的を達成する方法として、自己整合
シリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉ
ｄｅ、略してサリサイド）技術が知られている。これは
シリコン上に金属を堆積し、加熱によりシリコンと金属
の化合物（シリサイド）をシリコンが露出している個所
にのみ選択的に形成する方法である。広く用いられてい
るチタンを用いた従来のサリサイドの形成方法につい
て、ＭＩＳ型ＦＥＴに適用した例を図４を参照して説明
する。まず、シリコン基板１上に素子分離絶縁体２、ゲ
ート絶縁膜３、ゲート電極４、ＬＤＤ領域５、ゲート側
壁６、ソース・ドレイン拡散層７を形成する。次にチタ
ンをスパッタ法などにより堆積し（図４Ａ）、次に７０
０℃程度の比較的低温で第１の熱処理を３０秒程度行う
と、ソース・ドレイン部のシリコンとゲートのポリシリ
コンはチタンと反応し、チタンシリサイド層８’がソー
ス・ドレインの上およびゲートの上に選択的に形成され
る（図４Ｂ）。次にシリサイドにならずに残ったチタン
１１’をウェットエッチングにより選択的に除去する
（図４Ｃ）。第１の熱処理によっては、できたチタンシ
リサイド８’は準安定で比較的抵抗が高い相である（Ｃ
４９相と称され、以後これを高抵抗相と呼ぶ）。次に、
９００℃程度の比較的高温の第２の熱処理を１０秒程度
行って、高抵抗相のチタンシリサイド８’を低抵抗相
（Ｃ５４相と称される）のチタンシリサイド８に相転移
させる（図４Ｄ）。第２の熱処理の温度は、低すぎると
低抵抗相への相転移が不十分であり、高すぎるとシリサ
イドが凝集して断線が生ずる。このため最終的なシリコ
ンの層抵抗を最小とするように温度を選択する。熱処理
を２回に分ける理由は、最初から高温で熱処理を行う
と、シリコンがチタンを介して拡散することで、ゲート
とソース・ドレインとの短絡不良が生ずるためである。
れた拡散層やゲート電極などとして用いられるポリシリ
コン層の抵抗を下げることは、回路性能を高めるために
重要である。この目的を達成する方法として、自己整合
シリサイド（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉ
ｄｅ、略してサリサイド）技術が知られている。これは
シリコン上に金属を堆積し、加熱によりシリコンと金属
の化合物（シリサイド）をシリコンが露出している個所
にのみ選択的に形成する方法である。広く用いられてい
るチタンを用いた従来のサリサイドの形成方法につい
て、ＭＩＳ型ＦＥＴに適用した例を図４を参照して説明
する。まず、シリコン基板１上に素子分離絶縁体２、ゲ
ート絶縁膜３、ゲート電極４、ＬＤＤ領域５、ゲート側
壁６、ソース・ドレイン拡散層７を形成する。次にチタ
ンをスパッタ法などにより堆積し（図４Ａ）、次に７０
０℃程度の比較的低温で第１の熱処理を３０秒程度行う
と、ソース・ドレイン部のシリコンとゲートのポリシリ
コンはチタンと反応し、チタンシリサイド層８’がソー
ス・ドレインの上およびゲートの上に選択的に形成され
る（図４Ｂ）。次にシリサイドにならずに残ったチタン
１１’をウェットエッチングにより選択的に除去する
（図４Ｃ）。第１の熱処理によっては、できたチタンシ
リサイド８’は準安定で比較的抵抗が高い相である（Ｃ
４９相と称され、以後これを高抵抗相と呼ぶ）。次に、
９００℃程度の比較的高温の第２の熱処理を１０秒程度
行って、高抵抗相のチタンシリサイド８’を低抵抗相
（Ｃ５４相と称される）のチタンシリサイド８に相転移
させる（図４Ｄ）。第２の熱処理の温度は、低すぎると
低抵抗相への相転移が不十分であり、高すぎるとシリサ
イドが凝集して断線が生ずる。このため最終的なシリコ
ンの層抵抗を最小とするように温度を選択する。熱処理
を２回に分ける理由は、最初から高温で熱処理を行う
と、シリコンがチタンを介して拡散することで、ゲート
とソース・ドレインとの短絡不良が生ずるためである。
【０００３】
【発明が解決しようとする課題】さらにチタンを用いた
サリサイドにおいては、ゲート電極４あるいはソース・
ドレイン７のパターンの幅が小さくなると、シリサイド
化反応が進行しにくくなる、あるいは低抵抗相への相転
移が十分に進行しにくくなる。これを補うためには熱処
理温度を上げる必要があるが、そうするとチタンシリサ
イドが凝集を起こし、パターン幅が小さい場合は断線が
生じる。以上の理由により、パターン幅が小さくなる
と、ゲート４やソース・ドレイン７の層抵抗（図４にお
いて水平方向または紙面に垂直な方向に電流が流れると
きの抵抗）を十分下げることが難しくなるという問題が
ある。
サリサイドにおいては、ゲート電極４あるいはソース・
ドレイン７のパターンの幅が小さくなると、シリサイド
化反応が進行しにくくなる、あるいは低抵抗相への相転
移が十分に進行しにくくなる。これを補うためには熱処
理温度を上げる必要があるが、そうするとチタンシリサ
イドが凝集を起こし、パターン幅が小さい場合は断線が
生じる。以上の理由により、パターン幅が小さくなる
と、ゲート４やソース・ドレイン７の層抵抗（図４にお
いて水平方向または紙面に垂直な方向に電流が流れると
きの抵抗）を十分下げることが難しくなるという問題が
ある。
【０００４】この問題点については種々の対策が提案さ
れている。例えば、１９９２年のＶＬＳＩテクノロジ・
シンポジウムの予稿集第６６頁において、チタン１１を
堆積する前にイオン注入を行ってシリコンをアモルファ
ス化する方法が記載されている。アモルファス化はシリ
サイド化反応を促進し、幅の狭いパターンにおいても安
定にチタンシリサイドを形成できるようにする効果があ
る。また、１９９５年のＶＬＳＩテクノロジ・シンポジ
ウムの予稿集第５７頁においては、上記アモルファス化
に加えて、チタンの堆積時の温度を４００℃以上に上げ
る方法が記載されている。これにより、堆積直後におい
て低抵抗相のチタンシリサイドが界面にごく薄く形成さ
れ、狭いパターンでのチタンシリサイド形成がさらに容
易になることが記載されている。
れている。例えば、１９９２年のＶＬＳＩテクノロジ・
シンポジウムの予稿集第６６頁において、チタン１１を
堆積する前にイオン注入を行ってシリコンをアモルファ
ス化する方法が記載されている。アモルファス化はシリ
サイド化反応を促進し、幅の狭いパターンにおいても安
定にチタンシリサイドを形成できるようにする効果があ
る。また、１９９５年のＶＬＳＩテクノロジ・シンポジ
ウムの予稿集第５７頁においては、上記アモルファス化
に加えて、チタンの堆積時の温度を４００℃以上に上げ
る方法が記載されている。これにより、堆積直後におい
て低抵抗相のチタンシリサイドが界面にごく薄く形成さ
れ、狭いパターンでのチタンシリサイド形成がさらに容
易になることが記載されている。
【０００５】しかし、シリサイドを用いるときには、層
抵抗だけではなく、シリサイド８とソース・ドレイン拡
散層７との間の接触抵抗も問題となる。すなわち、チタ
ンを用いたサリサイドにおいては、熱処理の際にソース
・ドレイン７に含まれる不純物が拡散し、シリサイド中
に吸収されたりチタンとの化合物を形成する。このため
チタンシリサイド８とソース・ドレイン７との接触面に
おいて、ソース・ドレイン７に含まれる不純物濃度が低
下し、チタンシリサイド８とソース・ドレイン７との間
の接触抵抗が大きくなるという問題がある。
抵抗だけではなく、シリサイド８とソース・ドレイン拡
散層７との間の接触抵抗も問題となる。すなわち、チタ
ンを用いたサリサイドにおいては、熱処理の際にソース
・ドレイン７に含まれる不純物が拡散し、シリサイド中
に吸収されたりチタンとの化合物を形成する。このため
チタンシリサイド８とソース・ドレイン７との接触面に
おいて、ソース・ドレイン７に含まれる不純物濃度が低
下し、チタンシリサイド８とソース・ドレイン７との間
の接触抵抗が大きくなるという問題がある。
【０００６】層抵抗は、拡散層やゲート層を配線として
捉えたときの抵抗であり、配線の長さを短くするように
パターンの配置に注意することで、層抵抗が高いことの
不利益をかなり回避することが可能である。しかし、シ
リサイドと拡散層の間の接触抵抗の問題はパターンの配
置で逃れるのは困難である。例えば、仮に図４において
ソース・ドレインの面積を紙面左右方向に広げたとして
も、回路全体の集積度が下がるうえ、接触部の電流はほ
とんどゲート電極に近い端に集中して流れるため抵抗低
減の効果は小さい。また、半導体素子の微細化が進む
と、層抵抗に比べ接触抵抗の重要度が一層高まる。各種
寸法を１／ｋ倍に縮小したとき、層抵抗は長さ／（幅×
高さ）に比例するからｋ倍に増えるが、接触抵抗は１／
（長さ×幅）に比例するからｋ2倍に増えるからであ
る。この性質より、ゲートの幅が０．２μｍ未満となる
微細ＦＥＴにおいては、層抵抗よりも接触抵抗の方が重
要な問題となる。
捉えたときの抵抗であり、配線の長さを短くするように
パターンの配置に注意することで、層抵抗が高いことの
不利益をかなり回避することが可能である。しかし、シ
リサイドと拡散層の間の接触抵抗の問題はパターンの配
置で逃れるのは困難である。例えば、仮に図４において
ソース・ドレインの面積を紙面左右方向に広げたとして
も、回路全体の集積度が下がるうえ、接触部の電流はほ
とんどゲート電極に近い端に集中して流れるため抵抗低
減の効果は小さい。また、半導体素子の微細化が進む
と、層抵抗に比べ接触抵抗の重要度が一層高まる。各種
寸法を１／ｋ倍に縮小したとき、層抵抗は長さ／（幅×
高さ）に比例するからｋ倍に増えるが、接触抵抗は１／
（長さ×幅）に比例するからｋ2倍に増えるからであ
る。この性質より、ゲートの幅が０．２μｍ未満となる
微細ＦＥＴにおいては、層抵抗よりも接触抵抗の方が重
要な問題となる。
【０００７】従来のチタンサリサイドの改良法において
は、層抵抗のみが考慮され、接触抵抗を下げることにつ
いては考慮されていなかった。ゲートの幅が０．２μｍ
未満となる微細ＦＥＴにおいては、接触抵抗を層抵抗よ
りも優先して下げる必要がある。同時に層抵抗も実用上
十分な程度に低く抑える必要がある。これをいかに実現
するかが最終的な課題である。
は、層抵抗のみが考慮され、接触抵抗を下げることにつ
いては考慮されていなかった。ゲートの幅が０．２μｍ
未満となる微細ＦＥＴにおいては、接触抵抗を層抵抗よ
りも優先して下げる必要がある。同時に層抵抗も実用上
十分な程度に低く抑える必要がある。これをいかに実現
するかが最終的な課題である。
【０００８】本発明の目的は、チタンシリサイドの層抵
抗を十分低く抑えつつ、拡散層とシリサイド層との間の
接触抵抗を低減する方法を提供することである。
抗を十分低く抑えつつ、拡散層とシリサイド層との間の
接触抵抗を低減する方法を提供することである。
【０００９】
【課題を解決するための手段】上記課題を解決する本発
明の半導体装置の製造方法は、チタンシリサイド膜を有
する半導体装置の製造方法において、シリコン基板上に
拡散層およびゲート電極を形成する第一の工程と、シリ
コン基板上の所定部分をイオン注入によりアモルファス
化する第二の工程と、前記シリコン基板の表面に４００
℃以上６５０℃以下の温度でチタンを堆積する第三の工
程と、前記チタンが堆積したシリコン基板を６００℃以
上８００℃以下の温度で加熱する第四の工程とを含むこ
とを特徴とする。
明の半導体装置の製造方法は、チタンシリサイド膜を有
する半導体装置の製造方法において、シリコン基板上に
拡散層およびゲート電極を形成する第一の工程と、シリ
コン基板上の所定部分をイオン注入によりアモルファス
化する第二の工程と、前記シリコン基板の表面に４００
℃以上６５０℃以下の温度でチタンを堆積する第三の工
程と、前記チタンが堆積したシリコン基板を６００℃以
上８００℃以下の温度で加熱する第四の工程とを含むこ
とを特徴とする。
【００１０】本発明によれば、４００℃以上６５０℃以
下の温度でチタンを堆積するため、チタン堆積の際、低
抵抗のチタンシリサイドが形成される。したがって、そ
の後のチタンシリサイドを低抵抗層に変換するための熱
処理温度を８００℃以下の低い温度とすることができ
る。このため、前述した従来法の問題、すなわち、チタ
ンシリサイドとソース・ドレインとの接触面において、
ソース・ドレインに含まれる不純物濃度が低下し、チタ
ンシリサイドとソース・ドレインとの間の接触抵抗が大
きくなるという問題が発生せず、チタンシリサイド膜と
拡散層との接触抵抗を効果的に低減することができる。
下の温度でチタンを堆積するため、チタン堆積の際、低
抵抗のチタンシリサイドが形成される。したがって、そ
の後のチタンシリサイドを低抵抗層に変換するための熱
処理温度を８００℃以下の低い温度とすることができ
る。このため、前述した従来法の問題、すなわち、チタ
ンシリサイドとソース・ドレインとの接触面において、
ソース・ドレインに含まれる不純物濃度が低下し、チタ
ンシリサイドとソース・ドレインとの間の接触抵抗が大
きくなるという問題が発生せず、チタンシリサイド膜と
拡散層との接触抵抗を効果的に低減することができる。
【００１１】また、ゲートパターン幅を０．２μｍ未満
とすることにより、接触抵抗のみならず層抵抗をも従来
の方法と比べ低くすることが可能となり、さらに低抵抗
化を図ることができる。
とすることにより、接触抵抗のみならず層抵抗をも従来
の方法と比べ低くすることが可能となり、さらに低抵抗
化を図ることができる。
【００１２】
【発明の実施の形態】本発明の半導体装置の製造方法に
おいては、まず、シリコン基板上の所定部分をイオン注
入によりアモルファス化する。所定の部分とは、後の工
程でチタンシリサイドを形成すべき部分をいう。イオン
注入の注入エネルギは典型的には５０ｋｅＶ程度であ
り、ソース・ドレインの深さに比べて十分浅くなるよう
に設定する。注入する物質は、基板をアモルファス化す
るのに十分な質量を持つ原子または分子であれば良く、
砒素、燐、シリコン、ゲルマニウム、弗化ホウ素などが
挙げられ、このうち、砒素、シリコン、弗化ホウ素が好
ましい。
おいては、まず、シリコン基板上の所定部分をイオン注
入によりアモルファス化する。所定の部分とは、後の工
程でチタンシリサイドを形成すべき部分をいう。イオン
注入の注入エネルギは典型的には５０ｋｅＶ程度であ
り、ソース・ドレインの深さに比べて十分浅くなるよう
に設定する。注入する物質は、基板をアモルファス化す
るのに十分な質量を持つ原子または分子であれば良く、
砒素、燐、シリコン、ゲルマニウム、弗化ホウ素などが
挙げられ、このうち、砒素、シリコン、弗化ホウ素が好
ましい。
【００１３】イオン注入によりアモルファス化を行った
後、シリコン基板の表面に４００℃以上６５０℃以下、
好ましくは４５０℃以上５５０℃以下の温度でチタンを
堆積する。４００℃未満では、チタン堆積の際、低抵抗
のチタンシリサイドが形成されない。また、６５０℃を
越えると、ゲートとソース・ドレインとの短絡が生じる
場合がある。
後、シリコン基板の表面に４００℃以上６５０℃以下、
好ましくは４５０℃以上５５０℃以下の温度でチタンを
堆積する。４００℃未満では、チタン堆積の際、低抵抗
のチタンシリサイドが形成されない。また、６５０℃を
越えると、ゲートとソース・ドレインとの短絡が生じる
場合がある。
【００１４】チタン堆積後、半導体基板を６００℃以上
８００℃以下、好ましくは６５０℃以上７５０℃以下の
温度で加熱し、チタンシリサイドを低抵抗化する。６０
０℃未満では低抵抗化が不十分となる。また、８００℃
を越えると、シリサイドが凝集し層抵抗が上昇する場合
がある。
８００℃以下、好ましくは６５０℃以上７５０℃以下の
温度で加熱し、チタンシリサイドを低抵抗化する。６０
０℃未満では低抵抗化が不十分となる。また、８００℃
を越えると、シリサイドが凝集し層抵抗が上昇する場合
がある。
【００１５】本発明の半導体装置の製造方法は、従来の
方法と比較し、チタンシリサイド膜の幅が狭くなった場
合により顕著な効果を発揮する。したがって、チタンシ
リサイドを形成するシリコン・パターンの幅は、好まし
くは０．２μｍ未満、さらに好ましくは０．１μｍ未満
とする。パターン幅を０．２μｍ未満とすると、従来の
方法ではシリサイドの凝集が起こり、層抵抗が上昇する
のに対して、本発明の製造方法ではこのような問題が発
生せず、結果として、従来法よりも低い層抵抗を実現で
きるからである。
方法と比較し、チタンシリサイド膜の幅が狭くなった場
合により顕著な効果を発揮する。したがって、チタンシ
リサイドを形成するシリコン・パターンの幅は、好まし
くは０．２μｍ未満、さらに好ましくは０．１μｍ未満
とする。パターン幅を０．２μｍ未満とすると、従来の
方法ではシリサイドの凝集が起こり、層抵抗が上昇する
のに対して、本発明の製造方法ではこのような問題が発
生せず、結果として、従来法よりも低い層抵抗を実現で
きるからである。
【００１６】
【実施例】本発明の実施例について図面を参照して説明
する。図１は本発明による第１の実施例を示すものであ
る。まず、公知の方法を用いてシリコン基板１上に素子
分離絶縁体２、ゲート絶縁膜３、ゲート電極４、ＬＤＤ
領域５、ゲート側壁６、ソース・ドレイン拡散層７を形
成する。続いて、砒素を単位面積当り１×１０14ｃｍ-2
以上１×１０16ｃｍ-2以下注入し、ソース・ドレイン領
域およびゲート電極の表面をアモルファス化する（図１
Ａ）。
する。図１は本発明による第１の実施例を示すものであ
る。まず、公知の方法を用いてシリコン基板１上に素子
分離絶縁体２、ゲート絶縁膜３、ゲート電極４、ＬＤＤ
領域５、ゲート側壁６、ソース・ドレイン拡散層７を形
成する。続いて、砒素を単位面積当り１×１０14ｃｍ-2
以上１×１０16ｃｍ-2以下注入し、ソース・ドレイン領
域およびゲート電極の表面をアモルファス化する（図１
Ａ）。
【００１７】このとき砒素の注入エネルギは典型的には
５０ｋｅＶであり、ソース・ドレインの深さに比べて十
分浅くなるように設定する。このとき注入する物質は、
砒素に限らず、燐、シリコン、ゲルマニウム、弗化ホウ
素など、基板をアモルファス化するのに十分な質量を持
つ原子または分子であれば良い。
５０ｋｅＶであり、ソース・ドレインの深さに比べて十
分浅くなるように設定する。このとき注入する物質は、
砒素に限らず、燐、シリコン、ゲルマニウム、弗化ホウ
素など、基板をアモルファス化するのに十分な質量を持
つ原子または分子であれば良い。
【００１８】続いて、基板温度を４００℃以上に保った
状態で、スパッタリングやＣＶＤなどの方法でチタン１
１を厚さ３０ｎｍ程度堆積する（図１Ｂ）。堆積の過程
で、チタン１１とゲート４、またはチタン１１とソース
・ドレイン７との接触面において、わずかにチタンとシ
リコンとの反応が起こり、ごく薄くチタンシリサイド層
が形成される（この層は薄いので図１Ｂには表示してい
ない）。このとき形成されるチタンシリサイドを分析す
ると、基板温度が４００℃未満の場合は高抵抗相のみが
観測される。一方、基板温度を４００℃以上とすると、
高抵抗相に加えて低抵抗相が観測され、かつ温度が高く
なると後者の比率が増す。ただし堆積温度を上げすぎる
と、先に述べたゲートとソース・ドレインとの短絡が生
じ易くなる。堆積は比較的長時間に及ぶので、短絡を防
ぐには堆積温度を従来のチタンサリサイド法における第
１の熱処理に比べて低くし、６５０℃以下とすることが
望ましい。またこのような温度とすることで、堆積装置
の製作が容易となる。チタンの堆積は真空装置内で行う
が、装置内の温度は低い方が真空度を高めることが容易
となるためである。
状態で、スパッタリングやＣＶＤなどの方法でチタン１
１を厚さ３０ｎｍ程度堆積する（図１Ｂ）。堆積の過程
で、チタン１１とゲート４、またはチタン１１とソース
・ドレイン７との接触面において、わずかにチタンとシ
リコンとの反応が起こり、ごく薄くチタンシリサイド層
が形成される（この層は薄いので図１Ｂには表示してい
ない）。このとき形成されるチタンシリサイドを分析す
ると、基板温度が４００℃未満の場合は高抵抗相のみが
観測される。一方、基板温度を４００℃以上とすると、
高抵抗相に加えて低抵抗相が観測され、かつ温度が高く
なると後者の比率が増す。ただし堆積温度を上げすぎる
と、先に述べたゲートとソース・ドレインとの短絡が生
じ易くなる。堆積は比較的長時間に及ぶので、短絡を防
ぐには堆積温度を従来のチタンサリサイド法における第
１の熱処理に比べて低くし、６５０℃以下とすることが
望ましい。またこのような温度とすることで、堆積装置
の製作が容易となる。チタンの堆積は真空装置内で行う
が、装置内の温度は低い方が真空度を高めることが容易
となるためである。
【００１９】次に、窒素やアルゴンなど非酸化性の雰囲
気で、８００℃以下の温度で１０ないし６０秒のシリサ
イド化のための熱処理を行い、堆積したチタンをソース
・ドレインまたはゲートを構成するシリコンと反応させ
る（図１Ｃ）。最後に、シリサイド化されずに残ったチ
タン、あるいは窒素により窒化されて残った窒化チタン
を選択的にエッチングして取り除く。エッチング液とし
てはアンモニアと過酸化水素の混合液を用いればよい。
これにより、ゲート４とソース・ドレイン８の上にのみ
選択的にチタンシリサイドが形成される（図１Ｄ）。従
来行われている８００℃以上の第２の熱処理は省略し、
追加の熱処理を加える場合も８００℃以下の温度とす
る。
気で、８００℃以下の温度で１０ないし６０秒のシリサ
イド化のための熱処理を行い、堆積したチタンをソース
・ドレインまたはゲートを構成するシリコンと反応させ
る（図１Ｃ）。最後に、シリサイド化されずに残ったチ
タン、あるいは窒素により窒化されて残った窒化チタン
を選択的にエッチングして取り除く。エッチング液とし
てはアンモニアと過酸化水素の混合液を用いればよい。
これにより、ゲート４とソース・ドレイン８の上にのみ
選択的にチタンシリサイドが形成される（図１Ｄ）。従
来行われている８００℃以上の第２の熱処理は省略し、
追加の熱処理を加える場合も８００℃以下の温度とす
る。
【００２０】シリサイド化のための熱処理温度を８００
℃以下とした場合、砒素またはホウ素を添加したソース
・ドレイン７およびゲート４と、チタンシリサイド８と
の接触抵抗は、熱処理温度にほぼ依存しなくなる。これ
は温度を下げたことによりシリコン中の不純物拡散が抑
えられ、不純物（砒素やホウ素）がチタンシリサイド側
に取り込まれる量が減り、接触面での不純物濃度の低下
が抑制されることによる。一方、従来の製造方法におい
ては、最高熱処理温度を８００℃以下に下げると、チタ
ンシリサイドの層抵抗が高くなってしまう。これはシリ
サイド化反応の際に高抵抗相が優先的に形成され、いっ
たん形成された高抵抗相は８００℃以上の温度を加えな
ければ低抵抗相に変換されないためである。しかし本発
明による方法では、チタン堆積を４００℃以上で行った
ことにより、低抵抗相のチタンシリサイドが熱処理を行
う以前からわずかに存在している。これは続く熱処理の
際に結晶成長の核として機能するため、熱処理温度が低
くても高抵抗相に代わって低抵抗相の結晶が優先的に成
長する。すなわち低抵抗相がはじめから形成されるた
め、熱処理温度を８００℃以下に抑えても層抵抗は実用
的な低さに抑えられる。なお、シリサイド化のための熱
処理温度は、十分な反応速度を得るためには６００℃以
上で行うことが望ましい。
℃以下とした場合、砒素またはホウ素を添加したソース
・ドレイン７およびゲート４と、チタンシリサイド８と
の接触抵抗は、熱処理温度にほぼ依存しなくなる。これ
は温度を下げたことによりシリコン中の不純物拡散が抑
えられ、不純物（砒素やホウ素）がチタンシリサイド側
に取り込まれる量が減り、接触面での不純物濃度の低下
が抑制されることによる。一方、従来の製造方法におい
ては、最高熱処理温度を８００℃以下に下げると、チタ
ンシリサイドの層抵抗が高くなってしまう。これはシリ
サイド化反応の際に高抵抗相が優先的に形成され、いっ
たん形成された高抵抗相は８００℃以上の温度を加えな
ければ低抵抗相に変換されないためである。しかし本発
明による方法では、チタン堆積を４００℃以上で行った
ことにより、低抵抗相のチタンシリサイドが熱処理を行
う以前からわずかに存在している。これは続く熱処理の
際に結晶成長の核として機能するため、熱処理温度が低
くても高抵抗相に代わって低抵抗相の結晶が優先的に成
長する。すなわち低抵抗相がはじめから形成されるた
め、熱処理温度を８００℃以下に抑えても層抵抗は実用
的な低さに抑えられる。なお、シリサイド化のための熱
処理温度は、十分な反応速度を得るためには６００℃以
上で行うことが望ましい。
【００２１】最高熱処理温度を低く抑えることにより、
本発明による方法には凝集を抑えるという効果がある。
凝集は細い線の断線を引き起こし、その層抵抗を増大さ
せ、層抵抗のばらつきを増大させる。このことから、特
にパターン幅が狭いほど、本発明は層抵抗に関して有利
となる。
本発明による方法には凝集を抑えるという効果がある。
凝集は細い線の断線を引き起こし、その層抵抗を増大さ
せ、層抵抗のばらつきを増大させる。このことから、特
にパターン幅が狭いほど、本発明は層抵抗に関して有利
となる。
【００２２】図２は本発明による第２の実施例を示すも
のである。第１の実施例との違いは、ゲート電極４の上
がキャップ絶縁膜９によって覆われ、その上にはチタン
シリサイドが形成されないことにある。図２のようなゲ
ート周辺の構造は、ゲート電極材料とキャップ絶縁膜材
料を積層し、次いで両者を連続してエッチング加工し、
続いてゲート側壁６を形成することにより得ることがで
きる。他の工程は第１の実施例と同様である。この構造
は、ゲート電極４自体が金属、あるいはシリコンと金属
の積層膜など、もともと抵抗が低い材料で構成され、そ
の上にチタンシリサイドを形成する必要がない場合に用
いる。
のである。第１の実施例との違いは、ゲート電極４の上
がキャップ絶縁膜９によって覆われ、その上にはチタン
シリサイドが形成されないことにある。図２のようなゲ
ート周辺の構造は、ゲート電極材料とキャップ絶縁膜材
料を積層し、次いで両者を連続してエッチング加工し、
続いてゲート側壁６を形成することにより得ることがで
きる。他の工程は第１の実施例と同様である。この構造
は、ゲート電極４自体が金属、あるいはシリコンと金属
の積層膜など、もともと抵抗が低い材料で構成され、そ
の上にチタンシリサイドを形成する必要がない場合に用
いる。
【００２３】図３は、ゲート上に形成されたシリサイド
の層抵抗の、ゲートパターン幅依存性を示すデータであ
る。高抵抗相から低抵抗相への相転移を起こすために、
８００℃以上の高温で熱処理を行う従来の方法（この例
では８４０℃）においては、ゲート幅が広いときは低い
抵抗が実現される。しかし、ゲート幅が細くなると、高
温熱処理の際にシリサイドが凝集して断線を起こすた
め、抵抗が急激に増大している。一方、熱処理の最高温
度を８００℃以下に抑えた（この例では６９０℃）本発
明の方法によれば、ゲート幅が広い間は従来法より層抵
抗が高い。これはシリサイドの一部が高抵抗相となって
いるためである。しかしアモルファス化と高温でのチタ
ン堆積を行った結果として、同時に低抵抗相も形成され
ている。このため、高抵抗相の抵抗率は低抵抗相の４倍
以上であるのだが、図４における抵抗の違いは最大でも
１．７倍程度であり、本発明による層抵抗は実用的な範
囲に抑えられている。ゲート幅が狭い領域では、従来の
方法では凝集による層抵抗の増加が起こる。これに対し
本発明によれば、熱処理温度が抑えられているために凝
集が起こりにくい。このためゲート幅が０．２μｍ未満
に微細化された場合、層抵抗に関して本発明は従来法と
同等か、むしろ有利となる。
の層抵抗の、ゲートパターン幅依存性を示すデータであ
る。高抵抗相から低抵抗相への相転移を起こすために、
８００℃以上の高温で熱処理を行う従来の方法（この例
では８４０℃）においては、ゲート幅が広いときは低い
抵抗が実現される。しかし、ゲート幅が細くなると、高
温熱処理の際にシリサイドが凝集して断線を起こすた
め、抵抗が急激に増大している。一方、熱処理の最高温
度を８００℃以下に抑えた（この例では６９０℃）本発
明の方法によれば、ゲート幅が広い間は従来法より層抵
抗が高い。これはシリサイドの一部が高抵抗相となって
いるためである。しかしアモルファス化と高温でのチタ
ン堆積を行った結果として、同時に低抵抗相も形成され
ている。このため、高抵抗相の抵抗率は低抵抗相の４倍
以上であるのだが、図４における抵抗の違いは最大でも
１．７倍程度であり、本発明による層抵抗は実用的な範
囲に抑えられている。ゲート幅が狭い領域では、従来の
方法では凝集による層抵抗の増加が起こる。これに対し
本発明によれば、熱処理温度が抑えられているために凝
集が起こりにくい。このためゲート幅が０．２μｍ未満
に微細化された場合、層抵抗に関して本発明は従来法と
同等か、むしろ有利となる。
【００２４】一方、ソース・ドレイン拡散層とチタンシ
リサイドとの接触抵抗に関しては、本発明による方法に
より抵抗値がおよそ２／３に減少することが確認され
た。例えば、砒素を３×１０15〜５×１０15ｃｍ-2、５
０ｋｅＶでイオン注入して形成したｎ型拡散層に対する
接触抵抗は、３×１０-7Ωｃｍ2から２×１０-7Ωｃｍ2
に減少した。層抵抗が多少高い場合は、素子の配置の工
夫によってその影響を防ぐことが可能である。しかし、
ソース・ドレインにおける接触抵抗は、ＦＥＴにおいて
大電流を流す必要があるソースとドレインに直列に挿入
されるため、配置の工夫でその影響を逃れることができ
ない。ＦＥＴの微細化に伴いゲート幅が０．２μｍ未満
になると、層抵抗よりも接触抵抗の方が重要な問題とな
る。本発明は、接触抵抗を低減させ、微細ＦＥＴ回路の
性能の低下を防止することができる。なお、上記例にお
けるシリサイド化のための熱処理温度は６９０℃であっ
たが、８００℃以下の範囲で接触抵抗低減効果が得られ
た。この範囲で熱処理温度を上げると、接触抵抗低減効
果は減少するが、特にパターン幅が広い場合において層
抵抗を下げることができる。シリサイド化のための熱処
理温度の具体的な値は、所望の接触抵抗を実現するのに
十分低い温度とすれば良い。
リサイドとの接触抵抗に関しては、本発明による方法に
より抵抗値がおよそ２／３に減少することが確認され
た。例えば、砒素を３×１０15〜５×１０15ｃｍ-2、５
０ｋｅＶでイオン注入して形成したｎ型拡散層に対する
接触抵抗は、３×１０-7Ωｃｍ2から２×１０-7Ωｃｍ2
に減少した。層抵抗が多少高い場合は、素子の配置の工
夫によってその影響を防ぐことが可能である。しかし、
ソース・ドレインにおける接触抵抗は、ＦＥＴにおいて
大電流を流す必要があるソースとドレインに直列に挿入
されるため、配置の工夫でその影響を逃れることができ
ない。ＦＥＴの微細化に伴いゲート幅が０．２μｍ未満
になると、層抵抗よりも接触抵抗の方が重要な問題とな
る。本発明は、接触抵抗を低減させ、微細ＦＥＴ回路の
性能の低下を防止することができる。なお、上記例にお
けるシリサイド化のための熱処理温度は６９０℃であっ
たが、８００℃以下の範囲で接触抵抗低減効果が得られ
た。この範囲で熱処理温度を上げると、接触抵抗低減効
果は減少するが、特にパターン幅が広い場合において層
抵抗を下げることができる。シリサイド化のための熱処
理温度の具体的な値は、所望の接触抵抗を実現するのに
十分低い温度とすれば良い。
【００２５】なお、上記実施例においてはＭＩＳ型ＦＥ
Ｔの場合を例に説明したが、本方法はバイポーラトラン
ジスタを含む回路に対しても適用できることは明らかで
ある。
Ｔの場合を例に説明したが、本方法はバイポーラトラン
ジスタを含む回路に対しても適用できることは明らかで
ある。
【００２６】
【発明の効果】以上のように、本発明によれば、４００
℃以上６５０℃以下の温度でチタンを堆積するため、チ
タン堆積の際、低抵抗のチタンシリサイドが形成され
る。したがって、その後のチタンシリサイドを低抵抗層
に変換するための熱処理温度を低くすることができ、チ
タンシリサイド膜と拡散層との接触抵抗を低減すること
ができる。
℃以上６５０℃以下の温度でチタンを堆積するため、チ
タン堆積の際、低抵抗のチタンシリサイドが形成され
る。したがって、その後のチタンシリサイドを低抵抗層
に変換するための熱処理温度を低くすることができ、チ
タンシリサイド膜と拡散層との接触抵抗を低減すること
ができる。
【００２７】また、ゲートパターン幅を０．２μｍ未満
とすることにより、接触抵抗のみならず層抵抗をも従来
の方法と比べ低くすることが可能となり、さらに低抵抗
化を図ることができる。
とすることにより、接触抵抗のみならず層抵抗をも従来
の方法と比べ低くすることが可能となり、さらに低抵抗
化を図ることができる。
【図１】本発明の半導体装置の製造方法の一例を示す模
式的工程断面図である。
式的工程断面図である。
【図２】本発明の半導体装置の製造方法の一例を示す模
式的断面図である。
式的断面図である。
【図３】層抵抗のポリシリコン幅依存性を示す図であ
る。
る。
【図４】本発明の半導体装置の製造方法の一例を示す模
式的工程断面図である。
式的工程断面図である。
１ シリコン基板 ２ 素子分離絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ ＬＤＤ拡散層 ６ ゲート側壁 ７ ソース・ドレイン拡散層 ８ チタンシリサイド ９ キャップ絶縁膜 １０ アモルファス領域 １１ チタン １１’ シリサイド化せずに残ったチタン
Claims (4)
- 【請求項１】 チタンシリサイド膜を有する半導体装置
の製造方法において、シリコン基板上に拡散層およびゲ
ート電極を形成する第一の工程と、シリコン基板上の所
定部分をイオン注入によりアモルファス化する第二の工
程と、前記シリコン基板の表面に４００℃以上６５０℃
以下の温度でチタンを堆積する第三の工程と、前記チタ
ンが堆積したシリコン基板を６００℃以上８００℃以下
の温度で加熱する第四の工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 前記第二の工程で、前記シリコン基板上
に形成された０．２μｍ未満の幅のシリコン・パターン
表面を、イオン注入によりアモルファス化する請求項１
に記載の半導体装置の製造方法。 - 【請求項３】 前記第三の工程で、４５０℃以上５５０
℃以下の温度でチタンを堆積する請求項１または２に記
載の半導体装置の製造方法。 - 【請求項４】 前記第四の工程で、前記チタンが堆積し
た前記シリコン基板を６５０℃以上７５０℃以下の温度
で加熱する請求項１乃至３いずれかに記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156988A JP3033526B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9156988A JP3033526B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118206A JPH118206A (ja) | 1999-01-12 |
| JP3033526B2 true JP3033526B2 (ja) | 2000-04-17 |
Family
ID=15639729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9156988A Expired - Fee Related JP3033526B2 (ja) | 1997-06-13 | 1997-06-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033526B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100414735B1 (ko) * | 2001-12-10 | 2004-01-13 | 주식회사 하이닉스반도체 | 반도체소자 및 그 형성 방법 |
| KR100903279B1 (ko) * | 2002-10-29 | 2009-06-17 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
| KR100529451B1 (ko) * | 2003-12-29 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조 방법 |
| CN100353523C (zh) * | 2004-08-13 | 2007-12-05 | 上海华虹Nec电子有限公司 | 常温淀积钛的硅化钛在cmos工艺中的实现方法 |
| US7581526B2 (en) * | 2005-09-01 | 2009-09-01 | Harry V. Lehmann | Device and method to increase fuel burn efficiency in internal combustion engines |
| JP6440246B2 (ja) * | 2014-09-08 | 2018-12-19 | 国立大学法人東北大学 | 半導体素子の形成方法 |
-
1997
- 1997-06-13 JP JP9156988A patent/JP3033526B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH118206A (ja) | 1999-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6562718B1 (en) | Process for forming fully silicided gates | |
| KR100440840B1 (ko) | 반도체 장치의 제조 방법 및 반도체 장치 | |
| US6797602B1 (en) | Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| JP2586345B2 (ja) | コバルトシリサイド膜より成る半導体装置及び該装置の製造方法 | |
| JPH07245277A (ja) | 半導体装置の製造方法 | |
| JPH10242081A (ja) | 半導体装置の製造方法 | |
| JPH1055984A (ja) | チタンケイ化の注入による強化 | |
| JP2720827B2 (ja) | 半導体装置の製造方法 | |
| JP2956583B2 (ja) | 半導体装置とその製造方法 | |
| US7320938B2 (en) | Method for reducing dendrite formation in nickel silicon salicide processes | |
| JP3033526B2 (ja) | 半導体装置の製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JP2930042B2 (ja) | 半導体装置の製造方法 | |
| JP3216807B2 (ja) | 半導体装置の製造方法 | |
| JP2001352058A (ja) | 半導体装置の製造方法 | |
| JP3496723B2 (ja) | 半導体装置の製造方法 | |
| JP2738402B2 (ja) | 半導体装置の製造方法 | |
| JPH07263682A (ja) | サリサイド構造を有するｍｏｓｆｅｔの製造方法 | |
| JP2850883B2 (ja) | 半導体装置の製造方法 | |
| JP2900897B2 (ja) | 半導体装置の製造方法 | |
| JPH0536632A (ja) | 半導体装置の製造方法 | |
| JP3076243B2 (ja) | 半導体装置および該半導体装置の製造方法 | |
| KR100340868B1 (ko) | 반도체 소자의 게이트 전극 형성방법 | |
| JP3639745B2 (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080218 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090218 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100218 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110218 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120218 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130218 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140218 Year of fee payment: 14 |
|
| LAPS | Cancellation because of no payment of annual fees |