JP6440246B2 - 半導体素子の形成方法 - Google Patents
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本発明は、ＩＣ、ＬＳＩ等の半導体装置を構成する半導体素子の形成方法に関するものである。
ＩＣ、ＬＳＩ等の半導体装置の歴史は、高集積化と構成する半導体素子（トランジスタ等）の微細化の歴史でもある。半導体素子の代表的なものにＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。ＭＯＳＦＥＴは，一方のサイドにソース領域が、他方のサイドにドレイン領域が形成され、その間にチャネル領域が形成される半導体領域（活性領域）が形成されている。そして、該半導体領域上には、ゲート酸化膜が設けられているのが一般的である。該ゲート酸化膜上にはゲート電極が設けてある。前記チャネル領域は、素子の駆動時に該ゲート酸化膜の直下に形成され、その中を移動する電荷量をコントロールすることで素子のＯＮ−ＯＦＦ（スイッチング）動作がなされる。即ち、前記ゲート電極に、ＯＮ−ＯＦＦ信号を印加して前記チャネル領域を流れる電流をＯＮ−ＯＦＦする（電流駆動）。
図１Ａ，１Ｂ、１Ｃに、ＭＯＳＦＥＴの代表例の構造を模式的に示す。
図１Ａに示すＭＯＳＦＥＴ１００は、単結晶のシリコン（Ｓｉ）半導体基板（シリコンウェーハ）１０１にソース領域１０２、ドレイン領域１０３、これらに挟まれてチャネル領域が形成される半導体領域（活性領域）１０４が形成されている。
半導体領域１０４上には、ゲート酸化膜１０５、ゲート電極１０６が設けられえてある。図１Ａ，１Ｂには、半導体領域１０４とゲート酸化膜１０５との界面（Ｉ）の様子が模式的に拡大して示してある。図１Ｂには、界面（Ｉ）が凹凸性であり、図１Ｃには、界面（Ｉ）が平滑性である場合が一部誇張して記載されてある。ＭＯＳＦＥＴ１００が、それ程、微細でない場合は、図１Ｂに示す界面（Ｉ）の凹凸性の影響は、チャネル領域を移動する多量の電荷（electron、hole）に対しては無視できるが、２２、１４nmと素子サイズが小さくなるにつれ、電荷の移動に対するこの凹凸性の影響が大きくなってくる。そのため、図１Ｃに示すように、界面（Ｉ）の平滑性は、素子サイズが小さくなるにつれ原子オーダーレベルの平滑性までもが要求されてくる。即ち、微細化の要求からＭＯＳＦＥＴの素子自体が小さくなるに連れ、前記電流駆動の能力（電流駆動能力）は、前記ゲート酸化膜と前記半導体領域の界面（Ｉ）の平坦性の影響が大きくなる。即ち、図１Ｃに示すように、界面（Ｉ）の平滑性が優れていると、電荷はソース領域１０２からドレイン領域１０３に向かって、矢印Ｂで示す様に直進するのに対して、図１Ｃに示すように、界面（Ｉ）に凹凸性があると、電荷は、この凹凸に移動方向を左右されて矢印Ａで図示するように依れてドレイン領域１０３まで移動する。
図１Ａに示すＭＯＳＦＥＴ１００は、単結晶のシリコン（Ｓｉ）半導体基板（シリコンウェーハ）１０１にソース領域１０２、ドレイン領域１０３、これらに挟まれてチャネル領域が形成される半導体領域（活性領域）１０４が形成されている。
半導体領域１０４上には、ゲート酸化膜１０５、ゲート電極１０６が設けられえてある。図１Ａ，１Ｂには、半導体領域１０４とゲート酸化膜１０５との界面（Ｉ）の様子が模式的に拡大して示してある。図１Ｂには、界面（Ｉ）が凹凸性であり、図１Ｃには、界面（Ｉ）が平滑性である場合が一部誇張して記載されてある。ＭＯＳＦＥＴ１００が、それ程、微細でない場合は、図１Ｂに示す界面（Ｉ）の凹凸性の影響は、チャネル領域を移動する多量の電荷（electron、hole）に対しては無視できるが、２２、１４nmと素子サイズが小さくなるにつれ、電荷の移動に対するこの凹凸性の影響が大きくなってくる。そのため、図１Ｃに示すように、界面（Ｉ）の平滑性は、素子サイズが小さくなるにつれ原子オーダーレベルの平滑性までもが要求されてくる。即ち、微細化の要求からＭＯＳＦＥＴの素子自体が小さくなるに連れ、前記電流駆動の能力（電流駆動能力）は、前記ゲート酸化膜と前記半導体領域の界面（Ｉ）の平坦性の影響が大きくなる。即ち、図１Ｃに示すように、界面（Ｉ）の平滑性が優れていると、電荷はソース領域１０２からドレイン領域１０３に向かって、矢印Ｂで示す様に直進するのに対して、図１Ｃに示すように、界面（Ｉ）に凹凸性があると、電荷は、この凹凸に移動方向を左右されて矢印Ａで図示するように依れてドレイン領域１０３まで移動する。
その結果、界面（Ｉ）の平坦性が悪いと前記電流駆動能力は低下し素子の高速動作に不向きになるので、単結晶のシリコン（Ｓｉ）半導体基板（シリコンウェーハ）表面を、極力、平坦にすることが求められる（非特許文献１）。そのため、従来は、ＭＯＳＦＥＴを高集積に形成する単結晶のシリコン（Ｓｉ）半導体基板（シリコンウェーハ）の表面に予め原子オーダーの平坦化処理を施していた（例えば、非特許文献２、特許文献１、２）。
しかしながら、実際には、半導体領域上にゲート酸化膜を形成する直前までに、Ｓｉ半導体基板は、種々のプロセス（イオン注入、ウェル形成、素子分離、エッチング、洗浄、リンスなど）が適用されるため、前記半導体領域表面の当初の原子オーダー平坦性をゲート酸化膜形成後までも維持し続けることは極めて難しい。
その解決法の一つとして提案されているのが、洗浄には、光・大気を完全に遮断し室温で実施する無アルカリ洗浄を採用し、ゲート酸化膜形成には、ラジカル酸化法を採用する方法である（従来法Ａ）。
しかしながら、実際には、半導体領域上にゲート酸化膜を形成する直前までに、Ｓｉ半導体基板は、種々のプロセス（イオン注入、ウェル形成、素子分離、エッチング、洗浄、リンスなど）が適用されるため、前記半導体領域表面の当初の原子オーダー平坦性をゲート酸化膜形成後までも維持し続けることは極めて難しい。
その解決法の一つとして提案されているのが、洗浄には、光・大気を完全に遮断し室温で実施する無アルカリ洗浄を採用し、ゲート酸化膜形成には、ラジカル酸化法を採用する方法である（従来法Ａ）。
T. Ohmi, K. Kotani, A. Teramoto, and M. Miyashita, IEEE Elec. Dev.Lett., 12, 652 (1991).
L. Zhong, A. Hojo, Y. Matsushita, Y. Aiba, K. Hayashi, R. Takeda, H.Shirai, and H. Saito, Phy. Rev. B. 54, 2304 (1996).
しかしながら、前記従来法Ａでは、アルカリ洗浄が採用できないので、半導体基板の被処理表面上に残るパーティクルの完全除去は難しい。
更に、光・大気を完全遮断が必要であるから、そのための製造装置を用意しなければならず製造コスト増は避けられない。そのために製造される半導体装置の営業利益を圧迫することになる。
そこで、素子分離パターン形成後に、従来の原子オーダー平坦化処理のためのアニール処理を施すことも考えられるが、平坦化の原理がシリコン（Ｓｉ）のマイグレーションによるため、Ｓｉ表面に加えＳｉＯ２表面も共存すると、ＳｉＯ２膜の膜質が高品質（化学量論的関係を満たしている）でない場合は、プロセス雰囲気中に僅かでも酸素や水分が存在すると、シリコン（Ｓｉ）が酸素や水分と反応して、ＳｉＯ若しくはＳｉＨ４となって膜から離脱してしまうことが懸念されている。
そのため、素子製造プロセス実施中の処理雰囲気においては、酸素や水分を可能な限り除外する必要がある。
更に、ＳｉＯ２膜の膜質が高品質でないと、製造プロセス実施過程で、ＳｉＯ２膜は、処理雰囲気中から酸素や水分を膜中に取り込みやすくなり、また、その表面に水分を吸着しやすくなる傾向がある。
そのため、ＳｉＯ２膜にアニール処理を施すと、その処理過程で、膜中より酸素や水分を放出し、放出した酸素や水分がＳｉ膜のＳｉと反応し、ＳｉＯ若しくはＳｉＨ４となって膜から離脱してしまう懸念がある。
一方、高品質のＳｉＯ２膜は、今のところ熱酸化膜でないと得られていないが、高品質のＳｉＯ２膜としての熱酸化膜は、１０００℃以上の高温でないと容易には得られないという課題がある。
しかし、これまではＭＯＳＦＥＴの形成においては、このような高温プロセスを適用すると、素子領域も酸化してしまうため、スパッタリング法やＣＶＤ法で素子分離膜・ゲート酸化膜を形成しているが、このような方法では、熱酸化膜のような高品質の膜は得られないとされている。
加えて、Ｓｉ層の表面は、フッ酸洗浄後の状態で水素終端されているが、その水素は、温度を上げていくと、３８０℃〜４５０℃の領域でＳｉ層の表面から離脱する。終端の水素が無くなるとＳｉ層の表面は非常に酸化されやすくなり、シリコン酸化膜が形成されることが多い。このシリコン酸化膜が形成されると、その後の平坦化処理を阻害することになる。
更に、光・大気を完全遮断が必要であるから、そのための製造装置を用意しなければならず製造コスト増は避けられない。そのために製造される半導体装置の営業利益を圧迫することになる。
そこで、素子分離パターン形成後に、従来の原子オーダー平坦化処理のためのアニール処理を施すことも考えられるが、平坦化の原理がシリコン（Ｓｉ）のマイグレーションによるため、Ｓｉ表面に加えＳｉＯ２表面も共存すると、ＳｉＯ２膜の膜質が高品質（化学量論的関係を満たしている）でない場合は、プロセス雰囲気中に僅かでも酸素や水分が存在すると、シリコン（Ｓｉ）が酸素や水分と反応して、ＳｉＯ若しくはＳｉＨ４となって膜から離脱してしまうことが懸念されている。
そのため、素子製造プロセス実施中の処理雰囲気においては、酸素や水分を可能な限り除外する必要がある。
更に、ＳｉＯ２膜の膜質が高品質でないと、製造プロセス実施過程で、ＳｉＯ２膜は、処理雰囲気中から酸素や水分を膜中に取り込みやすくなり、また、その表面に水分を吸着しやすくなる傾向がある。
そのため、ＳｉＯ２膜にアニール処理を施すと、その処理過程で、膜中より酸素や水分を放出し、放出した酸素や水分がＳｉ膜のＳｉと反応し、ＳｉＯ若しくはＳｉＨ４となって膜から離脱してしまう懸念がある。
一方、高品質のＳｉＯ２膜は、今のところ熱酸化膜でないと得られていないが、高品質のＳｉＯ２膜としての熱酸化膜は、１０００℃以上の高温でないと容易には得られないという課題がある。
しかし、これまではＭＯＳＦＥＴの形成においては、このような高温プロセスを適用すると、素子領域も酸化してしまうため、スパッタリング法やＣＶＤ法で素子分離膜・ゲート酸化膜を形成しているが、このような方法では、熱酸化膜のような高品質の膜は得られないとされている。
加えて、Ｓｉ層の表面は、フッ酸洗浄後の状態で水素終端されているが、その水素は、温度を上げていくと、３８０℃〜４５０℃の領域でＳｉ層の表面から離脱する。終端の水素が無くなるとＳｉ層の表面は非常に酸化されやすくなり、シリコン酸化膜が形成されることが多い。このシリコン酸化膜が形成されると、その後の平坦化処理を阻害することになる。
本発明は、上記の問題に鑑みてなされたものであり、その目的の一つは、素子形成前に予め原子オーダー平坦化表面処理をシリコンウェーハに施さなくても、チャネル形成用の半導体領域（以後、「半導体領域（Ｃｈ）」と記すこともある）とゲート酸化膜の界面（Ｉ）が原子オーダーの平坦性を備えた半導体素子を形成することが出来る半導体素子の形成方法を提供することである。
本発明のもう一つの目的は、素子の微細化が進んでも、形成される素子の上記界面（Ｉ）の平坦性は、原子オーダーレベルで形成でき、より一層の高速動作と高機能化が可能な半導体素子の形成方法を提供することである
本発明のもう一つの目的は、素子の微細化が進んでも、形成される素子の上記界面（Ｉ）の平坦性は、原子オーダーレベルで形成でき、より一層の高速動作と高機能化が可能な半導体素子の形成方法を提供することである
本発明の側面の一つは、ＦＥＴの形成過程において、表面に素子分離パターンが形成されているＳｉ半導体基板を不活性ガス雰囲気中に配し、９００℃以下で所定時間アニール処理する工程を含む半導体素子の形成方法にある。
本発明のもう一つの側面は、 前記アニール処理前に、該アニール処理のアニール温度より低い温度での加熱処理を施す工程を含む半導体素子の形成方法にある。
本発明の更にもう一つの側面は、前記アニール処理前に、プラズマ励起よるラジカル酸化処理を施す工程を含む半導体素子の形成方法にある。
本発明のもう一つの側面は、 前記アニール処理前に、該アニール処理のアニール温度より低い温度での加熱処理を施す工程を含む半導体素子の形成方法にある。
本発明の更にもう一つの側面は、前記アニール処理前に、プラズマ励起よるラジカル酸化処理を施す工程を含む半導体素子の形成方法にある。
本発明によれば、チャネル形成用の半導体領域とゲート酸化膜の界面（Ｉ）に原子オーダーの平坦性を備えることが出来、一層の高速動作・高機能化が可能な半導体素子を提供できる。
ここで、本実施形態に係るＭＯＳＦＥＴの形成方法について、図２、３を参照して説明する。
図２は、本発明に関わる、ＭＯＳＦＥＴの代表例の構造を模式的に示す模式的構造説明図である。
図２に示すＭＯＳＦＥＴ９００は、ＳＴＩ（Shallow trench Isolation）素子分離法によって、各素子（ＭＯＳＦＥＴ）が分離された構造をしている。
ＭＯＳＦＥＴ９００は、半導体基版９０１、フィールド絶縁膜（埋め込み酸化膜）９０２a、９０２b、ソース領域９０６、ドレイン領域９０７、ゲート絶縁膜９０４、ゲート電極９０５、シリサイド膜９０３a、９０３b、９０３c、層間絶縁膜９０８a、９０８b、ゲート取り出し電極９０９、ソ−ス取り出し電極９１０、ドレイン取り出し電極９１１、サイドウォール９１２で構成されている。
図２に示すＭＯＳＦＥＴ９００は、ＳＴＩ（Shallow trench Isolation）素子分離法によって、各素子（ＭＯＳＦＥＴ）が分離された構造をしている。
ＭＯＳＦＥＴ９００は、半導体基版９０１、フィールド絶縁膜（埋め込み酸化膜）９０２a、９０２b、ソース領域９０６、ドレイン領域９０７、ゲート絶縁膜９０４、ゲート電極９０５、シリサイド膜９０３a、９０３b、９０３c、層間絶縁膜９０８a、９０８b、ゲート取り出し電極９０９、ソ−ス取り出し電極９１０、ドレイン取り出し電極９１１、サイドウォール９１２で構成されている。
図３，図４Ａ，４Ｂは、本発明に関わる製造プロセスの一部の好適な一例を説明するための模式的製造プロセス説明図である。
図３に示す各工程は、以下の通りである。
工程（Ａ）・・・パッド酸化膜（ＳｉＯ２膜）３０１、ＣＶＤによる窒化膜３０２の形成
工程（Ｂ）・・・窒化膜（Ｓｉ３Ｎ４）３０２、酸化膜（ＳｉＯ２）３０１、（Ｓｉ）半導体基板９０１をエッチングしての浅溝３０３の形成と、トレンチ酸化膜（ＳｉＯ２）３０４の形成
工程（Ｃ）・・・フィールド絶縁膜（ＳｉＯ２膜）９０２の形成とその上部、トレンチ酸化膜３０３をＣＭＰで除去
工程（Ｄ）・・・自然酸化膜、窒化膜３０２の除去
工程（Ｅ）・・・パッド酸化膜３０１の除去
工程（Ｆ）・・・イオン注入前のＷｅｔ酸化による酸化膜３０５の形成
工程（Ｇ）・・・ウェル形成（イオン注入）
工程（Ｈ）・・・イオン注入前酸化膜３０５の除去
工程（Ｉ）・・・原子オーダー平坦化処理
工程（Ｊ）・・・ラジカル酸化によるゲート絶縁膜（酸化膜）９０４の形成
工程（Ｋ）・・・ゲート電極９０５の形成
図３に示す各工程は、以下の通りである。
工程（Ａ）・・・パッド酸化膜（ＳｉＯ２膜）３０１、ＣＶＤによる窒化膜３０２の形成
工程（Ｂ）・・・窒化膜（Ｓｉ３Ｎ４）３０２、酸化膜（ＳｉＯ２）３０１、（Ｓｉ）半導体基板９０１をエッチングしての浅溝３０３の形成と、トレンチ酸化膜（ＳｉＯ２）３０４の形成
工程（Ｃ）・・・フィールド絶縁膜（ＳｉＯ２膜）９０２の形成とその上部、トレンチ酸化膜３０３をＣＭＰで除去
工程（Ｄ）・・・自然酸化膜、窒化膜３０２の除去
工程（Ｅ）・・・パッド酸化膜３０１の除去
工程（Ｆ）・・・イオン注入前のＷｅｔ酸化による酸化膜３０５の形成
工程（Ｇ）・・・ウェル形成（イオン注入）
工程（Ｈ）・・・イオン注入前酸化膜３０５の除去
工程（Ｉ）・・・原子オーダー平坦化処理
工程（Ｊ）・・・ラジカル酸化によるゲート絶縁膜（酸化膜）９０４の形成
工程（Ｋ）・・・ゲート電極９０５の形成
先ず、半導体基板９０１（シリコンウェーハ、シリコン半導体基板）の表面を、アルカリ溶液を用いた洗浄法によって洗浄し、純粋水でリンスする。
次に、素子形成領域を定めるために、半導体基板９０１表面上にパッドＳｉＯ２膜３０１とＳｉ３Ｎ４膜３０２とを形成し，次いで、半導体基板９０１の所定部位をエッチングして底が浅い分離溝３０３（３０３a、３０３ｂ）を形成する。
溝３０３の内壁を熱酸化してトレンチ酸化膜３０４を形成した後に，必要に応じて溝底面や溝側面にチャネルストッパ不純物を導入する。
その後、ＣＶＤによるＳｉＯ２で溝３０３内を埋めるように十分量のＳｉＯ２を堆積してフィールド絶縁膜９０２（９０２a、９０２b）を形成する。
この際、ＣＭＰ（Chemical Mechanical Polishing）などの平坦化技術を用いてＣＶＤ−ＳｉＯ２で構成された余分な領域を平坦に削って窒化膜３０２を露出させる。
最後に窒化膜３０２を取り除いて素子分離構造を完成させる（「工程（Ｄ）」）。
次いで、パッド酸化膜３０１を除去する（「工程（Ｅ）」）。
その後、イオン注入前に、ウェット酸化を行い（「工程（Ｆ）」）、次いで、所定領域にイオン注入を行ってウェルを形成して、ソース領域９０６とドレイン領域９０７を設ける（「工程（Ｇ）」）。
その次に、工程（Ｆ）での酸化処理で形成した酸化膜を除去する（「工程（Ｈ）」）。
次いで、本発明に関わる原子オーダー平坦化処理を行う（「工程（Ｉ）」）。
その後、ラジカル酸化処理を行って、ゲート絶縁膜９０４を形成する（「工程（Ｊ）」）。
ゲート絶縁膜９０４上にポリシリコン（Poly-Si）膜を堆積させてゲート電極９０５を形成する（「工程（Ｋ）」）。
その後、必要に応じて、シリコン窒化膜などでサイドウォール９１２（９１２a、、９１２b）を形成する。
その次に、好ましい態様として、ゲート電極９０５表面、ソース領域９０６表面、ドレイン領域９０７表面にシリサイド化処理を施して、ＣｏＳｉ等からなるシリサイド膜９０３（９０３a、９０３b、９０３c）を設けるのが望ましい。
その後に、層間絶縁膜９０８を設け、該層間絶縁膜９０８の所定位置にコンタクトホールを形成し、次いで、該コンタクトホールを所望の金属で埋めて、ゲート取り出し金属電極９０９、ソース取り出し金属電極９１０、ドレイン取り出し金属電極９１１をそれぞれ形成する。
以上の様にして、図２に示すような構造のＭＯＳＦＥＴを形成する。
次に、素子形成領域を定めるために、半導体基板９０１表面上にパッドＳｉＯ２膜３０１とＳｉ３Ｎ４膜３０２とを形成し，次いで、半導体基板９０１の所定部位をエッチングして底が浅い分離溝３０３（３０３a、３０３ｂ）を形成する。
溝３０３の内壁を熱酸化してトレンチ酸化膜３０４を形成した後に，必要に応じて溝底面や溝側面にチャネルストッパ不純物を導入する。
その後、ＣＶＤによるＳｉＯ２で溝３０３内を埋めるように十分量のＳｉＯ２を堆積してフィールド絶縁膜９０２（９０２a、９０２b）を形成する。
この際、ＣＭＰ（Chemical Mechanical Polishing）などの平坦化技術を用いてＣＶＤ−ＳｉＯ２で構成された余分な領域を平坦に削って窒化膜３０２を露出させる。
最後に窒化膜３０２を取り除いて素子分離構造を完成させる（「工程（Ｄ）」）。
次いで、パッド酸化膜３０１を除去する（「工程（Ｅ）」）。
その後、イオン注入前に、ウェット酸化を行い（「工程（Ｆ）」）、次いで、所定領域にイオン注入を行ってウェルを形成して、ソース領域９０６とドレイン領域９０７を設ける（「工程（Ｇ）」）。
その次に、工程（Ｆ）での酸化処理で形成した酸化膜を除去する（「工程（Ｈ）」）。
次いで、本発明に関わる原子オーダー平坦化処理を行う（「工程（Ｉ）」）。
その後、ラジカル酸化処理を行って、ゲート絶縁膜９０４を形成する（「工程（Ｊ）」）。
ゲート絶縁膜９０４上にポリシリコン（Poly-Si）膜を堆積させてゲート電極９０５を形成する（「工程（Ｋ）」）。
その後、必要に応じて、シリコン窒化膜などでサイドウォール９１２（９１２a、、９１２b）を形成する。
その次に、好ましい態様として、ゲート電極９０５表面、ソース領域９０６表面、ドレイン領域９０７表面にシリサイド化処理を施して、ＣｏＳｉ等からなるシリサイド膜９０３（９０３a、９０３b、９０３c）を設けるのが望ましい。
その後に、層間絶縁膜９０８を設け、該層間絶縁膜９０８の所定位置にコンタクトホールを形成し、次いで、該コンタクトホールを所望の金属で埋めて、ゲート取り出し金属電極９０９、ソース取り出し金属電極９１０、ドレイン取り出し金属電極９１１をそれぞれ形成する。
以上の様にして、図２に示すような構造のＭＯＳＦＥＴを形成する。
又、トランジスタを同一半導体基板に多数形成する場合の各トランジスタ間の素子分離方法は、図２，３，４Ａ，４Ｂで説明した様に、分離溝をエッチングにより予め形成した後にフィールド絶縁膜を該溝中に埋め込むＳＴＩ（Shallow trench Isolation）の他、ＬＯＣＯＳ（Local
Oxidation of Silicon）素子分離法、ＳＯＩ（Silicon on Insulator）にＭＯＳＦＥＴを形成する際に採用されるメサ分離法、トレンチ分離法、等が用いられる。
微細化においては、ＳＴＩが有利であり、ＳＯＩの場合は、トレンチ分離、特に、Ｓｉ層を部分的に残すトレンチ分離が好ましく採用される。
更に、本発明は、ＦＩＮ−ＦＥＴなどのマルチ・チャンネルＦＥＴにも適用され得ることは、当業者なら容易に想到出来る。
Oxidation of Silicon）素子分離法、ＳＯＩ（Silicon on Insulator）にＭＯＳＦＥＴを形成する際に採用されるメサ分離法、トレンチ分離法、等が用いられる。
微細化においては、ＳＴＩが有利であり、ＳＯＩの場合は、トレンチ分離、特に、Ｓｉ層を部分的に残すトレンチ分離が好ましく採用される。
更に、本発明は、ＦＩＮ−ＦＥＴなどのマルチ・チャンネルＦＥＴにも適用され得ることは、当業者なら容易に想到出来る。
本発明の半導体素子の形成方法においては、上記のＭＯＳＦＥＴ形成過程において、表面に素子分離パターンが形成されている半導体基板をアルゴン（Ａｒ）等の不活性ガス雰囲気中、９００℃以下で所定時間アニールする工程を含む。
この工程を実施することで、ゲート絶縁膜を形成する活性化領域表面は原子オーダーレベルでの平滑性（平坦性）となる。この平滑性を備えた活性化領域表面にゲート絶縁膜を形成すれば、活性化領域とゲート絶縁膜の接触界面は該平滑性が維持された状態でＭＯＳＦＥＴが形成できる。
不活性ガスとしては、Ａｒガスの他、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、窒素（Ｎ２）などが使用され得る。
本発明においては、素子分離パターン形成直後であると、半導体基板の被処理表面は、Ｓｉ表面の他、酸化シリコン（ＳｉＯ２）表面も存在するため、ＳｉＯ２膜の膜質が高品質（化学量論的関係を満たしている）でない場合、プロセス雰囲気中に僅かでも酸素や水素が存在すると、シリコン（Ｓｉ）が酸素や水素と反応して、ＳｉＯ若しくはＳｉＨ４となって膜から離脱してしまうことが考えられるので、素子製造プロセス実施中の処理雰囲気からは、酸素や水分を可能な限り除外する。
本発明においては処理雰囲気形成のために処理雰囲気形成空間に導入される不活性ガス中の酸素・水分濃度は、１００ppb以下、好ましくは、３０ppb以下、より好ましくは10ppb以下とするのが望ましい。
又、本発明における平坦化処理を実施する前に、素子分離パターンが形成されている半導体基板にプレ・アニール処理を施して、事前に該半導体基板から酸素・水分を除去しておくのが好ましい。
その際、除去時に揮発した酸素・水分がシリコン膜のＳｉと反応してシリコン酸化膜を作るとその後の平坦化を阻害してしま恐れがあるので、プレ・アニール処理は低温で行うのが好ましい。
更に、原子オーダー平坦化時には、Ｓｉ膜の表面はフッ酸洗浄後の状態で水素終端されているが、その水素は、温度を上げていくと、３８０℃〜４５０℃の温度領域でＳｉ膜から離脱する。そのために、終端の水素がＳｉ膜表面から無くなるとＳｉ膜表面は非常に酸化されやすくなる。
以上の点をトータルに考慮すると、酸素・水分除去処理は、３８０℃以下で行うことが望ましい。低温すぎると、酸素・水分除去効果が小さくなるので、より好ましくは、３００℃〜３８０℃の温度領域で行うのが望ましい。
プレ・アニール処理の雰囲気は、平坦化処理の雰囲気と同じである必要はないが、望ましくは、煩雑さを避けるために、プレ・アニール処理の雰囲気と平坦化処理の雰囲気と同じにするのが好ましい。
上記の酸素・水分除去のプレ・アニール処理は、排気された不活性ガス中の酸素・水分濃度が好ましくは、１００ppb以下、より好ましくは、３０ppb以下、更に好ましくは、10ppb以下となるまで行うのが望ましい。
この工程を実施することで、ゲート絶縁膜を形成する活性化領域表面は原子オーダーレベルでの平滑性（平坦性）となる。この平滑性を備えた活性化領域表面にゲート絶縁膜を形成すれば、活性化領域とゲート絶縁膜の接触界面は該平滑性が維持された状態でＭＯＳＦＥＴが形成できる。
不活性ガスとしては、Ａｒガスの他、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）、窒素（Ｎ２）などが使用され得る。
本発明においては、素子分離パターン形成直後であると、半導体基板の被処理表面は、Ｓｉ表面の他、酸化シリコン（ＳｉＯ２）表面も存在するため、ＳｉＯ２膜の膜質が高品質（化学量論的関係を満たしている）でない場合、プロセス雰囲気中に僅かでも酸素や水素が存在すると、シリコン（Ｓｉ）が酸素や水素と反応して、ＳｉＯ若しくはＳｉＨ４となって膜から離脱してしまうことが考えられるので、素子製造プロセス実施中の処理雰囲気からは、酸素や水分を可能な限り除外する。
本発明においては処理雰囲気形成のために処理雰囲気形成空間に導入される不活性ガス中の酸素・水分濃度は、１００ppb以下、好ましくは、３０ppb以下、より好ましくは10ppb以下とするのが望ましい。
又、本発明における平坦化処理を実施する前に、素子分離パターンが形成されている半導体基板にプレ・アニール処理を施して、事前に該半導体基板から酸素・水分を除去しておくのが好ましい。
その際、除去時に揮発した酸素・水分がシリコン膜のＳｉと反応してシリコン酸化膜を作るとその後の平坦化を阻害してしま恐れがあるので、プレ・アニール処理は低温で行うのが好ましい。
更に、原子オーダー平坦化時には、Ｓｉ膜の表面はフッ酸洗浄後の状態で水素終端されているが、その水素は、温度を上げていくと、３８０℃〜４５０℃の温度領域でＳｉ膜から離脱する。そのために、終端の水素がＳｉ膜表面から無くなるとＳｉ膜表面は非常に酸化されやすくなる。
以上の点をトータルに考慮すると、酸素・水分除去処理は、３８０℃以下で行うことが望ましい。低温すぎると、酸素・水分除去効果が小さくなるので、より好ましくは、３００℃〜３８０℃の温度領域で行うのが望ましい。
プレ・アニール処理の雰囲気は、平坦化処理の雰囲気と同じである必要はないが、望ましくは、煩雑さを避けるために、プレ・アニール処理の雰囲気と平坦化処理の雰囲気と同じにするのが好ましい。
上記の酸素・水分除去のプレ・アニール処理は、排気された不活性ガス中の酸素・水分濃度が好ましくは、１００ppb以下、より好ましくは、３０ppb以下、更に好ましくは、10ppb以下となるまで行うのが望ましい。
以下、実施例に基づき本発明をさらに詳細に説明する。
「試料１の作成」
先ず、口径２００ｍｍφ、表面が（１００）配向のシリコンウェーハ（Ｓｉ半導体基板）を用意し、以下の手順でシリコンウェーハ（半導体基板）表面の洗浄を行った。
即ち、オゾン(Ｏ３)水を用いてシリコンウェーハ表面を１０分間洗浄し、希ＨＦ（０．５ｗｔ%）を用いて１分間洗浄し、最後に、超純水リンスを３分間行った。
このように表面を洗浄処理された半導体基板（１）を利用して、公知のMOSデバイス作成プロセスで、シャロートレンチ分離（ＳＴＩ）を行い、Pウェル、Nウェルをイオン注入で作成し、ゲート絶縁膜を850℃のウェット熱酸化により形成し、その後、ゲート電極形成、ソース領域・ドレイン領域の形成、層間絶縁膜の形成、コンタクトホールの形成、メタルコンタクトの形成等を行い、ＮＭＯＳＴｒ（ゲート長：０．４μｍ）を、半導体基板（１）に１３１０７２個、作成した。
上記のようにしてＮMOSＴｒを作り込まれた半導体基板は、ラジカル酸化（Kr/O2プラズマによるラジカル酸化）でゲート酸化膜を形成する直前に、希フッ酸（０．５％）処理を1分間施して自然酸化膜を除去した。
次いで、純水リンスを10分間した直後にアニール処理装置の所定位置にセットしてアニール処理（本発明における平坦化処理）を施した。この際のアニール条件は図７に示す温度シーケンスのアニール条件(i)（試料１−１）。
ゲート長Ｌが、０．２８μm（試料１−２）、０．２５μm（試料１−３）、０．２２μm（試料１−４）とした以外は、試料１−１と同様な手順と条件で、半導体基板にＮＭＯＳＴｒを１３１０７２個、それぞれに作り込んだ。
「試料１の作成」
先ず、口径２００ｍｍφ、表面が（１００）配向のシリコンウェーハ（Ｓｉ半導体基板）を用意し、以下の手順でシリコンウェーハ（半導体基板）表面の洗浄を行った。
即ち、オゾン(Ｏ３)水を用いてシリコンウェーハ表面を１０分間洗浄し、希ＨＦ（０．５ｗｔ%）を用いて１分間洗浄し、最後に、超純水リンスを３分間行った。
このように表面を洗浄処理された半導体基板（１）を利用して、公知のMOSデバイス作成プロセスで、シャロートレンチ分離（ＳＴＩ）を行い、Pウェル、Nウェルをイオン注入で作成し、ゲート絶縁膜を850℃のウェット熱酸化により形成し、その後、ゲート電極形成、ソース領域・ドレイン領域の形成、層間絶縁膜の形成、コンタクトホールの形成、メタルコンタクトの形成等を行い、ＮＭＯＳＴｒ（ゲート長：０．４μｍ）を、半導体基板（１）に１３１０７２個、作成した。
上記のようにしてＮMOSＴｒを作り込まれた半導体基板は、ラジカル酸化（Kr/O2プラズマによるラジカル酸化）でゲート酸化膜を形成する直前に、希フッ酸（０．５％）処理を1分間施して自然酸化膜を除去した。
次いで、純水リンスを10分間した直後にアニール処理装置の所定位置にセットしてアニール処理（本発明における平坦化処理）を施した。この際のアニール条件は図７に示す温度シーケンスのアニール条件(i)（試料１−１）。
ゲート長Ｌが、０．２８μm（試料１−２）、０．２５μm（試料１−３）、０．２２μm（試料１−４）とした以外は、試料１−１と同様な手順と条件で、半導体基板にＮＭＯＳＴｒを１３１０７２個、それぞれに作り込んだ。
「試料Ａ（比較例Ａ）の作成」
先ず、口径２００mmφ、表面が（１００）配向のシリコンウェーハ（「半導体基板（２）」）を用意し、半導体基板（２）表面の洗浄とリンスを試料１と同様に行った。
この半導体基板（２）を用いて、試料１と同様に、公知のＣＭＯＳデバイス作成プロセスで、シャロートレンチ分離（ＳＴＩ）を行い、Ｐウェル、Ｎウェルをイオン注入で作成し、ゲート絶縁膜を850℃のウェット熱酸化により形成し、その後、ゲート電極形成、ソース・ドレイン形成、層間絶縁膜形成、コンタクトホール形成、メタルコンタクト形成等を行い、ＮＭＯＳＴｒ（ゲート長Ｌ ０．４０μｍ）を作成した（試料Ａ）。
半導体基板（２）に作り込まれたＮＭＯＳＴｒは、1３１０７２個である。
先ず、口径２００mmφ、表面が（１００）配向のシリコンウェーハ（「半導体基板（２）」）を用意し、半導体基板（２）表面の洗浄とリンスを試料１と同様に行った。
この半導体基板（２）を用いて、試料１と同様に、公知のＣＭＯＳデバイス作成プロセスで、シャロートレンチ分離（ＳＴＩ）を行い、Ｐウェル、Ｎウェルをイオン注入で作成し、ゲート絶縁膜を850℃のウェット熱酸化により形成し、その後、ゲート電極形成、ソース・ドレイン形成、層間絶縁膜形成、コンタクトホール形成、メタルコンタクト形成等を行い、ＮＭＯＳＴｒ（ゲート長Ｌ ０．４０μｍ）を作成した（試料Ａ）。
半導体基板（２）に作り込まれたＮＭＯＳＴｒは、1３１０７２個である。
「試料Ｂの作成（比較例Ｂ）」
後で詳述するように、口径２００mmφ、表面が（１００）配向のシリコンウェーハ（「半導体基板（３）」））を用意し、半導体基板（３）表面の洗浄とリンスを行い、次いで、このように洗浄処理した半導体基板（３）を、図７に示す温度シーケンスに従って、８５０度で３００分（「工程（５）」）アニール処理して平坦化を図った。加熱中のアルゴン（Ａｒ）流量は、２８L／分であった。
先ず、口径２００ｍｍφ、表面が（１００）配向の半導体基板（３）を用意し、
オゾン(Ｏ３)水を用いて半導体基板（３）表面を１０分間洗浄し、その後、希ＨＦ（０．５ｗｔ%）を用いて１分間洗浄し、最後に、超純水リンスを３分間行った。
その後、上記のように洗浄・リンス処理を施した半導体基板（３）を熱処理装置内に載置した。次いで、該熱処理装置内の熱処理空間に、水分が０．２ｐｐｂ以下、酸素（Ｏ２）が０．１ｐｐｂ以下のアルゴン（Ａｒ）ガスを２０Ｌ／ｍｉｎ流しながら、熱処理温度８５０℃、熱処理時間３００分の条件下で前記半導体基板（３）に対し熱処理を行った。
この際の熱処理の温度シーケンスが、図７に示される。
即ち、先ず、シリコンウェーハの温度が３０℃の状態を６０分間維持した（「工程（１）」）。その後、５℃／分の昇温スピードでシリコンウェーハの温度が２００℃になるまで昇温し、２００℃で１２０分保持した（「工程（２）」）。
次いで、４℃／分の昇温スピードでシリコンウェーハの温度が６００℃になるまで昇温し、６００℃で２０分保持した（「工程（３）」）。
引き続き、３℃／分の昇温スピードでシリコンウェーハの温度が８００℃になるまで昇温し、８００℃で２０分保持した（「工程（４）」）。
次いで、１．５℃／分の昇温スピードでシリコンウェーハの温度が８５０℃になるまで昇温し、８５０℃で３００分保持した（「工程（５）」）。
その後、図７に示す温度シーケンスでシリコンウェーハの温度が３０℃になるまで降温した。
即ち、工程（５）の後、１℃／分の降温スピードでシリコンウェーハの温度が８００℃になるまで降温し、８００℃で２０分保持した（「工程（６）」）。
その後、１．５℃／分の降温スピードで、シリコンウェーハの温度が３０度になるまで降温させた。その後、熱処理装置のヒータをＯＦＦにした。
このようにして準備した半導体基板（３）に、以下のようにして、１３１０７２個のＮＭＯＳトランジスタ（Ｔｒ）を作り込んだ。
先ず、上記のようにして準備した半導体基板（３）の表面を、T. Ohmi, "Total room temperature wet cleaning Si substrate
surface,” J. Electrochem. Soc., Vol. 143, No. 9,
pp.2957-2964, Sep. 1996.に記載された、アルカリ溶液を用いない洗浄法によって洗浄した。
後で詳述するように、口径２００mmφ、表面が（１００）配向のシリコンウェーハ（「半導体基板（３）」））を用意し、半導体基板（３）表面の洗浄とリンスを行い、次いで、このように洗浄処理した半導体基板（３）を、図７に示す温度シーケンスに従って、８５０度で３００分（「工程（５）」）アニール処理して平坦化を図った。加熱中のアルゴン（Ａｒ）流量は、２８L／分であった。
先ず、口径２００ｍｍφ、表面が（１００）配向の半導体基板（３）を用意し、
オゾン(Ｏ３)水を用いて半導体基板（３）表面を１０分間洗浄し、その後、希ＨＦ（０．５ｗｔ%）を用いて１分間洗浄し、最後に、超純水リンスを３分間行った。
その後、上記のように洗浄・リンス処理を施した半導体基板（３）を熱処理装置内に載置した。次いで、該熱処理装置内の熱処理空間に、水分が０．２ｐｐｂ以下、酸素（Ｏ２）が０．１ｐｐｂ以下のアルゴン（Ａｒ）ガスを２０Ｌ／ｍｉｎ流しながら、熱処理温度８５０℃、熱処理時間３００分の条件下で前記半導体基板（３）に対し熱処理を行った。
この際の熱処理の温度シーケンスが、図７に示される。
即ち、先ず、シリコンウェーハの温度が３０℃の状態を６０分間維持した（「工程（１）」）。その後、５℃／分の昇温スピードでシリコンウェーハの温度が２００℃になるまで昇温し、２００℃で１２０分保持した（「工程（２）」）。
次いで、４℃／分の昇温スピードでシリコンウェーハの温度が６００℃になるまで昇温し、６００℃で２０分保持した（「工程（３）」）。
引き続き、３℃／分の昇温スピードでシリコンウェーハの温度が８００℃になるまで昇温し、８００℃で２０分保持した（「工程（４）」）。
次いで、１．５℃／分の昇温スピードでシリコンウェーハの温度が８５０℃になるまで昇温し、８５０℃で３００分保持した（「工程（５）」）。
その後、図７に示す温度シーケンスでシリコンウェーハの温度が３０℃になるまで降温した。
即ち、工程（５）の後、１℃／分の降温スピードでシリコンウェーハの温度が８００℃になるまで降温し、８００℃で２０分保持した（「工程（６）」）。
その後、１．５℃／分の降温スピードで、シリコンウェーハの温度が３０度になるまで降温させた。その後、熱処理装置のヒータをＯＦＦにした。
このようにして準備した半導体基板（３）に、以下のようにして、１３１０７２個のＮＭＯＳトランジスタ（Ｔｒ）を作り込んだ。
先ず、上記のようにして準備した半導体基板（３）の表面を、T. Ohmi, "Total room temperature wet cleaning Si substrate
surface,” J. Electrochem. Soc., Vol. 143, No. 9,
pp.2957-2964, Sep. 1996.に記載された、アルカリ溶液を用いない洗浄法によって洗浄した。
次に、図２，３で説明した手順で、上記の処理を施した半導体基板（３）に、ＳＴＩによる素子分離法を適用して、フィールド酸化膜９０２を形成した。
次いで、図２，３で説明した手順と条件に従って、また、図２，３の説明にはないことは、当業者が容易に実施できる他の公知の方法を用いて、図２に示すような構造のＮＭＯＳＴｒを１３１０７２個、半導体基板（３）に形成した。
尚、試料１−１〜１−４、試料Ａ，Ｂ共に、ゲート酸化膜は、原子オーダー平坦面を荒らさない、Ｋｒ／Ｏ２プラズマによるラジカル酸化により形成した。
次いで、図２，３で説明した手順と条件に従って、また、図２，３の説明にはないことは、当業者が容易に実施できる他の公知の方法を用いて、図２に示すような構造のＮＭＯＳＴｒを１３１０７２個、半導体基板（３）に形成した。
尚、試料１−１〜１−４、試料Ａ，Ｂ共に、ゲート酸化膜は、原子オーダー平坦面を荒らさない、Ｋｒ／Ｏ２プラズマによるラジカル酸化により形成した。
「各試料の評価」
試料１−１、試料Ａ，Ｂにおいて、１３１０７２個のＮＭＯＳＴｒの、ドレイン電流5μAの時のノイズ電圧（ゲート-ソース間電圧の揺らぎ）を評価し、累積頻度確率が99％のＮＭＯＳＴｒのノイズ電圧を評価したところ、図５に示される結果が得られた。
この結果から、試料１−１、試料B共に、試料Aよりノイズ低減が実現されたことが判る。
しかし、試料Ｂの場合は、平坦化アニールの後、原子オーダー平坦面を維持するのに、アルカリ洗浄を用いることが出来ない（アルカリ洗浄すると平坦面が荒れる傾向がある）ために、水素水超音波洗浄等でパーティクルを除去する必要があった。そのために、除去効率が悪く、長時間の洗浄が必要で、生産効率が著しく下がった。又、形成した平坦面を荒らさないために、ウェット洗浄時に完全遮光しなくてはならず、プロセス工程が煩雑となった。
以上のことから、試料１−１に実施した本発明に関わる半導体素子の形成方法が格段に優れていることが示された。
試料１−１、試料Ａ，Ｂにおいて、１３１０７２個のＮＭＯＳＴｒの、ドレイン電流5μAの時のノイズ電圧（ゲート-ソース間電圧の揺らぎ）を評価し、累積頻度確率が99％のＮＭＯＳＴｒのノイズ電圧を評価したところ、図５に示される結果が得られた。
この結果から、試料１−１、試料B共に、試料Aよりノイズ低減が実現されたことが判る。
しかし、試料Ｂの場合は、平坦化アニールの後、原子オーダー平坦面を維持するのに、アルカリ洗浄を用いることが出来ない（アルカリ洗浄すると平坦面が荒れる傾向がある）ために、水素水超音波洗浄等でパーティクルを除去する必要があった。そのために、除去効率が悪く、長時間の洗浄が必要で、生産効率が著しく下がった。又、形成した平坦面を荒らさないために、ウェット洗浄時に完全遮光しなくてはならず、プロセス工程が煩雑となった。
以上のことから、試料１−１に実施した本発明に関わる半導体素子の形成方法が格段に優れていることが示された。
実施例２
「試料２−１〜２−３の作成」
アニール条件を、図７に示す温度シーケンスのアニール条件(i)にした以外は、試料１−２〜１−４と同様の手順と条件で、試料２−１〜２−３を作成した。
・試料２−１：ゲート長Ｌ・・・０．２８μm
・試料２−２：ゲート長Ｌ・・・０．２５μm
・試料２−３：ゲート長Ｌ・・・０．２２μm
図８に示す温度シーケンスは、工程（c）が加わった以外は、図７に示す温度シーケンスの場合と本質的に同じである。
本実施例において、この工程（ｃ）を導入した理由は、図７に示す温度シーケンスで平坦化アニール処理を施した場合に、Ａｒ排ガス中の水分濃度を、３５０℃に昇温した直後に計測すると、サンプルによっては、１ppm程度観測されたので、この水分の影響を極力避けるためである。
その理由は、観測された水分は、純水リンス時にＳｉ半導体基板上の素子分離用のＳｉＯ２膜に付着した水と考えられ、この状態で更に昇温すると、水とＳｉ表面が反応して平坦化を阻害する恐れがあると推察されたことによる。
図８に示すように、３５０℃で３００分加熱維持する工程（ｃ）を設けた場合は、工程（ｃ）以降の工程での、Ａｒ排ガス中の水分濃度は、１０ppb以下まで下げることが出来た。
これにより、その後850℃まで昇温しても、水分を殆ど放出することなく、平坦化処理を完了することが出来た。
試料１−１と同様の評価を、試料１−２〜１−４、試料２−１〜２−３にも適用した。
すると、トランジスタのゲート長Ｌを短くしていくと、図６のグラフＣに示すように、試料１の素子作成方法だと、微細化が進むに連れ、ノイズ電圧の低減効果が低減する様子が見られる様になった。
これに対して、試料２−１〜２−３の場合は、図６のグラフＥに示されるように、微細化が進むに連れても、ノイズ電圧の低減効果が低減する様子は見られなかった。
原因を調べてみると、試料１−２〜１−４の場合は、素子分離パターンのエッジに問題があり、素子の微細化が進むとその影響が効いてくるのではないかと推測された。
「試料２−１〜２−３の作成」
アニール条件を、図７に示す温度シーケンスのアニール条件(i)にした以外は、試料１−２〜１−４と同様の手順と条件で、試料２−１〜２−３を作成した。
・試料２−１：ゲート長Ｌ・・・０．２８μm
・試料２−２：ゲート長Ｌ・・・０．２５μm
・試料２−３：ゲート長Ｌ・・・０．２２μm
図８に示す温度シーケンスは、工程（c）が加わった以外は、図７に示す温度シーケンスの場合と本質的に同じである。
本実施例において、この工程（ｃ）を導入した理由は、図７に示す温度シーケンスで平坦化アニール処理を施した場合に、Ａｒ排ガス中の水分濃度を、３５０℃に昇温した直後に計測すると、サンプルによっては、１ppm程度観測されたので、この水分の影響を極力避けるためである。
その理由は、観測された水分は、純水リンス時にＳｉ半導体基板上の素子分離用のＳｉＯ２膜に付着した水と考えられ、この状態で更に昇温すると、水とＳｉ表面が反応して平坦化を阻害する恐れがあると推察されたことによる。
図８に示すように、３５０℃で３００分加熱維持する工程（ｃ）を設けた場合は、工程（ｃ）以降の工程での、Ａｒ排ガス中の水分濃度は、１０ppb以下まで下げることが出来た。
これにより、その後850℃まで昇温しても、水分を殆ど放出することなく、平坦化処理を完了することが出来た。
試料１−１と同様の評価を、試料１−２〜１−４、試料２−１〜２−３にも適用した。
すると、トランジスタのゲート長Ｌを短くしていくと、図６のグラフＣに示すように、試料１の素子作成方法だと、微細化が進むに連れ、ノイズ電圧の低減効果が低減する様子が見られる様になった。
これに対して、試料２−１〜２−３の場合は、図６のグラフＥに示されるように、微細化が進むに連れても、ノイズ電圧の低減効果が低減する様子は見られなかった。
原因を調べてみると、試料１−２〜１−４の場合は、素子分離パターンのエッジに問題があり、素子の微細化が進むとその影響が効いてくるのではないかと推測された。
実施例３
「試料３−１〜３−３の作成」
平坦化アニール処理の前に、2.45ＧＨｚのマイクロ波励起のプラズマ（Ｋｒ／Ｏ２プラズマ）により、ラジカル酸化する処理工程を加えた以外は、試料１−２〜１−４と同様の手順と条件で、試料３−１〜３−３を作成した。
この際のラジカル酸化の条件は、以下の通りであった。
・半導体基板：２００ｍｍウェーハ
・ガス流量：クリプトン（Ｋｒ）・・・１０００ｓｃｃｍ
酸素（Ｏ２）ガス・・・１０ｓｃｃｍ
・マイクロ波パワー：３５００Ｗ
・マイクロ波パワー投入時間：４分
・試料３−１：ゲート長Ｌ・・・０.２８μm
・試料３−２：ゲート長Ｌ・・・０.２５μm
・試料３−３：ゲート長Ｌ・・・０.２２μm
「試料３−１〜３−３の作成」
平坦化アニール処理の前に、2.45ＧＨｚのマイクロ波励起のプラズマ（Ｋｒ／Ｏ２プラズマ）により、ラジカル酸化する処理工程を加えた以外は、試料１−２〜１−４と同様の手順と条件で、試料３−１〜３−３を作成した。
この際のラジカル酸化の条件は、以下の通りであった。
・半導体基板：２００ｍｍウェーハ
・ガス流量：クリプトン（Ｋｒ）・・・１０００ｓｃｃｍ
酸素（Ｏ２）ガス・・・１０ｓｃｃｍ
・マイクロ波パワー：３５００Ｗ
・マイクロ波パワー投入時間：４分
・試料３−１：ゲート長Ｌ・・・０.２８μm
・試料３−２：ゲート長Ｌ・・・０.２５μm
・試料３−３：ゲート長Ｌ・・・０.２２μm
試料１−１と同様の評価を、試料３−２〜３−３にも適用した。その結果が、図６のグラフＤに示される。
図６の結果から明らかなように、試料３−１〜３−３の場合は、微細化が進むに連れて、ノイズ電圧の低減効果の向上が継続される様子が見られる。
これは、平坦化アニール処理の前にラジカル酸化処理を行うことにより、Ｓｉ領域部分の表面には、４nm程度の酸化膜が形成され、また、ＳｉＯ２膜の部分は、弱い結合がラジカルにより酸化されて脱ガスの少ない膜となったものと推察される。
図６の結果から明らかなように、試料３−１〜３−３の場合は、微細化が進むに連れて、ノイズ電圧の低減効果の向上が継続される様子が見られる。
これは、平坦化アニール処理の前にラジカル酸化処理を行うことにより、Ｓｉ領域部分の表面には、４nm程度の酸化膜が形成され、また、ＳｉＯ２膜の部分は、弱い結合がラジカルにより酸化されて脱ガスの少ない膜となったものと推察される。
実施例４
「試料４−１〜３−４の作成」
実施例１において、平坦化処理のアニール条件を、工程（４）の経過後の１．５℃／分のスピードでの昇温の時間を、実施例１の場合より延ばして９００℃まで昇温し、この温度で工程（５）を実施した以外は、実施例の場合と同様の手順と条件で、４つの試料、試料４−１〜４−４を作成した。
試料１−１〜１−４と同様の評価をしたら、試料１−１〜１−４よりやや効果は下がるものの、比較例Ａ，Ｂと比べると遥かに優れた結果を示した。
・試料４−１：ゲート長Ｌ・・・０．４０μm
・試料４−２：ゲート長Ｌ・・・０．２８μm
・試料４−３：ゲート長Ｌ・・・０．２５μm
・試料４−４：ゲート長Ｌ・・・０．２２μm
「試料４−１〜３−４の作成」
実施例１において、平坦化処理のアニール条件を、工程（４）の経過後の１．５℃／分のスピードでの昇温の時間を、実施例１の場合より延ばして９００℃まで昇温し、この温度で工程（５）を実施した以外は、実施例の場合と同様の手順と条件で、４つの試料、試料４−１〜４−４を作成した。
試料１−１〜１−４と同様の評価をしたら、試料１−１〜１−４よりやや効果は下がるものの、比較例Ａ，Ｂと比べると遥かに優れた結果を示した。
・試料４−１：ゲート長Ｌ・・・０．４０μm
・試料４−２：ゲート長Ｌ・・・０．２８μm
・試料４−３：ゲート長Ｌ・・・０．２５μm
・試料４−４：ゲート長Ｌ・・・０．２２μm
本発明は、ＭＯＳＦＥＴに用いた場合についてのみ説明したが、本発明は何らこれに限定されることなく、他のＦＥＴにも幅広く応用できるもので、ＦＥＴ搭載のあらゆる集積半導体装置に適用される。
また、これまでの本発明の説明においては、ゲート絶縁膜の形成は、典型的ということで、ラジカル酸化、ラジカル窒化、ラジカル酸・窒化の場合について記したが、本発明はこれに限定される訳ではない。この他、ＣＶＤ、スパッター、蒸着等の方法で、堆積による膜形成を行う場合も本発明の範疇であることは、当分野の当業者なら容易想到のことであることは断わるまでもないことが理解される。
例えば、ＦＩＮ−ＦＥＴ等で採用されている、ＡＬＤ（Atomic Layer Deposition：,原子層堆積法）等で酸化ハフニウム等を形成している場合にも、有効に本発明は適用され得る。
以上の説明から容易に推察されるように、本発明は、半導体に関わる多くの分野に大いに貢献し得るものである。
また、これまでの本発明の説明においては、ゲート絶縁膜の形成は、典型的ということで、ラジカル酸化、ラジカル窒化、ラジカル酸・窒化の場合について記したが、本発明はこれに限定される訳ではない。この他、ＣＶＤ、スパッター、蒸着等の方法で、堆積による膜形成を行う場合も本発明の範疇であることは、当分野の当業者なら容易想到のことであることは断わるまでもないことが理解される。
例えば、ＦＩＮ−ＦＥＴ等で採用されている、ＡＬＤ（Atomic Layer Deposition：,原子層堆積法）等で酸化ハフニウム等を形成している場合にも、有効に本発明は適用され得る。
以上の説明から容易に推察されるように、本発明は、半導体に関わる多くの分野に大いに貢献し得るものである。
１００・・・ＭＯＳＦＥＴ
１０２・・・ソ−ス領域
１０３・・・ドレイン領域
１０４・・・半導体領域
１０５・・・ゲート酸化膜
１０６・・・ゲート電極
３０１・・・ＳｉＯ２膜
３０２・・・Ｓｉ３Ｎ４膜
３０３・・・浅溝
３０４・・・トレンチ酸化膜
３０５・・・酸化膜
９００・・・ＭＯＳＦＥＴ
９０１・・・半導体基板
９０２・・・フィールド絶縁膜
９０３・・・シリサイド膜
９０４・・・ゲート絶縁膜
９０５・・・ゲート電極
９０６・・・ソ−ス領域
９０７・・・ドレイン領域
９０８・・・層間絶縁膜
９０９・・・ゲート取り出し電極
９１０・・・ソース取り出し電極
９１１・・・ドレイン取り出し電極
９１２・・・サイドウォール
１０２・・・ソ−ス領域
１０３・・・ドレイン領域
１０４・・・半導体領域
１０５・・・ゲート酸化膜
１０６・・・ゲート電極
３０１・・・ＳｉＯ２膜
３０２・・・Ｓｉ３Ｎ４膜
３０３・・・浅溝
３０４・・・トレンチ酸化膜
３０５・・・酸化膜
９００・・・ＭＯＳＦＥＴ
９０１・・・半導体基板
９０２・・・フィールド絶縁膜
９０３・・・シリサイド膜
９０４・・・ゲート絶縁膜
９０５・・・ゲート電極
９０６・・・ソ−ス領域
９０７・・・ドレイン領域
９０８・・・層間絶縁膜
９０９・・・ゲート取り出し電極
９１０・・・ソース取り出し電極
９１１・・・ドレイン取り出し電極
９１２・・・サイドウォール
Claims (3)
- ＦＥＴの形成過程において、表面に素子分離パターンが形成されているＳｉ半導体基板を不活性ガス雰囲気中に配し、９００℃以下で所定時間アニール処理する工程を含み、前記アニール処理は、ゲート絶縁膜を形成すべきシリコン表面の酸化膜を除去した状態で、ゲート絶縁膜形成の直前に行ない、
前記アニール処理前に、前記Ｓｉ半導体基板を不活性ガス雰囲気中で、３００〜３８０℃で所定時間加熱するプレ・アニール処理を実施し、そのまま昇温して前記アニール処理を実施する、
半導体素子の形成方法。 - 前記プレ・アニール処理は、排気された不活性ガス中の酸素濃度及び水分濃度が１００ｐｐｂ以下になるまで実施する、請求項１に記載の半導体素子の形成方法。
- 前記不活性ガスが、アルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘｅ）の少なくともいずれか１つである、請求項１に記載の半導体素子の形成方法。
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