CN103855213B - 具有界面层的半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及具有界面层的半导体器件及其制造方法。用于半导体器件的示例性结构包括：Si1‑xGex衬底，其中，x大于0.4；Si层，位于Si1‑ xGex衬底上方；以及栅极结构，设置在Si层上方，栅极结构包括介电部分和设置在介电部分上方的电极部分；其中，介电部分包括Si层上的III‑V材料层和与电极部分相邻的高k介电层。
Description
技术领域
本发明涉及集成电路制造，更具体地，涉及具有界面层的半导体器件。
背景技术
半导体集成电路(IC)工业已经历了快速发展。IC材料和设计的技术进步产生了多代IC，每一代IC都具有比前一代更小且更复杂的电路。由于晶体管尺寸的减小，必须减小栅极介电层的厚度以利用减小的栅极长度保持性能。然而，为了减少栅极泄漏，使用高介电常数(高k)的栅极介电层，这允许较小的物理厚度同时保持相同的有效厚度，诸如通过在未来技术节点中使用的栅极介电层来提供。栅极介电层进一步包括界面层以减少高k栅极介电层和硅衬底之间的损坏。
然而，在互补金属氧化物半导体(CMOS)制造中实施这些特征和工艺存在挑战。例如，如果界面层形成具有高密度缺陷的低质量界面，则很难满足用于半导体器件的阀值电压要求。随着栅极长度和器件间的间距的减小，加剧了这些问题。
发明内容
根据本发明的一个方面，提供了一种半导体器件，包括：Si1-xGex衬底，其中，x大于0.4；Si层，位于Si1-xGex衬底上方；以及栅极结构，设置在Si层上方，栅极结构包括介电部分和设置在介电部分上方的电极部分；其中，介电部分包括Si层上的III-V材料的层和与电极部分相邻的高k介电层。
优选地，Si层的厚度在约1埃至10埃的范围内。
优选地，III-V材料的层的厚度在约3埃至10埃的范围内。
优选地，III-V材料包括AlP。
优选地，III-V材料包括AlN、AlAs、InP、InN或InAs。
优选地，该半导体器件进一步包括：非晶层，包括氧和III-V材料，形成在III-V材料的层和高k介电层之间。
优选地，高k介电层选自由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及它们的混合物的氧化物所组成的组。
优选地，高k介电层包括氧化铪。
优选地，高k介电层的厚度与III-V材料的层的厚度的比率在约1至约10的范围内。
根据本发明的另一方面，提供了一种用于制造栅介电层的方法，包括：提供Si1- xGex衬底，其中，x大于0.4；在Si1-xGex衬底上方形成Si层；通过第一原子层沉积(ALD)工艺在Si层上形成III-V材料的层；以及在III-V材料的层上形成高k介电层。
优选地，第一ALD工艺的V族前体包括PH3、NH3或AsH3。
优选地，第一ALD工艺的III族前体包括Al(CH3)3、Al(CH3CH2)3或In(CH3)3。
优选地，第一ALD工艺包括：在约500℃至约600℃的温度下将V族前体注入到反应室中。
优选地，第一ALD工艺包括：在约250torr至约350torr的压力下将V族前体注入到反应室中。
优选地，第一ALD工艺包括：在约200℃至约300℃的温度下将III族前体注入到反应室中。
优选地，第一ALD工艺包括：在约3torr至约4torr的压力下将III族前体注入到反应室中。
优选地，使用第二ALD工艺来执行形成高k介电层的步骤。
优选地，第二ALD工艺的金属前体包括金属卤化物。
优选地，金属卤化物包括选自Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的金属。
其中，所述第二ALD工艺的氧前体包括O2、O3或H2O。
附图说明
当参照附图阅读时根据以下详细描述能更好地理解本发明。需要强调的是，根据行业的标准惯例，各个部件没有比率绘制并且仅用于说明的目的。事实上，为了讨论的清楚，可以任意增大或减小各个部件的尺寸。
图1是示出根据本发明各个方面的制造半导体器件的界面层的方法的流程图；以及
图2至图10是根据本发明各个方面的处于各个制造阶段的包括界面层的半导体器件的示意性截面图。
具体实施方式
应该理解，以下公开提供了用于实施本发明的不同特征的许多不同的实施例或实例。以下描述部件和配置的具体实例以简化本发明。当然，它们仅仅是实例而不用于限制。例如，在以下描述中第一部件形成在第二部件上方或第二部件上可包括第一部件和第二部件形成为直接接触的实施例，并且还可包括在第一部件和第二部件之间形成附加部件，以使第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考数字和/或字母。这个重复是为了简化和清楚的目的，但并不表明所讨论各个实施例和/或配置之间的关系。
参照图1，示出了根据本发明各个方面的制造半导体器件的界面层的方法100的流程图。方法100开始于步骤102，其中提供Si1-xGex衬底，其中，x大于0.4。方法100继续至步骤104，其中在Si1-xGex衬底上方形成Si层。方法100继续至步骤106，其中，通过第一原子层沉积(ALD)工艺在Si层上形成III-V材料层。方法100继续至步骤108，其中，在III-V材料层上形成高k介电层。以下的讨论示出可以根据图1的方法100制造半导体器件的实施例。
图2至图10是根据本发明各个方面的处于各个制造阶段的包括界面层214的半导体器件200的示意性截面图。本发明所使用的术语半导体器件200是指平面金属氧化物半导体场效应晶体管(MOSFET)。在一些可选实施例中，术语半导体器件200是指鳍式场效晶体管(FinFET)。FinFET是指任意基于鳍的多栅极晶体管。其它晶体管结构和类似结构在本发明的预期范围内。半导体器件200可包括在微处理器、存储单元和/或其它集成电路(IC)中。
应当注意，在一些实施例中，实施图1中所提到的操作不能产生完整的半导体器件200。可使用互补金属氧化物半导体(CMOS)技术工艺来制造完整的半导体器件200。因此，应当理解，可以在图1的方法100之前、期间和/或之后提供附加工艺，并且本文仅简要描述一些其他工艺。另外，为了更好地理解本发明的概念简化了图2至图10。例如，虽然附图示出半导体器件200，但是应当理解，IC可包括许多其它器件，包括电阻器、电容器、电感器和/或熔丝等。
参照图2以及图1中的步骤102，提供Si1-xGex衬底20，其中，x大于0.4。在至少一个实施例中，衬底20包括晶体Si1-xGex衬底(例如，晶圆)。在一些实施例中，衬底20可包括位于硅衬底上的外延层(即，Si1-xGex层)。在一些实施例中，衬底20可包括具有硅上的外延层(即，Si1-xGex层)的绝缘体上硅(SOI)结构。
另外，衬底20包括有源区域202和隔离区域204。根据设计要求，有源区域202可包括各种掺杂配置。在一些实施例中，有源区域202可掺杂有p型或n型掺杂物。例如，有源区域202可掺杂有诸如硼或BF2的p型掺杂物、诸如磷或砷的n型掺杂物和/或它们的组合。有源区域202可被配置用于n型FinFET或平面MOSFET，或者可选地被配置用于p型FinFET或平面MOSFET。
隔离区域204可形成在衬底20上以隔离有源区域202与衬底20上的其它有源区域(未示出)。隔离区域204可利用诸如硅局部氧化(LOCOS)或浅沟槽隔离(STI)的隔离技术来限定并电隔离各个有源区域202。在本实施例中，隔离区域204包括STI。隔离区域204可包括氧化硅、氮化硅、氮氧化硅、掺氟硅酸盐玻璃(FSG)、低介电常数(低k)的介电材料、其它合适材料和/或它们的组合。隔离区域204(在本实施例中为STI)可通过任何合适工艺来形成。作为一个实例，STI的形成可包括通过传统的光刻工艺图案化半导体衬底20、在衬底20中蚀刻沟槽(例如，通过使用干蚀刻、湿蚀刻和/或等离子体蚀刻工艺)以及用介电材料填充沟槽(例如，通过使用化学汽相沉积(CVD)工艺)。在一些实施例中，填充的沟槽可具有多层结构，诸如用氮化硅或氧化硅填充的热氧化衬垫层。
为了将高介电常数(高k)介电层整合到当前的CMOS方案中，在衬底和高k介电层之间形成由氧化物或氮氧化物组成的界面层。界面层的功能在于：(i)钝化衬底表面处的悬空键(dangling bond)并形成具有低密度缺陷的高质量界面；(ii)创建势垒来防止界面反应并防止扩散到半导体器件的沟道区域中；(iii)将高k介电层与衬底表面分离以从界面去除高k介电层中的电荷/阱；以及(iv)防止掺杂物和杂质扩散通过高k介电层。
然而，由于为了增强性能而将衬底材料从Si转变为Si1-xGex，所以如果传统界面层不能有效地钝化Si1-xGex衬底(例如x大于0.4)表面处的悬空键和/或从界面去除高k介电层中的电荷/阱，则材料转变使得传统界面层形成具有高密度缺陷的低质量界面。因此，如果界面层形成具有高密度缺陷的低质量界面，则很难获得半导体器件的预定阈值电压。
因此，以下参照图3至图5讨论的工艺可以制造III-V材料的界面层以形成具有低密度缺陷的高质量界面。可以避免或有效地减少与来自界面层的高密度缺陷有关的问题。因此，申请人的方法可实现诸如阈值电压的期望的器件性能特性。
为了制造半导体器件200(如图4所示)的III-V材料的界面层214的一个实施例，通过在Si1-xGex衬底20上方形成Si层212来产生图3中的结构(图1中的步骤104)。Si层212的晶格常数和III-V材料的界面层214的晶格常数之间的差值小于Si1-xGex衬底20的晶格常数和III-V材料的界面层214的晶格常数之间的差值，这减小了缺陷密度，因此改善了所得半导体器件200的性能。在一些实施例中，Si层212的厚度t1在约1埃至10埃之间。
在所示实施例中，可能需要预清洁图2中的中间半导体器件200的露出表面以去除Si1-xGex衬底20的表面20s上的原生氧化层。这通过在合适时间内的稀氢氟酸(DHF)处理或蒸汽氢氟酸(VHF)处理来实现。
然后，通过低压CVD(LPCVD)工艺在Si1-xGex衬底20上方选择性生长Si层212。在一些实施例中，在约400℃至约600℃的温度下将SiH2Cl2、HCl和H2用作反应气体来执行LPCVD工艺，其中，H2的流速在约5slm至约30slm的范围内，SiH2Cl2的流速在约50sccm至约300sccm的范围内，以及HCl的流速在约50sccm至约200sccm的范围内。
参照图4以及图1中的步骤106，在Si1-xGex衬底20上方形成Si层212之后，通过第一原子层沉积(ALD)工艺在Si层212上形成III-V材料的界面层214来得到图4中的结构。在一些实施例中，可通过CVD、物理汽相沉积(PVD)或其它合适的技术形成III-V材料的界面层214。在至少一个实施例中，III-V材料214包括AlP。在另一个实施例中，III-V材料214包括AlN、AlAs、InP、InN或InAs。
在本实施例中，可能需要预清洁图3中的中间半导体器件200的露出表面以去除Si层212的顶面212s上的原生氧化层。这通过在合适时间内的稀氢氟酸(DHF)处理或汽相氢氟酸(VHF)处理来实现。
然后，通过向反应室提供III族前体和V族前体的交替脉冲，执行第一ALD工艺以在Si层212上形成III-V材料的界面层214。反应体的每个脉冲均以自限制的方式使表面饱和(saturate)。
形成III-V材料的界面层214的示例性第一ALD工艺包括以下步骤。首先，在反应室内载入Si1-xGex衬底20。然后，在第一时间段内，在约500℃至约600℃的温度以及约250torr至约350torr的压力下将V族前体的脉冲注入反应室。此处，第一ALD工艺的V族前体包括PH3、NH3或AsH3。
随着V族前体被注入反应室，在Si层212的顶面212s上形成V族前体的化学吸附层。然后，在第二时间段内，从反应室排出任何残留的V族前体。为了更有效地从反应室排出残留的V族前体，可在该净化周期内将净化气体注入反应室中，其中，净化气体可包括诸如N2、Ar、He的实质惰性气体或类似惰性气体。
在从反应室排出残留的V族前体之后，在第三时间段内，在约3torr至约4torr的压力下将III族前体的脉冲注入反应室。此处，第一ALD工艺的III族前体包括Al(CH3)3、Al(CH3CH2)3或In(CH3)3。在约200℃至约300℃的温度下，III族前体与V族前体的化学吸附层发生反应。结果，在Si层212上形成III-V材料界面层214的原子层。
然后，在第四时间段内，从反应室排出任何残留的III族前体。为了在这该第二净化周期内更有效地从反应室排出残留的III族前体，可以将诸如N2、Ar、He等的实质惰性气体注入反应室。
通常，第一ALD工艺包括ALD周期序列，即，以上描述的第一至第四时间段，在此期间III族前体和V族前体被交替地被注入反应室然后从反应室中排出，它们合起来被视为一个沉积或层形成周期。通过多次重复该周期，从而形成具有期望厚度的III-V材料的界面层214。在至少一个实施例中，III-V材料的界面层214的厚度t2大于3埃。在可选实施例中，III-V材料的界面层214厚度t2在约3埃至10埃的范围内。另外，在约400℃至约600℃的温度下，可选地执行退火工艺以改善界面层性能。
参照图5以及图1中的步骤108，在Si层212上形成III-V材料的界面层214之后，通过第二ALD工艺在III-V材料的界面层214上形成高k介电层216来得到图5中的结构。高k介电材料被定义为具有介电常数大于SiO2的介电常数的介电材料。在一些实施例中，高k介电层216选自由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu以及它们的混合物的氧化物所组成的组。在一些实施例中，高k介电层216包括氧化铪。
形成高k介电层216的示例性第二ALD工艺包括以下步骤。首先，在反应室内载入Si1-xGex衬底20。然后，在第五时间段内，将金属前体的脉冲注入到载有Si1-xGex衬底20的反应室。此处，第二ALD工艺的金属前体包括金属卤化物。在一个实施例中，金属卤化物包括选自Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的金属。因为沉积氧化铪，所以金属卤化物包括HfCl4。
随着金属前体被注入反应室，在III-V材料的界面层214的顶面214s上形成金属前体的化学吸附层。然后，在第六时间段内，从反应室排出任何残留的金属前体。为了更有效地从反应室排出残留的金属前体，可在该净化周期内将净化气体注入反应室，其中，净化气体可包括诸如N2、Ar、He的实质惰性气体或类似惰性气体。
在从反应室排出残留的金属前体之后，在第七时间段内，在反应室内注入氧前体的脉冲。此处，氧前体包括O2、O3或H2O。在约250℃至约325℃的温度下，氧前体与金属前体的化学吸附层发生反应。结果，在III-V材料的界面层214上形成高k介电层216的原子层。在一些实施例中，包括氧和III-V材料的非晶层(未示出)形成在III-V材料层214和高k介电层216之间。
然后，在第八时间段内，从反应室排出任何残留的氧前体。为了更有效地在该净化周期内从反应室排出残留的氧前体，将诸如N2、Ar、He等的实质惰性气体的净化气体注入到反应室中。
通常，第二ALD工艺包括ALD周期序列，即，以上描述的第五至第八时间段，在此期间金属(Me)前体和氧前体被交替地被注入反应室然后从反应室排除，它们合起来被视为一个沉积或层形成周期。通过多次重复该周期，从而形成具有期望厚度的高k介电层216。在至少一个实施例中，高k介电层216的厚度t3大于3埃。在可选实施例中，高k介电层216的厚度t3在约3埃至30埃的范围内。在一些实施例中，高k介电层216的厚度t3与III-V材料层214的厚度t2的比率(t3/t2)在约1至约10的范围内。
工艺进行至此已提供具有III-V材料层214的衬底20，形成III-V材料层214以保持具有低密度缺陷的高质量界面，即使制造工艺发展成更简洁的技术也同样适用。在执行图2至图5所示的步骤之后，可使用标准的CMOS制造技术完成晶体管制造。例如，图6至图10示出进一步执行的工艺以使用“后栅极”CMOS工艺制造半导体器件200。
现在参照图6，可在高k栅极介电层216上方形成伪栅电极层218。在一些实施例中，伪栅电极层218可包括单层或多层结构。在本实施例中，伪栅电极层218可包括多晶硅。另外，伪栅电极层218可以利用均匀掺杂或梯度掺杂方式来掺杂多晶硅。伪栅电极层218可具有范围在约30nm至约60nm之间的厚度。可使用LPCVD工艺形成伪栅电极层218。
然后，通过诸如旋涂的合适工艺在伪栅电极层218上方形成光刻胶层(未示出)，通过适当的光刻图案化方法来图案化光刻胶层以形成图案化的光刻胶部件。图案化的光刻胶部件的宽度在约5至30nm的范围内。然后，可使用干蚀刻工艺将图案化的光刻胶部件转移到下面的层(即，伪栅电极层218、高k栅极介电层216、III-V材料的界面层214和/或Si层212)以形成伪栅极结构210。然后可除去光刻胶层。
依然参照图6，可在衬底20的有源区域202中形成轻掺杂源极/漏极(LDD)区域206。可通过一个或多个离子注入工艺在有源区域202中形成LDD区域206。掺杂物可取决于将要制造的器件的类型，诸如n型器件或p型器件。例如，LDD区域206可掺杂有诸如硼或BF2的p型掺杂物、诸如磷或砷的n型掺杂物和/或它们的组合。LDD区域206可包括各种掺杂轮廓。LDD区域206可在离子注入工艺之后与伪栅极结构210的外缘对齐。
参照图7，诸如氮化硅或氮氧化硅的介电层形成为环绕伪栅极结构210。可在小于400℃的温度以及约200mTorr至约1Torr的压力下将SiH4，NH3和/或N2O用作反应气体来通过等离子体沉积形成介电层。然后，对介电层执行各向异性蚀刻以在伪栅极结构210的两侧形成一对栅极间隔件222。这一对栅极间隔件222包括约0.5nm至约5nm范围内的厚度。这一对栅极间隔件222可包括多层结构。
依然参照图7，这一对栅极间隔件222可用于偏移源极/漏极(S/D)区域208。可通过一个或多个离子注入工艺在衬底20的有源区域202中形成S/D区域208。掺杂物可取决于将要制造的器件的类型，诸如n型器件或p型器件。例如，S/D区域208可掺杂有诸如硼或BF2的p型掺杂物、诸如磷或砷的n型掺杂物和/或它们的组合。S/D区域208可包括各种掺杂轮廓，并且S/D区域208可在离子注入工艺之后与间隔件222的外缘对齐。在一些实施例中，S/D区域208还可包括凸起S/D区域。此外，可通过自对准硅化工艺在S/D区域208上形成一个或多个接触部件(例如，硅化物区域)。
参照图8，可在衬底20上方，包括在伪栅极结构210上方形成层间介电(ILD)层224。ILD层224可包括介电材料。介电材料可包括氧化硅、旋涂玻璃(SOG)、氟化硅玻璃(FSG)、掺碳氧化硅(例如，SiCOH)、Black(加利福尼亚州圣克拉拉的应用材料)、其它合适介电材料和/或它们的组合。在一些实施例中，ILD层224可包括高密度等离子体(HDP)介电材料和/或高纵横比工艺(HARP)介电材料。在本实施例中，ILD层224包括约至约范围内的厚度。应该理解，ILD层224可包括一种或多种介电材料和/或一个或多个介电层。
随后，可通过化学机械抛光(CMP)工艺平坦化ILD层224直到露出伪栅极结构210的顶部。CMP工艺可具有高选择性以便为伪栅极结构210、一对栅极间隔件222和ILD层224提供基本平坦的表面。在本实施例中，包括一对栅极间隔件222和ILD层224的电介质可环绕伪栅极结构210。
参照图9，可通过任意合适工艺从伪栅极结构210去除伪栅电极层218以在这对栅极间隔件222中形成开口226。可使用湿蚀刻工艺和/或干蚀刻工艺去除伪栅电极层218。在至少一个实施例中，用于伪多晶硅栅电极层218的湿蚀刻工艺包括将伪多晶硅栅电极层218暴露至含有氢氧化铵、稀HF、去离子水的氢氧化物溶液和/或其他合适蚀刻剂溶液。在其它实施例中，可以在源功率为约650W至800W、偏置功率为约100W至120W以及压力为约60至200mTorr下将Cl2、HBr和He用作蚀刻气体来执行用于伪多晶硅栅电极层218的干蚀刻工艺。
参照图10，可形成金属栅电极层228以完整地填充开口226。在一些实施例中，金属栅电极层228包括Al、Cu、Ru、Ag、TiAl、TiAlN、TiN、TiCN、TaN、TaCN、WN或WCN。可通过CVD、PVD、电镀、ALD或其它合适技术形成金属栅电极层228。然后，可执行CMP工艺以平坦化金属栅电极层228。CMP工艺可去除金属栅电极层228的部分直到到达ILD层224的顶面。
在本实施例中，金属栅电极层228、高k栅极介电层216和III-V材料的界面层214被组合并称为栅极结构220。换言之，设置在Si层212上方的栅极结构220包括介电部分220a(即，高k介电层216和III-V材料的界面层214)和设置在介质部分220a上方的电极部分220b(即，金属栅电极层228)，其中，介电部分220a包括Si层212上的III-V材料层214和与电极部分220b相邻的高k介电层216。
然后，在形成栅极结构220的金属栅电极层228之后必须执行包括互连工艺的后续工艺以完成半导体器件200的制造。
根据本发明的实施例，一种半导体器件包括：Si1-xGex衬底，其中，x大于0.4；Si层，位于i1-xGex衬底上方；以及栅极结构，设置在Si层上方，栅极结构包括介电部分和设置在介电部分上方的电极部分；其中，介电部分包括Si层上的III-V材料层和与电极部分相邻的高k介电层。
根据本发明的另一个实施例，一种用于制造栅极介电层的方法包括：提供Si1-xGex衬底，其中，x大于0.4；在Si1-xGex衬底上方形成Si层；通过第一原子层沉积(ALD)工艺在Si层上形成III-V材料层；以及在III-V材料层上形成高k介电层。
虽然通过举例以及根据优选的实施例描述了本发明，但是应当理解，本发明不限于所公开的实施例。相反，其旨在覆盖各种修改和类似配置(对本领域技术人员是显而易见的)。因此，应该是所附权利要求的范围符合宽广的解释以便包含所有这样的修改和类似配置。
Claims (19)
1.一种半导体器件，包括：
Si1-xGex衬底，其中，x大于0.4；
Si层，位于所述Si1-xGex衬底上方；
源极/漏极区域，形成在所述Si1-xGex衬底的有源区域中，而不形成在所述Si层中；以及
栅极结构，设置在所述Si层上方，
其中，所述栅极结构包括介电部分和设置在所述介电部分上方的电极部分；
其中，所述介电部分包括所述Si层上的III-V材料的层和与所述电极部分相邻的高k介电层，所述III-V材料的层位于所述高k介电层和所述Si层之间，所述Si层位于所述III-V材料的层和所述Si1-xGex衬底之间；
其中，包括氧和所述III-V材料的非晶层形成在所述III-V材料的层和所述高k介电层之间。
2.根据权利要求1所述的半导体器件，其中，所述Si层的厚度在1埃至10埃的范围内。
3.根据权利要求1所述的半导体器件，其中，所述III-V材料的层的厚度在3埃至10埃的范围内。
4.根据权利要求1所述的半导体器件，其中，所述III-V材料包括AlP。
5.根据权利要求1所述的半导体器件，其中，所述III-V材料包括AlN、AlAs、InP、InN或InAs。
6.根据权利要求1所述的半导体器件，所述高k介电层选自由Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu及它们的混合物的氧化物所组成的组。
7.根据权利要求1所述的半导体器件，所述高k介电层包括氧化铪。
8.根据权利要求1所述的半导体器件，其中，所述高k介电层的厚度与所述III-V材料的层的厚度的比率在1至10的范围内。
9.一种用于制造半导体器件的方法，包括：
提供Si1-xGex衬底，其中，x大于0.4；
在所述Si1-xGex衬底上方形成Si层；
通过第一原子层沉积(ALD)工艺在所述Si层上形成III-V材料的层；
在所述III-V材料的层上形成高k介电层；以及
在形成所述Si层之后，在所述Si1-xGex衬底的有源区域中而不在所述Si层中形成源极/漏极区域；
在所述III-V材料的层和所述高k介电层之间形成包括氧和所述III-V材料的非晶层。
10.根据权利要求9所述的方法，其中，所述第一原子层沉积工艺的V族前体包括PH3、NH3或AsH3。
11.根据权利要求9所述的方法，其中，所述第一原子层沉积工艺的III族前体包括Al(CH3)3、Al(CH3CH2)3或In(CH3)3。
12.根据权利要求9所述的方法，其中，所述第一原子层沉积工艺包括：
在500℃至600℃的温度下将V族前体注入到反应室中。
13.根据权利要求9所述的方法，其中，所述第一原子层沉积工艺包括：
在250torr至350torr的压力下将V族前体注入到反应室中。
14.根据权利要求9所述的方法，其中，所述第一原子层沉积工艺包括：
在200℃至300℃的温度下将III族前体注入到反应室中。
15.根据权利要求9所述的方法，其中，所述第一原子层沉积工艺包括：
在3torr至4torr的压力下将III族前体注入到反应室中。
16.根据权利要求9所述的方法，其中，使用第二原子层沉积工艺来执行形成所述高k介电层的步骤。
17.根据权利要求16所述的方法，其中，所述第二原子层沉积工艺的金属前体包括金属卤化物。
18.根据权利要求17所述的方法，所述金属卤化物包括选自Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb和Lu的金属。
19.根据权利要求16所述的方法，其中，所述第二原子层沉积工艺的氧前体包括O2、O3或H2O。
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