KR20140020707A - 반도체 소자의 접점 구조물 - Google Patents

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치-위안 쉬
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Abstract

본 발명은 반도체 소자에 관한 것이다. 반도체 소자의 접점 구조물의 예시적인 구조는 주 표면 및 주 표면 아래의 캐비티를 포함한 기판과; 캐비티 내의 변형 물질- 변형 물질의 격자 상수는 기판의 격자 상수와 다른 것임- 과; 변형 물질 위의 Ge 함유 유전체 층과; Ge 함유 유전체 층 위의 금속층을 포함한다.

Description

반도체 소자의 접점 구조물{CONTACT STRUCTURE OF SEMICONDUCTOR DEVICE}
본 발명은 집적회로 제조에 관한 것이고, 특히 접점 구조물(contact structure)을 구비한 반도체 소자에 관한 것이다.
반도체 산업이 소자 밀도, 고성능 및 저비용을 추구하여 나노미터 기술 프로세스 노드로 진보함에 따라서, 제조 및 설계 문제로부터의 도전사항이 핀(fin)형 전계 효과 트랜지스터(FinFET)와 같은 3차원 설계의 개발을 가져왔다. 전형적인 FinFET는 예를 들면 기판의 실리콘 층의 일부를 에칭함으로써 형성된, 기판으로부터 연장하는 얇은 수직 "핀"(또는 핀 구조물)로 제조된다. FinFET의 채널은 이 수직 핀에 형성된다. 게이트는 핀 위에(예를 들면 둘러싸서) 제공된다. 채널의 양측에 게이트를 가짐으로써 양측으로부터 채널의 게이트 제어가 가능하다. 또한, 선택적으로 성장된 실리콘 게르마늄(SiGe)을 이용하는 FinFET의 소스/드레인(S/D) 부분의 변형 물질(strained material)이 캐리어 이동성을 향상시키기 위해 사용될 수 있다.
그러나, 상보형 금속 산화물 반도체(CMOS) 제조에 있어서 그러한 특징 및 공정을 구현함에 있어서 몇 가지 도전사항(challenge)이 있다. 예를 들면, 변형 물질 위에 실리사이드를 형성하면 FinFET의 소스/드레인 영역의 높은 접촉 저항을 야기하고, 이로써 소자 성능을 감퇴시킨다.
본 발명은 반도체 소자에 관한 것이다. 반도체 소자의 접점 구조물의 예시적인 구조는 주 표면 및 주 표면 아래의 캐비티를 포함한 기판과; 캐비티 내의 변형 물질- 변형 물질의 격자 상수는 기판의 격자 상수와 다른 것임- 과; 변형 물질 위의 Ge 함유 유전체 층과; Ge 함유 유전체 층 위의 금속층을 포함한다.
본 발명에 따라 접점 구조물을 구비한 반도체 소자를 제공할 수 있다.
본 발명은 이하의 구체적인 설명을 첨부 도면과 함께 읽을 때 최상으로 이해할 수 있다. 산업계의 표준적인 실시에 따라서, 각종 특징들이 정확한 축척으로 작도되지 않고 설명 목적으로만 이용된다는 점에 주목해야 한다. 사실, 각종 특징의 치수들은 설명의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 발명의 각종 양태에 따라서 반도체 소자의 접점 구조물을 제조하는 방법을 보인 흐름도이다.
도 2A 내지 도 12는 본 발명의 각종 실시형태에 따른 각종 제조 단계에서 접점 구조물을 포함한 반도체 소자의 사시도 및 횡단면도이다.
이하의 설명은 본 발명의 상이한 특징들을 구현하기 위한 많은 다른 실시형태 또는 실시예를 제공한다. 본 발명의 설명을 간단히 하기 위해 이하에서는 특수한 실시예의 컴포넌트 및 구성이 설명된다. 물론, 이러한 설명은 단지 예일 뿐이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 특징 위에 제1 특징을 형성하는 것은 제1 특징과 제2 특징이 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 특징이 직접 접촉되지 않도록 제1 특징과 제2 특징 사이에 추가의 특징이 형성되는 실시형태를 포함할 수도 있다. 또한, 본 발명의 설명은 각종 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단성 및 명확성을 위한 것이고, 각종 실시형태 및/또는 구성 간의 관계를 설명되는 것 자체로 한정하는 것은 아니다.
도 1을 참조하면, 본 발명의 각종 양태에 따라서 반도체 소자의 접점 구조물을 제조하는 방법(100)의 흐름도가 도시되어 있다. 방법(100)은 주 표면 및 주 표면 아래의 캐비티(cavity)를 구비한 기판을 제공하는 단계 102에서 시작한다. 방법(100)은 단계 104로 진행하고, 이 단계에서 변형 물질이 캐비티 내에 에피택셜 성장된다. 변형 물질의 격자 상수는 기판의 격자 상수와 다르다. 방법(100)은 단계 106으로 진행하고, 이 단계에서 변형 물질 위에 Ge 층이 에피택셜 성장된다. 방법(100)은 단계 108로 진행하고, 이 단계에서 Ge 층을 처리하여 변형 물질 위에 Ge 함유 유전체 층을 형성한다. 방법(100)은 단계 110으로 진행하고, 이 단계에서 Ge 함유 유전체 층 위에 금속층이 형성된다. 이하의 설명은 도 1의 방법(100)에 따라서 제조될 수 있는 반도체 소자의 실시형태들을 보여준다.
도 2A 내지 도 12는 본 발명의 각종 실시형태에 따른 각종 제조 단계에서 접점 구조물(230)을 포함한 반도체 소자(200)의 사시도 및 횡단면도이다. 여기에서 설명하는 것과 같은 실시형태는 핀형 전계 효과 트랜지스터(FinFET)와 관계가 있다. FinFET는 임의의 핀 기반형 멀티게이트 트랜지스터를 말한다. 일부 대안적인 실시형태에 있어서, 여기에서 설명하는 것과 같은 실시형태는 평탄형 금속 산화물 반도체 전계 효과 트랜지스터(평탄형 MOSFET)와 관계가 있다. 반도체 소자(200)는 마이크로프로세서, 메모리 셀, 및/또는 기타의 집적회로(IC)에 포함될 수 있다.
일부 실시형태에 있어서, 도 1과 관련하여 설명한 동작들의 수행은 완전한 반도체 소자(200)를 생산하지 않는다. 완전한 반도체 소자(200)는 상보형 금속 산화물 반도체(CMOS) 기술 공정을 이용하여 제조될 수 있다. 따라서, 도 1의 방법(100)을 실행하기 전에, 실행하는 동안에, 및/또는 실행 후에 추가의 공정이 제공될 수 있고, 일부 다른 공정들은 여기에서 간단하게만 설명된다는 점을 이해하기 바란다. 또한, 도 2A 내지 도 12는 본 발명의 개념을 더 잘 이해할 수 있도록 단순화하였다. 예를 들면, 비록 도면들이 반도체 소자(200)를 나타내고 있지만, IC는 저항기, 커패시터, 인덕터, 퓨즈 등을 포함한 다수의 다른 소자들을 포함한다는 것을 이해하여야 한다.
도 2A와 2B 및 도 1의 단계 102를 참조하면, 기판(202)이 제공된다. 도 2A는 실시형태에 따른 각종 제조 단계 중의 하나에서 기판(202)을 구비한 반도체 소자(200)의 사시도이고, 도 2B는 도 2A의 선 a-a를 따라 취한 반도체 소자(200)의 횡단면도이다. 적어도 하나의 실시형태에 있어서, 기판(202)은 결정질 실리콘 기판(예를 들면, 웨이퍼)을 포함한다. 기판(202)은 설계 필요조건에 따라서 각종의 도핑 영역을 포함할 수 있다(예를 들면, p형 기판 또는 n형 기판). 일부 실시형태에 있어서, 도핑 영역은 p형 또는 n형 도펀트로 도핑된다. 예를 들면, 도핑 영역은 붕소 또는 BF2와 같은 p형 도펀트; 인 또는 비소와 같은 n형 도펀트; 및/또는 이들의 조합으로 도핑될 수 있다. 도핑 영역은 n형 MOSFET(nMOSFET)용으로 구성될 수도 있고, 또는 대안적으로 p형 MOSFET(pMOSFET)용으로 구성될 수도 있다.
일부 대안적인 실시형태에 있어서, 기판(202)은 다이아몬드 또는 게르마늄과 같은 어떤 다른 적당한 기본 반도체; 비소화갈륨, 실리콘 카바이드, 비소화인듐, 또는 인화인듐과 같은 적당한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 인화갈륨비소, 또는 인화갈륨인듐과 같은 적당한 합금 반도체로 제조될 수 있다. 또한, 기판(202)은 에피택셜 층(에피층)을 포함할 수 있고, 성능 향상을 위해 변형(strain)될 수 있으며, 및/또는 실리콘 온 인슐레이터(SOI) 구조를 포함할 수 있다.
일 실시형태에 있어서, 패드 층(204a)과 마스크 층(204b)이 반도체 기판(202)의 주 표면(202s)에 형성된다. 패드 층(204a)은 예를 들면 열산화 공정을 이용하여 형성된 실리콘 산화물을 포함한 얇은 막일 수 있다. 패드 층(204a)은 반도체 기판(202)과 마스크 층(204b) 간의 접착층으로서 작용한다. 패드 층(204a)은 마스크 층(204b)을 에칭할 때 에칭 정지층으로서 또한 작용할 수 있다. 일 실시형태에 있어서, 마스크 층(204b)은 예를 들면 저압 화학 기상 증착(LPCVD) 또는 플라즈마 향상 화학 기상 증착(PECVD) 공정을 이용하여 실리콘 질화물로 형성된다. 마스크 층(204b)은 후속되는 포토리소그래피 공정 중에 하드 마스크로서 사용된다. 감광층(206)은 마스크 층(204b) 위에 형성되고, 그 다음에 패터닝되어 감광층(206) 내에 개공(208)을 형성한다.
도 3A 및 도 3B를 참조하면, 감광층(206)에 개공(208)을 형성한 후에, 기판(202)에 복수의 핀(212)을 형성함으로써 도 3A 및 도 3B의 구조물이 생성된다. 도 3A는 실시형태에 따른 각종 제조 단계 중의 하나에서 반도체 소자(200)의 사시도이고, 도 3B는 도 3A의 선 a-a를 따라 취한 반도체 소자(200)의 횡단면도이다. 마스크 층(204b)과 패드 층(204a)이 개공(208)을 통해 에칭되어 하부의 반도체 기판(202)이 노출된다. 그 다음에, 노출된 반도체 기판(202)이 에칭되어 반도체 기판(202)의 주 표면(202s)보다 더 낮은 트렌치(210)를 형성한다. 트렌치(210)들 사이의 반도체 기판(202) 부분은 반도체 핀(212)을 형성한다.
도시된 실시형태에 있어서, 반도체 핀(212)은 기판 주 표면(202s)으로부터 제1 높이(H1)까지 하향으로 연장한다. 트렌치(210)는 서로 평행하고 서로에 대하여 밀접하게 간격을 둔 스트립일 수 있다(반도체 소자(200)의 위에서 볼 때). 트렌치(210)는 각각 폭(W)과 제1 높이(H1)를 가지며, 간격 S만큼 인접 트렌치로부터 이격되어 있다. 예를 들면, 트렌치(210)들 사이의 간격(S)은 약 30 nm 미만일 수 있다. 그 다음에, 감광층(206)이 제거된다. 다음에, 반도체 기판(202)의 자연 산화물(native oxide)을 제거하기 위해 세정(cleaning)이 수행될 수 있다. 세정은 희석된 플루오르화 수소(diluted hydrofluoric; DHF)산을 이용하여 수행될 수 있다.
일부 실시형태에 있어서, 트렌치(210)의 제1 높이(H1)는 약 2100Å 내지 약 2500Å의 범위일 수 있고, 트렌치(210)의 폭(W)은 약 300Å 내지 약 1500Å의 범위일 수 있다. 예시적인 실시형태에 있어서, 트렌치(210)의 종횡비(H/W)는 약 7.0 이상이다. 일부 다른 실시형태에 있어서, 종횡비는 약 8.0 이상일 수 있다. 또 다른 실시형태에 있어서, 종횡비는 약 7.0 미만일 수 있고, 또는 7.0과 8.0 사이에 있을 수 있다. 그러나, 이 기술에 숙련된 사람이라면 이 명세서 전반에서 인용되는 치수 및 값은 단순히 예이고, 다른 집적회로 규모에 맞추어서 변경될 수 있다는 것을 알 것이다.
그 다음에, 라이너 산화물(도시 생략됨)이 트렌치(210)에 선택적으로 형성된다. 일 실시형태에 있어서, 라이너 산화물은 약 20Å 내지 약 500Å 범위의 두께를 가진 열산화물일 수 있다. 일부 실시형태에 있어서, 라이너 산화물은 원위치 스팀 발생(in-situ steam generation; ISSG)법 등을 이용하여 형성될 수 있다. 라이너 산화물의 형성은 트렌치(210)의 모서리를 둥글게 하여 전계를 감소시키고, 그에 따라서 결과적인 집적회로의 성능을 개선한다.
도 4A는 실시형태에 따른 각종 제조 단계 중의 하나에서 반도체 소자(200)의 사시도이고, 도 4B는 도 4A의 선 a-a를 따라 취한 반도체 소자(200)의 횡단면도이다. 트렌치(210)는 유전체 물질(214)로 채워진다. 유전체 물질(214)은 실리콘 산화물을 포함할 수 있고, 따라서 본 명세서에서 산화물(214)이라고도 부른다. 일부 실시형태에 있어서, 실리콘 질화물, 실리콘 산질화물, 플루오르 도핑 실리케이트 글라스(FSG), 또는 낮은 K 유전체 물질과 같은 다른 유전체 물질이 또한 사용될 수 있다. 일 실시형태에 있어서, 산화물(214)은 고밀도 플라즈마(HDP) CVD 공정을 이용하고 반응 전구체로서 실란(SiH4) 및 산소(O2)를 이용하여 형성될 수 있다. 다른 실시형태에 있어서, 산화물(214)은 SACVD(sub-atmospheric CVD) 처리 또는 높은 종횡비 처리(high aspect-ratio process; HARP)를 이용하여 형성될 수 있고, 여기에서 처리 가스는 테트라에틸로소실리케이트(tetraethylorthosilicate; TEOS)와 오존(O3)을 포함할 수 있다. 또 다른 실시형태에 있어서, 산화물(214)은 하이드로겐 실세퀴옥산(HSQ) 또는 메틸 실세퀴옥산(MSQ)과 같은 스핀온 유전체(spin-on-dielectric; SOD) 처리를 이용하여 형성될 수 있다.
도 4A 및 도 4B는 유전체 물질(214)을 증착한 후의 결과적인 구조물을 보여주고 있다. 그 다음에 화학기계 연마가 수행되고, 이어서 마스크 층(204b)과 패드 층(204a)이 제거된다. 결과적인 구조는 도 5A 및 도 5B에 도시되어 있다. 도 5A는 실시형태에 따른 각종 제조 단계 중의 하나에서 반도체 소자(200)의 사시도이고, 도 5B는 도 5A의 선 a-a를 따라 취한 반도체 소자(200)의 횡단면도이다. 트렌치(210)에서 산화물(214)의 나머지 부분은 이후 절연층(216)이라고 부른다. 일 실시형태에 있어서, 마스크 층(204b)은 실리콘 질화물로 형성되고, 마스크 층(204b)은 고온(hot) H3PO4에 의한 습식 처리를 이용하여 제거되고, 패드 층(204a)은 만일 실리콘 산화물로 형성되었으면 희석된 HF 산을 이용하여 제거될 수 있다. 일부 대안적인 실시형태에 있어서, 마스크 층(204b) 및 패드 층(204a)의 제거는 절연층(216)의 리세스 후에 수행될 수 있고, 이 리세스 단계는 도 6A 및 도 6B에 도시되어 있다.
도 6A 및 도 6B에 도시된 바와 같이, 마스크 층(204b) 및 패드 층(204a)의 제거 후에, 절연층(216)이 에칭 단계에 의해 리세스되고, 그 결과 리세스(218) 및 상부 표면(216t)이 있는 나머지 절연층(216a)이 형성된다. 도 6A는 실시형태에 따른 각종 제조 단계 중의 하나에서 반도체 소자(200)의 사시도이고, 도 6B는 도 6A의 선 a-a를 따라 취한 반도체 소자(200)의 횡단면도이다. 일 실시형태에 있어서, 에칭 단계는 예를 들면 플루오르수소산(HF)에 기판(202)을 담금함으로써 습식 에칭 처리를 이용하여 수행될 수 있다. 다른 실시형태에 있어서, 에칭 단계는 건식 에칭 처리를 이용하여 수행될 수 있고, 예를 들면 건식 에칭 처리는 에칭 가스로서 CHF3 또는 BF3를 이용하여 수행될 수 있다.
도시된 실시형태에 있어서, 핀(212)의 상위 부분(222)은 제1 높이(H1)보다 작은 제2 높이(H2)로 기판 주 표면(202s)으로부터 상부 표면(216t)까지 하향으로 연장하며, 이로써 절연층(216)의 상부 표면(216t)을 넘어서 연장한다. 일 실시형태에 있어서, 제1 높이(H1)에 대한 제2 높이(H2)의 비율은 약 0.2 내지 약 0.5이다. 핀(212)의 상위 부분(222)의 제2 높이(H2)는 약 15 nm 내지 약 50 nm 사이이지만, 이보다 더 크거나 작을 수도 있다. 도시된 실시형태에 있어서, 핀(212)의 상위 부분(222)은 채널 부분(222a) 및 소스/드레인(S/D) 부분(222b)을 포함할 수 있다. 채널 부분(222a)은 반도체 소자(200)의 채널 영역을 형성하기 위해 사용된다.
도 7A는 실시형태에 따른 각종 제조 단계 중의 하나에서 반도체 소자(200)의 사시도이고, 도 7B는 도 7A의 선 a-a를 따라 취한 반도체 소자(200)의 횡단면도이다. 게이트 스택(220)이 핀(212)의 상위 부분(222)의 채널 부분(222a) 위에 형성되고 절연층(216a)의 상부 표면(216t)까지 연장한다. 일부 실시형태에 있어서, 게이트 스택(220)은 전형적으로 게이트 유전체 층(220a) 및 게이트 유전체 층(220a) 위의 게이트 전극 층(220b)을 포함한다.
도 7A 및 도 7B에 있어서, 게이트 유전체 층(220a)은 핀(212)의 상위 부분(222)의 채널 부분(222a)을 덮도록 형성된다. 일부 실시형태에 있어서, 게이트 유전체 층(220a)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 높은 k 유전체를 포함할 수 있다. 높은 k 유전체는 금속 산화물을 포함한다. 높은 k 유전체용으로 사용되는 금속 산화물의 예로는 Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Hf, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, Lu 및 이들의 혼합물의 산화물이 있다. 이 실시형태에 있어서, 게이트 유전체 층(220a)은 약 10 내지 30Å 범위의 두께를 가진 높은 k 유전체 층이다. 게이트 유전체 층(220a)은 원자층 증착(ALD), 화학 기상 증착(CVD), 물리 기상 증착(PVD), 열산화, UV-오존 산화, 또는 이들의 조합과 같은 적당한 처리를 이용하여 형성될 수 있다. 게이트 유전체 층(220a)은 핀(212)의 상위 부분(222)의 채널 부분(222a)과 게이트 유전체 층(220a) 사이의 손상을 감소시키기 위한 계면층(도시 생략됨)을 또한 포함할 수 있다. 계면층은 실리콘 산화물을 포함할 수 있다.
그 다음에, 게이트 전극 층(220b)이 게이트 유전체 층(220a) 위에 형성된다. 일 실시형태에 있어서, 게이트 전극 층(220b)은 하나 이상의 반도체 핀(212)의 상위 부분(222)을 덮고, 그래서 결과적인 반도체 소자(200)는 하나 이상의 핀을 포함한다. 일부 대안적인 실시형태에 있어서, 반도체 핀(212)의 상위 부분(222)은 각각 별도의 반도체 소자(200)를 형성하기 위해 사용될 수 있다. 일부 실시형태에 있어서, 게이트 전극 층(220b)은 단일 층 또는 다중 층 구조를 포함할 수 있다. 이 실시형태에 있어서, 게이트 전극 층(220b)은 폴리실리콘을 포함할 수 있다. 또한, 게이트 전극 층(220b)은 균일한 도핑 또는 불균일한 도핑을 가진 도핑된 폴리실리콘일 수 있다. 일부 대안적인 실시형태에 있어서, 게이트 전극 층(220b)은 Al, Cu, W, Ti, Ta, TiN, TiAl, TiAlN, TaN, NiSi, CoSi, 기판 물질과 호환되는 일함수를 가진 다른 전도성 물질, 또는 이들의 조합과 같은 금속을 포함할 수 있다. 이 실시형태에 있어서, 게이트 전극 층(220b)은 약 30 nm 내지 약 60 nm 범위의 두께를 갖는다. 게이트 전극 층(220b)은 ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은 적당한 처리를 이용하여 형성될 수 있다.
다시 도 7A를 참조하면, 반도체 소자(200)는 기판(202) 위에서 게이트 스택(220)의 측면을 따라 형성된 유전체 층(224)을 또한 포함한다. 일부 실시형태에 있어서, 유전체 층(224)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 다른 적당한 물질을 포함할 수 있다. 유전체 층(224)은 단일 층 또는 다중 층 구조일 수 있다. 유전체 층(224)의 블랭킷 층은 CVD, PVD, ALD, 또는 다른 적당한 기술에 의해 형성될 수 있다. 그 다음에 유전체 층(224)에 대하여 이방성 에칭을 수행하여 게이트 스택(220)의 양 측면에 한 쌍의 스페이서를 형성한다. 유전체 층(224)은 약 5~15 nm 범위의 두께를 갖는다.
도 8A는 실시형태에 따른 각종 제조 단계 중의 하나에서 반도체 소자(200)의 사시도이고, 도 8B는 도 8A의 선 b-b를 따라 취한 반도체 소자(200)의 횡단면도이다. 게이트 스택(220) 및 유전체 층(224)을 하드 마스크로서 이용하여, 바이어스 에칭 처리를 수행하여 보호되지 않은, 즉 노출된 핀(212)의 상위 부분(222)의 S/D 부분(228)을 리세스하고 주 표면(202s) 아래에 S/D 캐비티(228)를 형성한다. 일 실시형태에 있어서, 에칭 처리는 에칭 가스로서 NF3, CF4 및 SF6로부터 선택된 화학물질을 이용하여 수행될 수 있다. 대안적인 실시형태에 있어서, 에칭 처리는 NH4OH 및 H2O2를 포함한 용액을 이용하여 수행될 수 있다.
도 9A와 도 9B 및 도 1의 단계 104를 참조하면, S/D 부분(222b)에 S/D 캐비티(228)를 형성한 후에, 도 9A 및 도 9B의 구조물은 S/D 캐비티(228)에 변형 물질(226)을 에피 성장시킴으로써 생성되고, 여기에서 변형 물질(226)의 격자 상수는 기판(202)의 격자 상수와 다르다. 도 9A는 실시형태에 따른 각종 제조 단계 중의 하나에서 반도체 소자(200)의 사시도이고, 도 9B는 도 9A의 선 b-b를 따라 취한 반도체 소자(200)의 횡단면도이다. 도시된 실시형태에 있어서, 변형 물질(226)의 상부 표면(226t)은 상부 표면(216t)보다 더 높다. 일부 실시형태에 있어서, 변형 물질(226)은 p형 금속 산화물 반도체 전계 효과 트랜지스터(pMOSFET)의 경우에 SiGe 또는 SiGeB를 포함한다.
도시된 실시형태에 있어서, HF 또는 다른 적당한 용액으로 S/D 캐비티(228)를 세정하기 위해 사전 세정 처리가 수행될 수 있다. 그 다음에, 실리콘 게르마늄(SiGe)과 같은 변형 물질(226)이 S/D 캐비티(228)를 채우기 위해 LPCVD 처리에 의해 선택적으로 성장된다. 일 실시형태에 있어서, LPCVD 처리는 약 660~700℃의 온도 및 약 13~50 토르의 압력하에서, 반응 가스로서 SiH2Cl2, HCl, GeH4, B2H6 및 H2를 이용하여 수행된다.
이 지점까지의 처리 단계는 S/D 캐비티(228)에 변형 물질(226)을 가진 기판(202)을 제공한다. 전통적으로, 변형 물질(226) 위의 실리사이드 영역은 니켈, 티탄, 코발트, 및 이들의 조합과 같은 얇은 금속 물질층을 블랭킷 증착함으로써 형성될 수 있다. 그 다음에 기판(202)이 가열되고, 이것에 의해 실리콘이 접촉된 금속과 반응한다. 반응 후에, 금속 실리사이드 층이 실리콘 함유 물질과 금속 사이에 형성된다. 반응되지 않은 금속은 금속 물질을 공격하고 실리사이드는 공격하지 않는 부식액을 사용함으로써 선택적으로 제거된다. 그러나, 금속 실리사이드와 변형 물질(226) 사이에 속박하는(pinning) 페르미 준위는 고정 쇼트키 장벽 높이(SBH)를 야기한다. 이 고정 SBH는 반도체 소자의 S/D 역역의 높은 접촉 저항을 형성하고 그에 따라서 소자 성능을 감퇴시킨다.
따라서, 도 10 내지 도 12와 관련하여 뒤에서 설명하는 처리는 실리사이드 영역을 교체하기 위한 Ge 함유 유전체 층을 포함하는 접점 구조물을 형성할 수 있다. Ge 함유 유전체 층은 고저항 금속 실리사이드를 교체하기 위한 저저항 중간층으로서 작용할 수 있다. 그래서, 접점 구조물은 반도체 소자의 S/D 영역의 낮은 접촉 저항을 제공하여 소자 성능을 향상시킨다.
도 10 및 도 1의 단계 106에 도시된 것처럼, 반도체 소자(200)의 접점 구조물(예를 들면 도 12에 도시된 접점 구조물(230))을 제조하기 위해, 도 10의 구조물이 변형 물질(226) 위에 Ge 층(232)을 에피 성장시킴으로써 생성된다. 도 10은 실시형태에 따른 각종 제조 단계 중의 하나에서 도 9A의 선 b-b를 따라 취한 반도체 소자(200)의 횡단면도이다. 일부 실시형태에 있어서, Ge 층(232)은 약 1nm 내지 약 10nm 범위의 두께를 갖는다. 일부 실시형태에 있어서, 접점 구조물(230)을 제조하는 단계는 인접하는 Ge 층(232) 간의 합병을 피하기 위해 Ge 층(232)을 에피 성장시키기 전에 변형 물질(226)을 트리밍(trimming)하는 단계를 또한 포함한다. 일부 실시형태에 있어서, 변형 물질(226)을 트리밍하는 단계는 에칭 가스로서 HCl을 이용하여 수행된다.
일 실시형태에 있어서, Ge 에피택셜 처리는 약 10 밀리토르 내지 약 100 밀리토르의 압력 및 약 350~450℃의 온도에서 에피택셜 가스로서 GeH4, GeH3CH3, 및/또는 (GeH3)2CH2를 이용하여 수행될 수 있다. 선택적으로, 에피택셜 처리 후의 어닐링 처리가 약 550~750℃의 온도로 수행되어 변형 물질(226)과 Ge 에피택셜 층(232)의 계면에서의 전위 결함(dislocation defect)을 한정한다.
도 11은 실시형태에 따른 각종 제조 단계 중의 하나에서 도 9A의 선 b-b를 따라 취한 반도체 소자(200)의 횡단면도이다. 도 11에 도시된 구조물은 Ge 층(232)을 처리(240)하여 변형 물질(226) 위에 Ge 함유 유전체 층(234)을 형성함으로써 생성된다(도 1의 단계 108). 일부 실시형태에 있어서, Ge 함유 유전체 층(234)은 GeNx, GeOx 또는 GeOxNy를 포함한다. 일부 실시형태에 있어서, Ge 함유 유전체 층(234)은 약 1 nm 내지 약 10 nm 범위의 제1 두께(t1)를 갖는다.
일부 실시형태에 있어서, 변형 물질(226) 위에 Ge 함유 유전체 층(234)을 형성하기 위해 Ge 층(232)을 처리(240)하는 단계는 Ge 층(232)의 표면을 N2, NH3, H2O, O2 또는 O3를 포함하는 증기에 노출시키는 열 질화 또는 열 산화에 의해 수행된다. 일부 실시형태에 있어서, 변형 물질(226) 위에 Ge 함유 유전체 층(234)을 형성하기 위해 Ge 층(232)을 처리(240)하는 단계는 도핑 가스로서 N2 및/또는 O2를 이용한 플라즈마 도핑 또는 이온 주입에 의해 수행된다. 도핑 농도는 약 1015~1022 원자/㎤이다. 그 다음에, 도핑된 Ge 층(232)을 Ge 함유 유전체 층(234)으로 변환하기 위해 기판(202)을 어닐링함으로써 도 11에 도시된 구조물이 생성된다. 도시된 실시형태에 있어서, Ge 함유 유전체 층(234)은 고정 SBH를 감소시키고 고저항 금속 실리사이드를 교체하기 위한 저저항 층으로서 작용하며, 이로써 소자 성능을 향상시킨다.
도 12는 실시형태에 따른 각종 제조 단계 중의 하나에서 도 9A의 선 b-b를 따라 취한 반도체 소자(200)의 횡단면도이다. 도 12를 참조하면, Ge 함유 유전체 층(234)을 형성한 후에, 제1 금속층(236)이 Ge 함유 유전체 층(234) 위에서 약 5 nm 내지 약 10 nm 범위의 제2 두께(t2)로 형성된다(도 1의 단계 110). 일부 실시형태에 있어서, 제1 금속층(236)은 Co, Ni 또는 TiN을 포함한다. 제1 금속층(236)은 CVD, ALD 또는 스퍼터링에 의해 형성될 수 있다. 도시된 실시형태에 있어서, 제1 금속층(236), Ge 함유 유전체 층(234), 변형 물질(226) 및 기판(202)은 결합되어 반도체 소자(200)의 접점 구조물(230)이라고 부른다.
그 다음에, 제2 금속층(238)이 제1 금속층(236) 위에 형성된다. 도시된 실시형태에 있어서, 제2 금속층(238)은 Al, Cu 또는 W를 포함한다. 일부 실시형태에 있어서, 제2 금속층(238)은 CVD, PVD, ALD 또는 다른 적당한 기술로 형성될 수 있다. 도 2A 내지 도 12에 도시된 실시예와 관련하여 구체적으로 설명한 것처럼 도 1에 도시된 단계들을 수행한 후에, 상호접속 처리를 포함한 후속 처리들이 반도체 소자(200) 제조를 완료하기 위해 전형적으로 수행된다.
일 실시형태에 따르면, 반도체 소자의 접점 구조물은 주 표면 및 주 표면 아래의 캐비티를 포함한 기판과; 캐비티 내의 변형 물질- 변형 물질의 격자 상수는 기판의 격자 상수와 다른 것임- 과; 변형 물질 위의 Ge 함유 유전체 층과; Ge 함유 유전체 층 위의 금속층을 포함한다.
다른 실시형태에 따르면, p형 금속 산화물 반도체 전계 효과 트랜지스터(pMOSFET)는 주 표면 및 주 표면 아래의 캐비티를 포함한 기판과; 기판의 주 표면상의 게이트 스택과; 게이트 스택의 일측에 배치되고 기판 내에 있는 얕은 트렌치 격리(STI) 영역과; 게이트 스택과 STI 사이에 분산된 접점 구조물을 포함하고, 접점 구조물은 캐비티 내의 변형 물질- 변형 물질의 격자 상수는 기판의 격자 상수와 다른 것임- 과; 변형 물질 위의 Ge 함유 유전체 층과; Ge 함유 유전체 층 위의 금속층을 포함한다.
다른 실시형태에 따르면, 반도체 소자를 제조하는 방법은 주 표면 및 주 표면 아래의 캐비티를 포함한 기판을 제공하는 단계와; 캐비티 내에 변형 물질- 변형 물질의 격자 상수는 기판의 격자 상수와 다른 것임- 을 에피 성장시키는 단계와; 변형 물질 위에 Ge 층을 에피 성장시키는 단계와; 변형 물질 위에 Ge 함유 유전체 층을 형성하도록 Ge 층을 처리하는 단계와; Ge 함유 유전체 층 위에 금속층을 형성하는 단계를 포함한다.
지금까지 본 발명을 양호한 실시형태에 따라 예로서 설명하였지만, 본 발명은 개시된 실시형태로 제한되는 것이 아님을 이해하여야 한다. 이와 대조적으로, 본 발명은 각종 수정예 및 유사한 구성(이 기술에 숙련된 사람에게는 명백한 것)을 포괄하는 것으로 의도된다. 그러므로, 첨부된 특허청구범위의 범위는 그러한 모든 수정예 및 유사한 구성을 포괄하도록 가장 넓게 해석되어야 한다.
200: 반도체 소자 202: 기판
216, 216a: 절연층 230: 접점 구조물
236, 238 : 금속층

Claims (10)

  1. 반도체 소자용 접점 구조물(contact structure)에 있어서,
    주 표면 및 주 표면 아래의 캐비티를 포함한 기판과;
    상기 캐비티 내의 변형 물질(strained material)- 상기 변형 물질의 격자 상수는 상기 기판의 격자 상수와 다른 것임- 과;
    상기 변형 물질 위의 Ge 함유 유전체 층과;
    상기 Ge 함유 유전체 층 위의 금속층을 포함한 접점 구조물.
  2. 제1항에 있어서, 상기 변형 물질은 SiGe 또는 SiGeB를 포함한 것인 접점 구조물.
  3. 제1항에 있어서, 상기 Ge 함유 유전체 층은 1 nm 내지 10 nm 범위의 두께를 갖는 것인 접점 구조물.
  4. 제1항에 있어서, 상기 Ge 함유 유전체 층은 GeNx를 포함한 것인 접점 구조물.
  5. 제1항에 있어서, 상기 Ge 함유 유전체 층은 GeOx 또는 GeOxNy를 포함한 것인 접점 구조물.
  6. 제1항에 있어서, 상기 금속층은 Co, Ni 또는 TiN을 포함한 것인 접점 구조물.
  7. 제1항에 있어서, 상기 금속층은 5 nm 내지 10 nm 범위의 두께를 갖는 것인 접점 구조물.
  8. p형 금속 산화물 반도체 전계 효과 트랜지스터(pMOSFET)에 있어서,
    주 표면 및 주 표면 아래의 캐비티를 포함한 기판과;
    상기 기판의 주 표면상의 게이트 스택과;
    상기 게이트 스택의 일측에 배치되고 상기 기판 내에 있는 얕은 트렌치 격리(STI) 영역과;
    상기 게이트 스택과 상기 STI 사이에 분포된 접점 구조물을 포함하고, 상기 접점 구조물은,
    캐비티 내의 변형 물질- 상기 변형 물질의 격자 상수는 상기 기판의 격자 상수와 다른 것임- 과;
    상기 변형 물질 위의 Ge 함유 유전체 층과;
    상기 Ge 함유 유전체 층 위의 금속층을 포함한 것인 p형 금속 산화물 반도체 전계 효과 트랜지스터.
  9. 반도체 소자를 제조하는 방법에 있어서,
    주 표면 및 주 표면 아래의 캐비티를 포함한 기판을 제공하는 단계와;
    상기 캐비티 내에 변형 물질- 상기 변형 물질의 격자 상수는 상기 기판의 격자 상수와 다른 것임- 을 에피 성장시키는 단계와;
    상기 변형 물질 위에 Ge 층을 에피 성장시키는 단계와;
    상기 변형 물질 위에 Ge 함유 유전체 층을 형성하도록 상기 Ge 층을 처리하는 단계와;
    상기 Ge 함유 유전체 층 위에 금속층을 형성하는 단계를 포함한 반도체 소자 제조 방법.
  10. 제9항에 있어서, 상기 변형 물질 위에 Ge 층을 에피 성장시키기 전에 상기 변형 물질을 트리밍(trimming)하는 단계를 더 포함한 반도체 소자 제조 방법.
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