KR102300557B1 - 반도체 장치 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 마련되는 복수의 핀 구조물들, 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상부 영역, 상기 상부 영역과 연결되는 하부 영역, 및 상기 상부 영역과 상기 하부 영역 사이의 경계에 마련되는 오목부를 갖는 컨택, 상기 핀 구조물들 상에 형성되며 상기 컨택과 연결되는 활성 영역, 상기 활성 영역 및 상기 컨택을 덮는 층간 절연층, 및 상기 하부 영역의 측면과 상기 층간 절연층 사이에 배치되는 측면 절연층을 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치는 전자 산업에서 중요한 부분으로서, 데이터를 저장하는 저장 장치와 데이터를 연산 처리하는 프로세서 등이 모두 반도체 장치로서 구현될 수 있다. 최근에는 반도체 장치에서 소자의 집적도를 높이고, 전력 소모를 낮추기 위한 연구가 다양하게 진행되고 있으며, 반도체 장치에 포함되는 반도체 소자의 크기 감소로 인한 한계를 극복하기 위해 3차원 구조를 갖는 반도체 장치를 개발하기 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 제조 공정 상의 불량률을 줄여 수율을 개선할 수 있는 반도체 장치를 제공하고자 하는 데에 있다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 마련되는 복수의 핀 구조물들, 복수의 층들을 포함하고, 상기 복수의 층들 중 적어도 하나는 상부 영역, 상기 상부 영역과 연결되는 하부 영역, 및 상기 상부 영역과 상기 하부 영역 사이의 경계에 마련되는 오목부를 갖는 컨택, 상기 핀 구조물들 상에 형성되며 상기 컨택과 연결되는 활성 영역, 상기 활성 영역을 덮는 층간 절연층, 및 상기 하부 영역의 측면과 상기 층간 절연층 사이에 배치되는 측면 절연층을 포함한다.
본 발명의 일 실시예에 따른 반도체 장치는, 기판 상에 마련되는 복수의 핀 구조물들, 상기 핀 구조물들 상에 마련되는 활성 영역, 및 상기 활성 영역에 연결되며 복수의 층들을 갖는 컨택을 포함하고, 상기 복수의 층들 중 적어도 하나는, 상기 활성 영역에서 멀어질수록 증가하는 폭을 갖는 제1 영역과, 상기 제1 영역 상에 배치되고 상기 활성 영역에서 멀어질수록 감소하는 폭을 갖는 제2 영역을 갖는 하부 영역, 및 상기 하부 영역 상에 배치되며 상기 활성 영역에서 멀어질수록 증가하는 폭을 갖는 상부 영역을 포함한다.
본 발명의 기술적 사상에 따른 반도체 장치에 따르면, 소스/드레인 영역에 연결되는 하부 컨택의 단면보다, 상기 하부 컨택 상에 연결되는 상부 컨택의 단면이 더 넓은 면적을 가질 수 있으며, 하부 컨택과 상부 컨택 사이에는 오목부가 형성될 수 있다. 따라서 컨택과 메탈 라인 등의 정렬 및 연결 공정을 효율적이고 정확하게 진행할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치를 나타낸 사시도이다.
도 2a 및 도 2b는 도 1에 도시한 반도체 장치를 I-I` 방향에서 바라본 단면도이다.
도 3a 및 도 3b는 도 1에 도시한 반도체 장치를 Ⅱ-Ⅱ` 방향에서 바라본 단면도이다.
도 4a 및 도 4b는 도 1에 도시한 반도체 장치를 Ⅲ-Ⅲ` 방향에서 바라본 단면도이다.
도 5a 내지 도 5c는 본 발명의 다양한 실시예들에 따른 반도체 장치의 컨택을 확대 도시한 도이다.
도 6 내지 도 8은 본 발명의 다양한 실시예들에 따른 반도체 장치의 컨택을 확대 도시한 도이다.
도 9 내지 도 34는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 35는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치에 포함되는 반도체 장치를 나타낸 사시도이다. 한편, 도 2a 및 도 2b는 도 1에 도시한 반도체 장치를 I-I` 방향에서 바라본 단면도이며, 도 3a 및 도 3b는 도 1에 도시한 반도체 장치를 Ⅱ-Ⅱ` 방향에서 바라본 단면도이다. 도 4a 및 도 4b는 도 1에 도시한 반도체 장치를 Ⅲ-Ⅲ` 방향에서 바라본 단면도이다.
이하, 도 1과 함께 도 2a 내지 도 4b를 함께 참조하여 본 발명의 일 실시예에 따른 반도체 장치(100)를 설명하기로 한다. 설명의 편의를 위하여, 도 1 내지 도 4b에서는 일부 구성요소를 생략하여 도시하였으며, 예를 들어, 도 2a 내지 도 4b에 도시한 층간 절연층(170)이 도 1에서는 생략되었다.
도 1을 참조하면, 반도체 장치(100)는 제1 방향(X축 방향)으로 연장되는 게이트 구조체(130) 및 게이트 구조체(130)와 교차하도록 제2 방향(Y축 방향)으로 연장되는 복수의 핀 구조물들(105)을 포함할 수 있다. 복수의 핀 구조물들(105)은 반도체 기판(101)의 상면에서 돌출되도록 형성되며, 복수의 핀 구조물들(105) 사이에는 절연 물질을 포함하는 소자 분리막(150)이 마련될 수 있다.
게이트 구조체(130)는 제1 및 제2 게이트 금속층(131, 132)과 게이트 절연층(133)을 포함할 수 있다. 게이트 절연층(133)은 제1 및 제2 게이트 금속층(131, 132)과 복수의 핀 구조물들(105) 사이에 배치될 수 있다. 게이트 구조체(130)의 측면에는 절연 물질로 형성되는 게이트 스페이서(140)가 배치되며, 게이트 스페이서(140)의 외측에는 활성 영역(110)이 마련될 수 있다.
활성 영역(110)은 반도체 장치(100)의 소스 영역 및 드레인 영역을 제공할 수 있으며, 그 상면이 게이트 구조체(130)의 하면보다 높게 위치하는 엘리베이티드(elevated) 소스/드레인 형태를 가질 수 있다. 도 1 내지 도 4에 도시한 일 실시예에서, 활성 영역(110)은 오각형 형상으로 도시되었으나, 활성 영역(110)은 다양한 형상을 가질 수 있으며, 예를 들어, 다각형, 원형 및 직사각형 중 어느 하나의 형상을 가질 수 있다. 활성 영역(110)은 복수의 핀 구조물들(105) 상에서 서로 연결된 또는 합쳐진(merged) 구조를 가질 수 있다. 도 1 내지 도 4에 도시한 일 실시예에서는 하나의 활성 영역(110)이 세 개의 핀 구조물들(105)과 연결되는 것으로 가정하였으나, 하나의 활성 영역(110)에 연결되는 핀 구조물들(105)의 개수는 일 실시예에 따라 다양하게 변경될 수 있다.
활성 영역(110)이 포함하는 물질은 반도체 장치(100)의 종류에 따라 달라질 수 있다. 일 실시예에서, 반도체 장치(100)가 NMOS 트랜지스터이면 활성 영역(110)은 실리콘(Si)으로 형성될 수 있으며, 반도체 장치(100)가 PMOS 트랜지스터이면 활성 영역(110)은 실리콘-게르마늄(SiGe)으로 형성될 수 있다.
활성 영역(110)은 제1 영역(111) 및 제2 영역(112)을 포함할 수 있다. 제1 영역(111)은 핀 구조물들(105)로부터 성장하는 영역이며, 제2 영역(112)은 제1 영역(111)으로부터 성장하는 영역일 수 있다. 제1 영역(111)과 제2 영역(112)은 N형 또는 P형 불순물로 도핑되며, 일 실시예에 따라 서로 다른 도핑 농도를 가질 수 있다.
활성 영역(110) 상에는 컨택(120)이 연결될 수 있으며, 활성 영역(110)과 컨택(120)은 층간 절연층(170)에 의해 커버될 수 있다. 일 실시예에서, 컨택(120)은 층간 절연층(170)에 형성된 트렌치(T)의 내부에 형성될 수 있다. I-I` 방향에서 바라본 반도체 장치(100)의 단면을 도시한 도 2a 및 도 2b를 참조하면, 컨택(120)은 복수의 층들(121-123)을 포함할 수 있다. 본 발명의 일 실시예에서, 컨택(120)은 순서대로 적층되는 제1층(121), 제2층(122), 및 제3층(123)을 포함할 수 있다.
일 실시예에서, 제1층(121)은 금속 실리사이드층으로서, 티타늄(Ti), 코발트(Co), 니켈(Ni), 텅스텐(W), 구리(Cu), 탄탈륨(Ta), 백금(Pt), 하프늄(Hf), 몰리브덴(Mo), 라듐(La) 또는 그 합금이 실리콘(Si)과 반응하여 형성되는 층일 수 있다. 제1층(121)은 활성 영역(110)의 표면 일부에 형성되며, 일 실시예에서 트렌치(T)의 형성 과정에서 노출되는 활성 영역(110)의 상면에 형성될 수 있다. 일 실시예에서, 제1층(121)은 물리적 기상 증착(PVD) 공정을 이용하여 활성 영역(110)의 표면 일부에 금속 물질을 증착하고, 이를 열처리함으로써 형성될 수 있다.
제1층(121) 상에 형성되는 제2층(122)은, 배리어 금속층일 수 있다. 일 실시예에서 제2층(122)은 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN) 등을 포함할 수 있으며, 층간 절연층(170)과 측면 절연층(180)의 내부 측면 및 제1층(121)의 상면을 따라 형성될 수 있다. 제2층(122)은 서로 다른 물질로 형성되는 복수의 층들을 포함할 수도 잇다. 한편, 제2층(122) 상에 형성되는 제3층(123)은 컨택 금속층일 수 있으며, 텅스텐(W), 알루미늄(AL), 몰리브덴(Mo) 등의 금속 물질을 포함할 수 있다. 제3층(123)은 제2층(122) 내에 형성된 공간을 채울 수 있다.
일 실시예에서, 제3층(123)에는 오목부(128)가 형성될 수 있다. 제3층(123)은 서로 다른 물질로 형성되는 복수의 층들을 포함할 수도 있다. 제3층(123)은 오목부(128)를 기준으로 상부 영역 및 하부 영역을 포함할 수 있다. 즉, 상부 영역과 하부 영역 사이의 경계에 인접하여 오목부(128)가 형성될 수 있다. 상부 영역은 반도체 기판(101)의 상면에서 멀어질수록 점점 증가하는 폭을 가질 수 있으며, 하부 영역은 반도체 기판(101)의 상면에서 멀어질수록 점점 증가하다가 감소하는 폭을 가질 수 있다.
일 실시예에서, 오목부(128)는 컨택(120)을 형성하기에 앞서 먼저 형성되는 측면 절연층(180)으로 인해 나타나는 구조일 수 있다. 측면 절연층(180)은 제3층(123)의 하부 영역(125)의 측면과 층간 절연층(170) 사이에만 형성될 수 있으며, 상부 영역(124)의 측면과 층간 절연층(170) 사이에는 형성되지 않을 수 있다. 또한, 상부 영역과 하부 영역 사이의 경계는 측면 절연층(180)의 상면과 측면이 형성하는 모서리에 인접할 수 있다.
도 2a와 도 2b, 도 3a와 도 3b, 도 4a와 도 4b를 비교하면, 본 발명의 일 실시예에서 컨택(120)의 상부 영역은 하부 영역보다 큰 폭을 가질 수 있으며, 오목부(180)를 기준으로 상부 영역의 폭이 증가할 수 있다. 도 2b, 도 3b, 도 4b를 참조하면, 오목부(180)에 인접한 위치에서 제2층(122)은 단차를 가질 수 있다. 제2층(122)에서 나타나는 단차 구조로 인해 제3층(123)의 상부 영역은 상대적으로 넓은 폭을 가질 수 있다. 제3층(123)의 상부 영역의 폭을 키움으로써, 반도체 장치(100)의 상부에 마련되는 메탈 라인과 컨택(120)을 연결하는 공정의 불량률을 낮추고, 그로부터 제조 공정의 수율을 개선할 수 있다.
본 발명의 다양한 실시예들에서 컨택(120) 각각의 구조 및 특징은 다양하게 변형될 수 있다. 이하, 도 5a 내지 도 5c와, 도 6 내지 도 8을 참조하여 설명하기로 한다.
도 5a 내지 도 5c와 도 6 내지 도 8은 본 발명의 다양한 실시예들에 따른 반도체 장치에서, 컨택을 확대 도시한 도이다. 이하, 도 5a 내지 도 5c와 도 6 내지 도 8을 참조하여 본 발명의 다양한 실시예들에 따른 컨택들(120, 220, 320, 420)을 설명하기로 한다. 다만, 도 5a 내지 도 5c와 도 6 내지 도 8에 도시한 컨택들(120, 220, 320, 420)은 본 발명에 따른 다양한 실시예들 중 일부를 도시한 것이 불과하며, 다른 다양한 형태로 변형될 수 있음은 물론이다.
우선 도 5a를 참조하면, 컨택(120)은 층간 절연층(170)의 내부에 형성될 수 있으며, 제1층(121), 제2층(122), 및 제3층(123)을 포함할 수 있다. 제1층(121)은 층간 절연층(170)의 일부를 제거하여 형성한 트렌치 내에 형성되며, 활성 영역(110)에 연결될 수 있다. 일 실시예에서, 제1층(121)은 금속 실리사이드층일 수 있으며, 제2층(122)은 배리어 금속층일 수 있다. 제1층(121)은 상기 트렌치에 의해 노출된 활성 영역(110)의 상면 일부에만 형성될 수 있다.
제3층(123)은 제2층(122) 상에 형성될 수 있으며, 상부 영역(124) 및 하부 영역(125)을 포함할 수 있다. 하부 영역(125)은 제1 영역(126)과 제2 영역(127)을 포함할 수 있으며, 제2 영역(127)은 상부 영역(124)과 제1 영역(126)을 서로 연결할 수 있다. 제1 영역(126)은 활성 영역(110)의 상면으로부터 멀어질수록 점점 증가하는 폭을 가질 수 있으며, 제2 영역(127)은 활성 영역(110)의 상면으로부터 멀어질수록 점점 감소하는 폭을 가질 수 있다. 한편, 상부 영역(124)은 상면으로부터 멀어질수록 점점 증가하는 폭을 가질 수 있다.
도 5a에 도시한 일 실시예를 참조하면, 상부 영역(124)의 단면 폭의 최대값(W1)은, 하부 영역(125)의 단면 폭의 최대값(W2)보다 클 수 있다. 본 발명의 일 실시예에서는 컨택(120)의 폭의 최대값이 제3층(123)의 상면에서 나타나므로, 컨택(120) 상부에 마련되는 메탈 라인 등과 컨택(120)의 정렬 및 연결 공정이 좀 더 정확하고 효율적으로 진행될 수 있다.
상기와 같은 구조로 인해, 제3층(123)의 상부 영역(124)과 하부 영역(125) 사이의 경계에는 오목부(128)가 형성될 수 있다. 일 실시예에서, 제2층(122)의 적어도 일부와 층간 절연층(170) 사이에는 측면 절연층(180)이 형성될 수 있다. 제조 공정에서, 제2층(122)은 측면 절연층(180)의 상면과 인접하는 볼록부를 포함할 수 있다. 상기 볼록부에 의해, 제2층(122)을 먼저 형성하고 제3층(123)을 형성하는 공정에서 오목부(128)가 형성될 수 있다. 상기 볼록부로 인해, 제2층(122)은 측면 절연층(180)의 상면과 인접하는 영역에서 최대 폭을 가질 수 있다.
제3층(123)의 측면들(124S, 126S, 127S)은 볼록한 곡면 형상을 가질 수 있다. 일 실시예로, 상부 영역(124)의 측면(124S)은 볼록한 곡면 형상을 가지며, 활성 영역(110)의 상면에 가까워질수록 상부 영역(124)의 폭이 감소하는 추세는 증가할 수 있다. 하부 영역(125)에 포함되는 제1 영역(126)의 측면(126S)과 제2 영역(127)의 측면(127S) 역시 볼록한 곡면 형상을 가질 수 있다. 제1 영역(126)의 측면(126S)과 제2 영역(127)의 측면(127S)이 모두 볼록한 곡면 형상을 가짐에 따라, 제1 영역(126)과 제2 영역(127) 사이의 경계면의 폭이 하부 영역(125)의 단면 폭의 최대값(W2)이 될 수 있다.
상부 영역(124)의 측면과 층간 절연층(170) 사이에는 제2층(122)이 배치될 수 있으며, 측면 절연층(180)은 배치되지 않을 수 있다. 한편, 하부 영역(125)의 측면과 층간 절연층(170) 사이에는 제2층(122) 외에 측면 절연층(180)이 더 마련될 수 있다. 측면 절연층(180)의 상면의 높이(H1)는 하부 영역(125)과 상부 영역(124)의 경계면의 높이보다 낮을 수 있다. 측면 절연층(180)은 층간 절연층(170)과 다른 물질로 형성될 수 있으며, 일 실시예에서 층간 절연층(170)은 실리콘 산화물, 측면 절연층(180)은 실리콘 질화물로 형성될 수 있다.
다음으로 도 5b를 참조하면, 제2층(122)은 측면 절연층(180)의 상면에서 단차를 가질 수 있다. 제2층(122)에 형성되는 상기 단차로 인해, 도 5b에 도시한 실시예에서는 상부 영역(124)의 단면 폭의 최대값(W1)이, 도 5a에 도시한 실시예에서보다 크게 나타날 수 있다. 따라서, 컨택(120) 상부에 마련되는 메탈 라인 등과 컨택(120)의 정렬 및 연결 공정에서 발생할 수 있는 불량을 좀 더 효과적으로 개선할 수 있다. 도 5b에 도시한 실시예에서 나타나는 단차는, 컨택(120)을 형성하기 위한 트렌치 내부에 측면 절연층(180)을 먼저 만들고, 층간 절연층(170)을 더 식각하여 트렌치 상부 영역의 폭을 넓힘으로써 형성될 수 있다.
도 5c를 참조하면, 측면 절연층(180)은 도 5a 및 도 5b에 도시한 실시예들에서보다 상대적으로 작은 폭을 가질 수 있다. 일 실시예에서, 측면 절연층(180)의 폭(T1)은, 오목부(128)가 형성된 위치에서 제2층(122)의 두께(T2)의 1/3 이하일 수 있다. 오목부(128)가 형성된 위치에서 제2층(122)이 갖는 폭(T2)은, 제2층(122)이 가질 수 있는 폭의 최대값일 수 있다.
또한, 도 5a 및 도 5b에 도시한 실시예들에서는 오목부(128)가 뾰족한 형상을 갖는 데에 비해, 도 5c에 도시한 일 실시예에서는, 제3층(123)의 오목부(128)가 무딘 형상을 가질 수 있다. 제2층(122)을 형성하고 제3층(123)을 형성하기 전에, 측면 절연층(180)의 상면에 인접하여 제2층(122)에 형성된 볼록부의 적어도 일부를 식각함으로써, 도 5c에 도시한 일 실시예에서와 같이 무딘 형상의 오목부(128)가 제3층(123)에 형성될 수 있다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 컨택(220)은 제1층(221)과 제2층(222) 및 제3층(223)을 포함할 수 있다. 제1층(221)은 금속 실리사이드층일 수 있으며, 제2층(222)은 배리어 금속층일 수 있다. 제3층(223)은 컨택 금속층일 수 있으며, 상부 영역(224)과 하부 영역(225)으로 구분될 수 있다.
도 6에 도시한 일 실시예에서, 하부 영역(225)은 도 5a 내지 도 5c에 도시한 실시예들에 따른 컨택(120)의 하부 영역(125)보다 작은 높이를 가질 수 있다. 또한, 도 6에 도시한 일 실시예에 따른 컨택(220)의 상부 영역(224)은, 도 5에 도시한 일 실시예에 따른 컨택(120)의 상부 영역(124)보다 큰 높이를 가질 수 있다. 즉, 도 6에 도시한 일 실시예에서 하부 영역(225)에 대한 상부 영역(224)의 비율은, 도 5a 내지 도 5c에 도시한 실시예들보다 클 수 있다.
또한 도 6에 도시한 일 실시예에서 측면 절연층(280)의 높이(H2)는 도 5a 내지 도 5c에 도시한 실시예들에서 측면 절연층(180)의 높이(H1)보다 작을 수 있다. 도 5a 내지 도 5c에 도시한 실시예들에서는 측면 절연층(180)의 높이(H1)가 컨택(120)의 측면에 인접한 게이트 구조체의 상면보다 높을 수 있으나, 도 6에 도시한 일 실시예에서는 측면 절연층(280)의 높이(H2)가 게이트 구조체의 상면보다 낮거나, 그와 비슷할 수 있다. 또한, 상부 영역(224)과 하부 영역(225) 사이의 경계면이 측면 절연층(280)의 상면과 실질적으로 같은 높이에 형성될 수 있다.
한편, 도 6에 도시한 일 실시예에서의 컨택(220)의 형상은, 하부 영역(225)에 대한 상부 영역(224)의 비율을 제외하면 도 5c에 도시한 일 실시예에 따른 컨택(120)과 유사할 수 있다. 일 실시예에서, 상부 영역(224)의 단면 폭의 최대값(W1)은, 하부 영역(225)의 단면 폭의 최대값(W2)보다 클 수 있다. 또한, 상부 영역(224)과 하부 영역(225) 사이에는 오목부(228)가 형성될 수 있으며, 하부 영역(225)은 활성 영역(210)에서 멀어질수록 증가하는 폭을 갖는 제1 영역(226)과, 활성 영역(210)에서 멀어질수록 감소하는 폭을 갖는 제2 영역(227)을 포함할 수 있다. 또한 측면 절연층(180)의 폭(T1)은, 오목부(228)가 형성된 위치에서 제2층(222)의 폭(T2)보다 작을 수 있다. 일 실시예에서, 오목부(228)가 형성된 위치에서 제2층(222)의 폭(T2)은, 측면 절연층(180)의 폭(T1)의 2배 이상일 수 있다.
다음으로 도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 컨택(320)은 제1층(321), 제2층(322) 및 제3층(323)을 포함할 수 있다. 제1층(321)과 제2층(322)은 각각 금속 실리사이드층 및 배리어 금속층일 수 있으며, 제3층(323)은 상부 영역(324)과 하부 영역(325)으로 구분될 수 있다. 하부 영역(325)은 그 측면이 기판의 상면에 평행한 평면(X-Y 평면)과 형성하는 각도에 따라 제1 영역(326) 및 제2 영역(327)으로 구분될 수 있다.
도 7을 참조하면, 상부 영역(324)과 하부 영역(325) 사이에 제1 경계면(P1)이 정의될 수 있다. 또한, 하부 영역(325)에 포함되는 제1 영역(326)과 제2 영역(327) 사이에 제2 경계면(P2)이 정의될 수 있다. 제1 경계면(P1)의 폭(W3)은 제2 경계면(P2)의 폭(W2)보다 크고, 상부 영역(324)의 상면의 폭(W1)보다 작을 수 있다. 제3 경계면(P3)은 제3층(323)의 하면과 제2층(322) 사이의 면으로 정의될 수 있다. 일 실시예에서, 제1 경계면(P1)은 측면 절연층(380)의 상면과 실질적으로 동일한 높이에 형성될 수 있다.
도 7에 도시한 일 실시예에서, 제1 경계면(P1)과 상부 영역(324)의 측면(324S)은 제1 각도(α)를 형성할 수 있으며, 상기 제1 각도(α)는 90도보다 클 수 있다. 한편, 제2 영역(327)의 측면(327S)과 제2 경계면(P2)은, 제1 각도(α)보다 작은 제2 각도(β)를 형성할 수 있으며, 일 실시예에서 제2 각도(β)는 90도보다 작을 수 있다. 제1 영역(326)의 측면(326S)은, 제3 경계면(P3)과 제3 각도(γ)를 형성할 수 있으며, 제3 각도(γ)는 제1 각도(α)와 마찬가지로 예각일 수 있다.
기판의 상면(X-Y 평면)에 평행한 경계면들(P1-P3)을 기준으로, 상부 영역(324)의 측면(324S)과 제2 영역(327)의 측면(327S)이 서로 다른 방향으로 기울어짐으로써, 제1 경계면(P1)에서 오목부(328)가 형성될 수 있다. 또한, 경계면들(P1-P3)을 기준으로 제2 영역(327)의 측면(327S)과 제1 영역(326)의 측면(326S)이 서로 다른 방향으로 기울어짐으로써, 하부 영역(325)은 활성 영역(310)으로부터 멀어질수록 점점 증가하다가 감소하는 폭을 가질 수 있다.
한편, 도 7에 도시한 실시예에서, 제2층(322)은 복수의 층(322a, 322b)을 포함할 수 있다. 하부층(322a)과 상부층(322b)은 서로 같은 물질 또는 다른 물질을 포함할 수 있다. 일 실시예에서, 하부층(322a)은 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN), 티타늄(Ti) 중 하나로 형성될 수 있으며, 상부층(322b)은 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN) 중 하나로 형성될 수 있다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치에서 컨택(420)은 제1층(421), 제2층(422), 및 제3층(423)을 포함할 수 있다. 제3층(423)은 상부 영역(424) 및 하부 영역(425)으로 구분될 수 있으며, 하부 영역(425)은 제3 방향(Z축 방향)을 따라 그 폭이 증가 또는 감소하는지 여부를 기준으로 하여 제1 영역(426)및 제2 영역(427)으로 구분될 수 있다.
도 8에 도시한 일 실시예에서, 상부 영역(424)과 하부 영역(425) 사이에 정의되는 경계면은 측면 절연층(480)의 상면보다 높게 위치할 수 있다. 또한, 상부 영역(424)의 측면(424S)은 제3 방향(Z축 방향)을 따라 활성 영역(410)에 가까워질수록 감소할 수 있다. 이때, 제3 방향(Z축 방향)을 기준으로 한 상부 영역(424)의 측면(424S)의 기울기는 실질적으로 일정할 수 있다. 따라서, 제3 방향(Z축 방향)에서 상부 영역(424)의 폭이 감소하는 추세 역시 실질적으로 일정할 수 있다.
도 9 내지 도 34는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 9를 참조하면, 반도체 기판(101)을 패터닝하여 복수의 핀 구조물들(105)을 정의하는 트렌치(TI)를 형성할 수 있다. 복수의 핀 구조물들(105)은 반도체 소자의 활성 영역을 제공하기 위해 마련될 수 있다. 복수의 핀 구조물들(105)은 제2 방향(Y축 방향)을 따라 연장되도록 형성될 수 있다.
복수의 핀 구조물들(105) 및 트렌치(TI)를 형성하기 위해, 반도체 기판(101) 상에 패드 산화물 패턴(102) 및 마스크 패턴(103)을 형성할 수 있다. 패드 산화물 패턴(102)은 복수의 핀 구조물들(105)을 보호하기 위해 마련되는 층일 수 있으며, 일 실시예에 따라 생략될 수도 있다. 마스크 패턴(103)은 반도체 기판(101)을 패터닝하기 위한 마스크층이며, 실리콘 질화물, 탄소 함유물 등을 포함할 수 있다. 마스크 패턴(103)은 복수의 층을 가질 수도 있다.
패드 산화물 패턴(102) 및 마스크 패턴(103)을 이용하여 반도체 기판(101)을 이방성 식각함으로써 트렌치(TI)를 형성할 수 있다. 트렌치(TI)가 높은 종횡비를 갖는 경우, 하부로 갈수록 폭이 좁아질 수 있으며, 이 경우 복수의 핀 구조물들(105) 각각은 상부로 갈수록 폭이 좁아지는 형상을 가질 수 있다.
다음으로 도 10을 참조하면, 트렌치(TI)의 적어도 일부 영역을 매립하는 소자 분리막(150)이 형성될 수 있다. 소자 분리막(150)을 형성하기 위해, 트렌치(TI)를 절연성 물질로 채운 후, 절연성 물질을 평탄화하는 공정이 먼저 수행될 수 있다. 평탄화 공정이 진행되는 동안, 패드 산화물 패턴(102)과 마스크 패턴(103) 중 적어도 일부가 함께 제거될 수 있다.
평탄화 공정 후, 트렌치(TI)를 채운 절연성 물질을 일부 제거함으로써 복수의 핀 구조물들(105)을 외부로 노출시키고 소자 분리막(150)을 형성할 수 있다. 상기 절연성 물질을 제거하는 공정은 패드 산화물 패턴(102)을 마스크로 이용하는 습식 식각 공정을 포함할 수 있다. 상기 절연성 물질을 일부 제거함으로써, 도 13a 및 도 13b에 도시한 바와 같이 복수의 핀 구조물들(105)이 소정 높이(H3)만큼 돌출될 수 있다. 한편, 복수의 핀 구조물들(105) 상부에 잔존하는 패드 산화물 패턴(102)과 마스크 패턴(103)은 제거될 수 있다. 패드 산화물 패턴(102)은 복수의 핀 구조물들(105)을 노출시키기 위한 습식 식각 공정에서 상기 절연성 물질과 함께 제거될 수 있다.
도 11을 참조하면, 복수의 핀 구조물들(105)과 교차하도록 더미 게이트 구조체(160)와 게이트 스페이서(140)를 형성할 수 있다. 더미 게이트 구조체(160)와 게이트 스페이서(140)는 제1 방향(X축 방향)으로 연장될 수 있다.
더미 게이트 구조체(160)는 더미 게이트 절연층(161), 더미 게이트 금속층(162), 및 마스크 패턴층(163) 등을 포함할 수 있다. 더미 게이트 절연층(161)과 더미 게이트 금속층(162)은 마스크 패턴층(163)을 이용하는 식각 공정에 의해 형성될 수 있다. 더미 게이트 절연층(161)은 실리콘 산화물로 형성될 수 있으며, 더미 게이트 금속층(162)은 폴리 실리콘으로 형성될 수 있다.
게이트 스페이서(140)는 더미 게이트 구조체(160)와 복수의 핀 구조물들(105) 및 소자 분리막(150)의 상부에 절연 물질로 막을 형성한 후, 이를 이방성 식각함으로써 형성될 수 있다. 게이트 스페이서(140)는 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물 등을 포함할 수 있다.
도 12를 참조하면, 게이트 스페이서(140)의 양측에서 복수의 핀 구조물들(105)이 선택적으로 제거될 수 있다. 게이트 스페이서(140)의 양측에서 핀 구조물들(105)을 제거함으로써 리세스가 형성될 수 있다. 상기 리세스는 별도로 마스크층을 형성하거나, 마스크 패턴층(163)과 게이트 스페이서(140)를 마스크로 이용하여 핀 구조물들(105)을 식각함으로써 형성될 수 있다. 일 실시예에서, 상기 리세스는 건식 식각 공정과 습식 식각 공정을 순차적으로 적용함으로써 형성될 수 있다.
선택적으로, 상기 리세스의 형성 후, 별도의 공정을 통해 리세스된 핀 구조물들(105)의 표면을 큐어링하는 공정이 수행될 수도 있다. 도 12에 도시한 일 실시예에서는 리세스된 핀 구조물들(105)의 상면이 소자 분리막(150)의 상면과 공면(co-planar)을 형성하는 것으로 도시하였으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 다른 일 실시예에서, 리세스된 핀 구조물들(105)의 상면은 소자 분리막(150)의 상면보다 높거나 낮을 수 있다.
도 13을 참조하면, 게이트 스페이서(140) 양측의 리세스된 핀 구조물들(105) 상에 활성 영역(110)의 제1 영역(111)을 형성할 수 있다. 도 13 및 도 14를 참조하여 설명하는 활성 영역(110)의 형성 공정은, 예를 들어 선택적 에피택셜 성장(Selective Epitaxial Growth, SEG) 공정을 이용할 수 있다.
활성 영역(110)은 예를 들어, 실리콘(Si) 또는 실리콘-게르마늄(SiGe)으로 형성될 수 있다. 활성 영역(110)이 실리콘-게르마늄(SiGe)을 포함하는 경우, 실리콘(Si)으로 이루어진 핀 구조물들(105) 상에 실리콘-게르마늄(SiGe)이 성장함으로써 압축 응력이 발생할 수 있다. 제2 영역(111)은 핀 구조물들(105)과 실리콘-게르마늄(SiGe) 사이의 격자 상수 차이에 의해 발생하는 결함 발생을 억제하기 위한 버퍼층으로 작용할 수 있으며, 상대적으로 낮은 제1 농도의 게르마늄(Ge)을 포함할 수 있다.
도 14를 참조하면, 활성 영역(110)의 제1 영역(111) 상에 제2 영역(112)을 형성할 수 있다.
제2 영역(112)은 성장 과정에서 서로 연결되어 연결부(ME)를 형성할 수 있다. 제2 영역(112)은 성장 과정에서 결정학적으로 안정적인 면을 따라 성장되어 도시된 것과 같은 오각형 또는 육각형 등의 형상을 가질 수 있다. 따라서, 제2 영역(112)의 표면은 반도체 기판(101)에 대하여 경사진 각도를 가질 수 있다. 이와 같이 제2 영역(112)의 표면이 결정학적으로 안정된 면으로 성장되는 경우, 일정 크기로 성장된 후에는 시간이 경과하여도 성장이 거의 일어나지 않을 수 있다.
활성 영역(110)이 실리콘-게르마늄(SiGe)을 포함하는 경우, 제2 영역(112)은 제1 영역(111)보다 높은 농도로 게르마늄(Ge)을 포함할 수 있다. 한편, 활성 영역(110)은 제조하고자 하는 반도체 장치의 종류에 따라 N형 또는 P형 불순물을 포함할 수 있는데, 제1 영역(111)과 제2 영역(112)의 불순물 농도 역시 서로 다를 수 있다.
도 15를 참조하면, 활성 영역(110)을 덮도록 제1 층간 절연층(171)이 형성될 수 있다. 절연성 물질로 더미 게이트 구조체(160)와 활성 영역(110)을 덮는 층을 형성한 후, 평탄화 공정을 진행하여 더미 게이트 금속층(162)의 상면이 노출되도록 함으로써 제1 층간 절연층(171)을 형성할 수 있다. 즉, 제1 층간 절연층(171)을 형성하는 과정에서 마스크 패턴층(163)이 제거될 수 있다. 제1 층간 절연층(171)은 실리콘 산화물, 실리콘 질화물, 및 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
도 16을 참조하면, 더미 게이트 금속층(162)과 더미 게이트 절연층(161)이 제거될 수 있다. 더미 게이트 금속층(162)과 더미 게이트 절연층(161)이 제거되는 공정에서 게이트 스페이서(140)와 핀 구조물들(105)은 잔존할 수 있다. 따라서, 도 16에 도시한 일 실시예와 같이, 게이트 스페이서(140) 사이에 게이트 구조체를 형성하기 위한 공간이 마련될 수 있으며, 상기 공간 내에서 핀 구조물들(105)의 적어도 일부가 노출될 수 있다. 한편, 일 실시예에 따라, 더미 게이트 금속층(162)과 더미 게이트 절연층(161)은 동시에 제거될 수 있다.
도 17을 참조하면, 게이트 스페이서(140) 사이의 공간에 게이트 구조체(130) 가 형성될 수 있다. 게이트 구조체(130)는 제1 게이트 금속층(131), 제2 게이트 금속층(132) 및 게이트 절연층(133)을 포함할 수 있다. 게이트 절연층(133)은 게이트 스페이서(140) 사이에 형성된 공간의 내부 측면 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있으며 산화물, 질화물, 또는 고유전율(high-k) 물질을 포함할 수 있다. 따라서, 게이트 절연층(133)은 게이트 스페이서(140)의 내부 측면 및 외부로 노출된 반도체 기판(101)의 상면과 핀 구조물들(105)의 상면 위에 형성될 수 있다.
제1 및 제2 게이트 금속층(131, 132)은 금속 또는 반도체 물질을 포함할 수 있으며, 일 실시예에서 서로 다른 물질을 포함할 수 있다. 제1 게이트 금속층(131)은 확산 방지를 위한 배리어 금속층으로 기능할 수 있으며, 티타늄 나이트라이드(TiN) 등을 포함할 수 있다. 제2 게이트 금속층(132)은 텅스텐(W), 구리(Cu), 몰리브덴(Mo) 등의 금속 물질이나, 폴리 실리콘으로 형성될 수 있다. 한편, 일 실시예에 따라, 제1 게이트 금속층(131)과 제2 게이트 금속층(132) 사이에 추가로 다른 금속층이 더 마련될 수도 있다.
다음으로 도 18을 참조하면, 제1 층간 절연층(171) 상에 제2 층간 절연층(172)이 형성되며, 층간 절연층(170)을 관통하는 트렌치(T)가 형성될 수 있다. 제2 층간 절연층(172)은 제1 층간 절연층(171)과 마찬가지로 절연성 물질을 포함하며, 트렌치(T)는 게이트 구조체(130)의 양측에 각각 형성될 수 있다.
포토레지스트 패턴과 같은 별도의 마스크층을 이용하여, 층간 절연층(170)의 일부 영역을 제거함으로써 트렌치(T)를 형성할 수 있다. 트렌치(T)는 활성 영역(110)과 비교하여 제1 방향(X축 방향) 및 제2 방향(Y축 방향)에서 더 작은 폭과 더 짧은 길이를 가질 수 있다. 트렌치(T) 내에서 활성 영역(110)의 상면 일부가 노출될 수 있으며, 일 실시예에 따라, 트렌치(T)를 형성할 때 활성 영역(110)의 일부가 함께 제거될 수도 있다. 이하, 도 19 및 도 20을 함께 참조하여 설명하기로 한다.
도 19 및 도 20은 도 18의 절단선 Ⅳ-Ⅳ` 및 Ⅴ-Ⅴ`를 따라서 절단한 단면들을 도시할 수 있다. 도 19 및 도 20을 참조하면, 트렌치(T)는 활성 영역(110)에 가까워질수록 폭이 좁아지는 형상을 가질 수 있다. 트렌치(T)를 형성하는 과정에서 활성 영역(110)의 일부가 함께 제거될 경우, 활성 영역(110)은 도 19 및 도 20에 도시한 일 실시예보다 더 평탄한 상면을 가질 수도 있다. 한편, 본 발명의 일 실시예에서, 활성 영역(110)의 제2 영역(112)과 소자 분리막(150) 사이는 층간 절연층(170)으로 채워지지 않을 수 있다. 따라서, 제2 영역(112)과 소자 분리막(150) 사이에 빈 공간(VO)가 형성될 수 있다.
다음으로 도 21 및 도 22를 참조하면, 트렌치(T) 내에 내부 절연층(181)이 형성될 수 있다. 내부 절연층(181)은 실리콘 질화물로 형성될 수 있으며, 트렌치(T) 내부에 컨포멀하게 형성될 수 있다. 따라서, 내부 절연층(181)은 트렌치(T)의 내부 측면, 및 트렌치(T) 내부에서 노출된 활성 영역(110)의 상면에 형성될 수 있다. 내부 절연층(181)이 형성된 후에도, 트렌치(T) 내부에 공간이 잔존할 수 있다.
다음으로 도 23 및 도 24를 참조하면, 내부 절연층(181)의 내부 공간에 SOH(Spin-On Hardmask)층(182)을 형성할 수 있다. SOH층(182)은 탄소를 포함할 수 있으며, SOH층(182)의 상면은 층간 절연층(170)의 상면보다 낮게 위치할 수 있다. 즉, SOH층(182)은 내부 절연층(181) 내부의 공간을 전부 채우지 않도록 형성될 수 있다.
도 25 및 도 26을 참조하면, SOH층(182)의 상면을 기준으로 내부 절연층(181)의 일부 영역을 제거할 수 있다. 도 25 및 도 26에 도시한 일 실시예에 따른 공정에 의해, 내부 절연층(181)의 상면이 SOH층(182)의 상면과 공면(co-planar)을 형성할 수 있다.
도 27 및 도 28을 참조하면 SOH층(182)을 제거할 수 있다. SOH층(182)을 제거한 후, 활성 영역(110)의 상면에 형성된 내부 절연층(181)의 적어도 일부 영역을 제거하여 측면 절연층(180)을 형성할 수 있다. 따라서 측면 절연층(180)은 층간 절연층(170)에 형성된 트렌치(T)의 내부 측면에만 형성될 수 있으며, 활성 영역(110)의 상면이 노출될 수 있다.
측면 절연층(180)의 높이는 도 23 및 도 24를 참조하여 설명한 공정에서 형성되는 SOH층(182)의 높이에 의해 결정될 수 있다. 도 28을 참조하면, 측면 절연층(180)의 상면의 높이가 게이트 구조체(130)의 상면의 높이보다 낮은 것으로 도시되어 있으나, 반드시 이와 같은 형태로 한정되는 것은 아니다. 즉, 측면 절연층(180)의 상면이 게이트 구조체(130)의 상면보다 높게 위치할 수도 있으며, 측면 절연층(180)의 상면과 게이트 구조체(130)의 상면이 실질적으로 같은 높이에 위치할 수도 있다.
본 발명의 일 실시예에 따르면, SOH층(182)을 제거한 후 세정 공정이 진행될 수 있다. 상기 세정 공정에 의해, 측면 절연층(180)의 상부에서 노출된 층간 절연층(170)의 일부 영역이 제거되어 트렌치(T) 상부의 폭이 좀 더 넓어질 수도 있다.
다음으로 도 29 및 도 30을 참조하면, 외부로 노출된 활성 영역(110)의 상면에 제1층(121)이 형성될 수 있다. 제1층(121)은 금속 실리사이드층일 수 있으며, 활성 영역(110)의 상면에 금속 물질을 증착하고 열처리 또는 레이저 어닐링 등의 공정을 수행함으로써 형성될 수 있다. 일 실시예에서, 제1층(121)은 티타늄(Ti), 코발트(Co), 니켈(Ni), 텅스텐(W), 구리(Cu), 탄탈륨(Ta), 백금(Pt), 하프늄(Hf), 몰리브덴(Mo), 라듐(La) 또는 그 합금이 실리콘(Si)과 반응하여 형성되는 층일 수 있다.
제1층(121)을 형성한 후 제2층(122)이 형성될 수 있다. 일 실시예에서, 제2층(122)은 티타늄 나이트라이드(TiN), 탄탈륨 나이트라이드(TaN), 텅스텐 나이트라이드(WN) 등으로 형성되는 배리어 금속층일 수 있으며, 물리적 기상 증착(PVD) 공정으로 형성될 수 있다. 따라서, 도 31 및 도 32에 도시한 바와 같이 측면 절연층(180)의 상면과 측면이 만나는 모서리에 인접한 영역에서, 제2층(122)은 돌출부(122P)를 가질 수 있다.
도 33 및 도 34를 참조하면, 제2층(122) 상에 제3층(123)이 형성될 수 있다. 제3층(123)은 제2층(122) 내부의 공간을 채울 수 있으며, 제3층(123)의 상면은 층간 절연층(170)의 상면과 공면을 형성할 수 있다. 제3층(123)은 텅스텐(W), 알루미늄(AL), 몰리브덴(Mo) 등의 금속 물질로 형성될 수 있다.
제3층(123)이 제2층(122)에 의해 둘러싸인 공간을 채우도록 형성되므로, 제3층은 제2층(122)에 형성된 돌출부(122P)에 대응하는 오목부(128)를 가질 수 있다. 오목부(128)는 측면 절연층(180)의 상면과 측면이 만나는 모서리에 인접하여 형성될 수 있다. 오목부(128)는 제2층(122)의 돌출부(122P)에 대응하므로, 오목부(128)가 나타나는 위치는 측면 절연층(180)의 높이에 따라 결정될 수 있다.
도 34를 참조하면, 제3층(123)은 오목부(128)를 기준으로 상부 영역(124)과 하부 영역(125)을 가질 수 있다. 일 실시예에서, 상부 영역(124)은 제3 방향(Z축 방향)을 따라 기판(101)의 상면에 가까워질수록 점점 좁아지는 폭을 가질 수 있다. 이와 달리 하부 영역(125)은 제3 방향(Z축 방향)을 따라 기판(101)의 상면에 가까워질수록 증가하다가 감소하는 폭을 가질 수 있다.
도 9 내지 도 34를 참조하여 설명한 일 실시예에 따른 반도체 장치(100)의 컨택(120)은, 그 상면에서 가장 넓은 폭을 가질 수 있다. 따라서, 컨택(120)의 상부에 마련되는 메탈 라인 등과 컨택(120)의 정렬 및 연결 공정이 좀 더 용이하게 진행될 수 있으며, 그로부터 제조 공정의 불량률을 낮추고 효율성을 개선할 수 있다. 다만, 본 발명의 일 실시예에 따른 반도체 장치(100)에 적용 가능한 컨택(120)의 구조와 형상 등은, 도 5 내지 도 8을 참조하여 설명한 바와 같이 다양하게 변형될 수 있다.
도 35는 본 발명의 일 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.
도 35를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(10)는 컴퓨터 장치(1000)에 적용될 수 있다. 도 35에 도시한 일 실시예에 따른 컴퓨터 장치(1000)는 이미지 센서(1010), 입출력 장치(1020), 메모리(1030), 프로세서(1040), 및 포트(1050) 등을 포함할 수 있다. 본 발명의 일 실시예에 따른 반도체 장치(10)는, 이미지 센서(1010), 메모리(1030), 프로세서(1040) 등에 적용될 수 있다. 이외에 컴퓨터 장치(1000)는 유무선 통신 장치, 전원 장치 등을 더 포함할 수 있다.
도 35에 도시된 구성 요소 가운데, 포트(1050)는 컴퓨터 장치(1000)가 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하기 위해 제공되는 장치일 수 있다. 컴퓨터 장치(1000)는 일반적인 데스크톱 컴퓨터나 랩톱 컴퓨터 외에 스마트폰, 태블릿 PC, 스마트 웨어러블 기기 등을 모두 포괄하는 개념일 수 있다.
프로세서(1040)는 특정 연산이나 명령어 및 태스크 등을 수행할 수 있다. 프로세서(1040)는 중앙 처리 장치(CPU) 또는 마이크로프로세서 유닛(MCU)일 수 있으며, 버스(1060)를 통해 메모리 장치(1030), 입출력 장치(1020), 이미지 센서(1010) 및 포트(1050)에 연결된 다른 장치들과 통신할 수 있다.
메모리(1030)는 컴퓨터 장치(1000)의 동작에 필요한 데이터, 또는 멀티미디어 데이터 등을 저장하는 저장 매체일 수 있다. 메모리(1030)는 랜덤 액세스 메모리(RAM)와 같은 휘발성 메모리나, 또는 플래시 메모리 등과 같은 비휘발성 메모리를 포함할 수 있다. 또한 메모리(1030)는 저장장치로서 솔리드 스테이트 드라이브(SSD), 하드 디스크 드라이브(HDD), 및 광학 드라이브(ODD) 중 적어도 하나를 포함할 수도 있다. 입출력 장치(1020)는 사용자에게 제공되는 키보드, 마우스, 터치스크린 등과 같은 입력 장치 및 디스플레이, 오디오 출력부 등과 같은 출력 장치를 포함할 수 있다.
이미지 센서(1010)는 복수의 트랜지스터를 갖는 센서 회로를 가질 수 있으며, 센서 회로가 본 발명의 일 실시예에 따른 반도체 장치(10)로 구현될 수 있다. 이외에 프로세서(1040)나 메모리(1030) 등에 포함되는 회로들에도 본 발명의 일 실시예에 따른 반도체 장치(10)가 적용될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 반도체 장치
105: 핀 구조물
110: 활성 영역
120: 컨택
121, 221, 321, 421: 제1층
122, 222, 322, 422: 제2층
123, 223, 323, 423: 제3층
124, 224, 324, 424: 상부 영역
125, 225, 325, 425: 하부 영역
126, 226, 326, 426: 제1 영역
127, 227, 327, 427: 제2 영역
130: 게이트 구조체
140: 게이트 스페이서
170: 층간 절연층
180: 측면 절연층

Claims (10)

  1. 기판 상에 마련되는 복수의 핀 구조물들;
    상기 복수의 핀 구조물들 상에 형성되는 활성 영역;
    도전성 영역을 포함하며, 상기 도전성 영역의 상부 영역 및 하부 영역을 정의하는 오목부를 갖는 컨택;
    상기 활성 영역을 덮는 층간 절연층; 및
    상기 층간 절연층과 상기 컨택의 상기 하부 영역 사이에 배치되는 측면 절연층; 을 포함하고,
    상기 측면 절연층의 상면은 상기 오목부와 같거나 상기 오목부보다 낮은 높이에 배치되는 반도체 장치.
  2. 제1항에 있어서,
    상기 상부 영역은, 상기 활성 영역에서 멀어질수록 증가하는 폭을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 하부 영역의 측면은 볼록한 곡면 형상을 갖는 반도체 장치.
  4. 제3항에 있어서,
    상기 하부 영역은, 상기 활성 영역보다 상기 오목부에 더 가까운 위치에서 최대 폭을 갖는 반도체 장치.
  5. 제1항에 있어서,
    상기 하부 영역의 높이는 상기 상부 영역의 높이보다 큰 반도체 장치.
  6. 제1항에 있어서,
    상기 도전성 영역은, 상기 활성 영역에 접촉하는 금속 실리사이드층, 상기 금속 실리사이드층 상에 형성되는 금속층과 배리어 금속층을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 배리어 금속층의 적어도 일부 영역은 상기 층간 절연층, 및 상기 상부 영역의 측면에 접촉하는 반도체 장치.
  8. 제6항에 있어서,
    상기 배리어 금속층의 적어도 일부 영역과 상기 측면 절연층은, 상기 층간 절연층과 상기 하부 영역 사이에 배치되는 반도체 장치.
  9. 제1항에 있어서,
    상기 층간 절연층은 실리콘 산화물을 포함하고, 상기 측면 절연층은 실리콘 질화물을 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 활성 영역은 서로 분리된 제1 활성 영역 및 제2 활성 영역을 포함하며,
    상기 제1 활성 영역과 상기 제2 활성 영역 사이에서 상기 복수의 핀 구조물들을 가로지르며 연장되는 게이트 구조체; 를 더 포함하는 반도체 장치.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210130067A (ko) 2020-04-21 2021-10-29 홍성란 바닥면이 경사진 컵
US20230197823A1 (en) * 2021-12-22 2023-06-22 Intel Corporation Low resistance metal to semiconductor contacts for integrated nmos and pmos transistors

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005867A1 (en) 2014-01-02 2016-01-07 Globalfoundries Inc. Silicide protection during contact metallization and resulting semiconductor structures
US20160012452A1 (en) 2014-07-11 2016-01-14 Mastercard International Incorporated Method and system for determining card holder preference
US20160190325A1 (en) 2014-12-29 2016-06-30 Stmicroelectronics, Inc. High-reliability, low-resistance contacts for nanoscale transistors

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0168158B1 (ko) 1995-08-25 1998-12-15 김주용 비휘발성 메모리 셀 제조방법
KR20090070534A (ko) 2007-12-27 2009-07-01 주식회사 하이닉스반도체 플래시 소자 및 그의 제조 방법
US8009477B2 (en) 2008-07-30 2011-08-30 Qimonda Ag Integrated circuit and method of forming an integrated circuit
US8202776B2 (en) 2009-04-22 2012-06-19 Taiwan Semiconductor Manufacturing Company, Ltd. Method for protecting a gate structure during contact formation
US9136383B2 (en) * 2012-08-09 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8928090B2 (en) 2012-10-31 2015-01-06 International Business Machines Corporation Self-aligned contact structure for replacement metal gate
US9147576B2 (en) 2014-01-23 2015-09-29 International Business Machines Corporation Gate contact with vertical isolation from source-drain
US9299608B2 (en) 2014-05-19 2016-03-29 Globalfoundries Inc. T-shaped contacts for semiconductor device
KR101665761B1 (ko) * 2014-07-24 2016-10-12 주식회사 우리은행 금융 상품 운영 방법 및 이를 실행하는 서버
US9449915B2 (en) 2014-12-24 2016-09-20 Macronix International Co., Ltd. Semiconductor device and method of manufacturing the same
KR102340329B1 (ko) * 2015-03-25 2021-12-21 삼성전자주식회사 반도체 소자
KR102251060B1 (ko) * 2015-04-06 2021-05-14 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20160141034A (ko) * 2015-05-27 2016-12-08 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160005867A1 (en) 2014-01-02 2016-01-07 Globalfoundries Inc. Silicide protection during contact metallization and resulting semiconductor structures
US20160012452A1 (en) 2014-07-11 2016-01-14 Mastercard International Incorporated Method and system for determining card holder preference
US20160190325A1 (en) 2014-12-29 2016-06-30 Stmicroelectronics, Inc. High-reliability, low-resistance contacts for nanoscale transistors

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