CN106128958B - 制造半导体器件的方法 - Google Patents

制造半导体器件的方法 Download PDF

Info

Publication number
CN106128958B
CN106128958B CN201610293686.7A CN201610293686A CN106128958B CN 106128958 B CN106128958 B CN 106128958B CN 201610293686 A CN201610293686 A CN 201610293686A CN 106128958 B CN106128958 B CN 106128958B
Authority
CN
China
Prior art keywords
pattern
layer
insulating layer
forming
sacrificial gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201610293686.7A
Other languages
English (en)
Other versions
CN106128958A (zh
Inventor
李在焕
金相秀
洪祥赫
河承模
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN106128958A publication Critical patent/CN106128958A/zh
Application granted granted Critical
Publication of CN106128958B publication Critical patent/CN106128958B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种制造半导体器件的方法包括：形成从衬底突出的有源图案；在所述有源图案上形成衬里层；在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；在所述有源图案上以及在所述牺牲栅极图案的两侧形成源极/漏极区；形成层间绝缘层以覆盖所述源极/漏极区；在所述层间绝缘层上形成多个封盖绝缘图案，以暴露所述牺牲栅极图案；以及通过使用所述封盖绝缘图案作为刻蚀掩模的刻蚀工艺去除所述牺牲栅极图案和所述衬里层，以形成暴露所述有源图案的间隙区。所述有源图案包括具有比所述衬底的晶格常数大的晶格常数的材料，并且所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的材料。

Description

制造半导体器件的方法
相关申请的交叉引用
本专利申请要求于2015年5月6日在韩国知识产权局提交的韩国专利申请第10-2015-0063252号的优先权，其全部公开内容通过引用合并于此。
技术领域
本发明构思的一些示例实施例涉及制造半导体器件的方法和/或制造包括鳍式场效应晶体管的半导体器件的方法。
背景技术
半导体器件可以包括由金属氧化物半导体场效应晶体管(MOS-FET)组成的多个集成电路(IC)。随着半导体器件的尺寸的减小和设计规则的减少的加速化，MOS-FET越来越缩小。MOS-FET的尺寸的减小可以导致半导体器件的工作性能的劣化。进行了各种研究以克服半导体器件的缩小所关联的技术限制并且提供更高性能的半导体器件。
发明内容
本发明构思的一些示例实施例提供了制造具有改善的电气特性的半导体器件的方法。
本发明构思的其他示例实施例提供了能够在形成半导体器件的栅电极的过程中增加工艺裕度的方法。
根据本发明构思的示例实施例，一种制造半导体器件的方法包括以下步骤：形成从衬底突出的有源图案；在所述有源图案上形成衬里层；在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；在所述有源图案上以及在所述牺牲栅极图案的两侧形成源极/漏极区；形成覆盖所述源极/漏极区的层间绝缘层，所述层间绝缘层具有比所述牺牲栅极图案的顶表面低的顶表面；在所述层间绝缘层上形成封盖绝缘图案，以暴露出所述牺牲栅极图案；以及通过使用所述封盖绝缘图案作为刻蚀掩模的刻蚀工艺来去除所述牺牲栅极图案和所述衬里层，以形成暴露出所述有源图案的间隙区。所述有源图案可以包括具有比所述衬底的晶格常数大的晶格常数的材料，并且所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的材料。
在示例实施例中，形成封盖绝缘图案的步骤可以包括以下步骤：形成至少一个封盖绝缘层，以覆盖所述层间绝缘层的顶表面和所述牺牲栅极图案的顶表面；以及将所述封盖绝缘层图案化，以暴露出所述牺牲栅极图案。
在示例实施例中，将所述封盖绝缘层图案化的步骤可以包括以下步骤：在所述封盖绝缘层上形成保护绝缘图案，以暴露出所述封盖绝缘层的一部分；以及通过回刻蚀工艺去除所述封盖绝缘层的被所述保护绝缘图案暴露的部分。所述封盖绝缘层的所述部分在平面图中可以与所述牺牲栅极图案重叠，并且所述保护绝缘图案可以包括相对于所述封盖绝缘层具有刻蚀选择性的材料。
在示例实施例中，形成至少一个封盖绝缘层的步骤可以包括以下步骤：顺序地形成第一封盖绝缘层和第二封盖绝缘层，并且所述第一封盖绝缘层和所述第二该绝缘层中的至少一个可以包括相对于所述衬里层具有刻蚀选择性的材料。
在示例实施例中，所述第一封盖绝缘层和所述第二封盖绝缘层中的一个可以包括与所述衬里层的材料相同的材料，并且所述第一封盖绝缘层和所述第二封盖绝缘层中的另一个可以包括相对于所述衬里层具有刻蚀选择性的材料。
在示例实施例中，所述衬里层可以包括氮化硅(SiN)、碳氮化硅(SiCN)、硅硼氮化物(SiBN)和硅碳硼氮化物(SiCBN)中的至少一种；并且所述封盖绝缘层可以包括氧碳氮化硅(SiOCN)。
在示例实施例中，所述方法还可以包括以下步骤：在所述有源图案与所述牺牲栅极图案之间形成刻蚀停止图案。所述刻蚀停止图案可以包括相对于所述衬里层和所述封盖绝缘层具有刻蚀选择性的材料。
在示例实施例中，所述方法还可以包括以下步骤：在所述衬底与所述有源图案之间形成缓冲图案。所述缓冲图案可以包括具有比所述衬底的晶格常数大并且与所述有源图案的晶格常数不同的晶格常数的材料。
在示例实施例中，所述缓冲图案可以包括从所述缓冲图案的顶表面突出的突出部，并且所述有源图案可以在所述突出部的顶表面上。
在示例实施例中，形成所述有源图案的步骤可以包括以下步骤；在所述衬底上形成缓冲层；在所述缓冲层上形成有源层；以及将所述有源层图案化以形成限定所述有源图案的沟槽。
在示例实施例中，将所述有源层图案化的步骤可以包括以下步骤：刻蚀所述缓冲层的上部分以形成所述缓冲图案，所述突出部可以由所述沟槽限定。
在示例实施例中，所述有源图案可以包括在所述牺牲栅极图案下方的第一区以及在所述牺牲栅极图案两侧的第二区。形成源极/漏极区的步骤可以包括以下步骤：使所述第二区部分地凹进，以在所述有源图案中形成凹进区；以及使用被所述凹进区暴露的所述有源图案作为种子层执行选择性外延工艺，以形成所述源极/漏极区。
在示例实施例中，所述方法还可以包括以下步骤：在使所述第二区部分地凹进之后，在被所述凹进区暴露的所述有源图案上，执行热处理工艺和等离子体处理工艺中的一种。
在示例实施例中，执行所述热处理工艺和所述等离子体处理工艺中的一种的步骤可以在所述源极/漏极区与所述有源图案之间形成阻挡层。
在示例实施例中，所述阻挡层的材料可以包括与所述有源图案的材料的元素相同的元素。
在示例实施例中，所述方法还可以包括以下步骤：在使所述第二区部分地凹进之前形成栅极间隔件层以覆盖所述牺牲栅极图案。使所述第二区部分地凹进的步骤可以去除所述栅极间隔件层的一部分，以在所述牺牲栅极图案的各个侧壁上形成栅极间隔件。
在示例实施例中，去除所述牺牲栅极图案和所述衬里层的步骤可以去除所述衬里层的被所述间隙区暴露的部分，以在所述有源图案与所述栅极间隔件之间形成衬里图案。
在示例实施例中，所述方法还可以包括以下步骤：在所述衬底上形成器件隔离图案以暴露出所述有源图案的上部分。所述衬里层可以形成为覆盖所述器件隔离图案的顶表面以及所述有源图案的上部分。
在示例实施例中，使所述第二区部分地凹进的步骤可以去除所述衬里层的被所述牺牲栅极图案暴露的部分。
在示例实施例中，所述有源图案可以包括在所述牺牲栅极图案下方的第一区以及在所述牺牲栅极图案两侧的第二区。所述第一区的顶表面可以与所述第二区的顶表面共面，并且形成源极/漏极区的步骤可以包括以下步骤：使用所述第二区作为种子层执行选择性外延工艺，以形成覆盖每个所述第二区的顶表面和各个上部侧表面的覆层。
在示例实施例中，所述方法还可以包括以下步骤：在所述第二区上执行热处理工艺和等离子体处理工艺中的一种，以在所述第二区与所述覆层之间形成阻挡层。
在示例实施例中，所述阻挡层的材料可以包括与所述有源图案的材料的元素相同的元素。
在示例实施例中，所述覆层可以包括：第一侧壁，其相对于所述衬底的顶表面以负的角度倾斜，所述第一侧壁具有第一末端部分；第二侧壁，其相对于所述衬底的顶表面以正的角度倾斜，所述第二侧壁具有第二末端部分；以及第三侧壁，其具有与所述衬底邻近的第三末端部分和第四末端部分，所述第三末端部分连接至所述第一末端部分，并且所述第四末端部分连接至所述第二末端部分。
在示例实施例中，所述第三侧壁可以垂直于所述衬底的顶表面。
在示例实施例中，所述方法还可以包括以下步骤：在所述间隙区中形成栅电极。所述栅电极可以具有比所述层间绝缘层的顶表面低的顶表面。
在示例实施例中，所述有源图案可以包括硅锗。
根据本发明构思的另一示例实施例，一种制造半导体器件的方法可以包括以下步骤：在衬底上形成在各个器件隔离图案之间突出的有源鳍；形成衬里层，以覆盖所述有源鳍的顶表面和侧表面；在所述衬里层上形成牺牲栅极图案，以与所述有源鳍交叉；在所述有源鳍上以及在所述牺牲栅极图案的两侧形成源极/漏极区；形成覆盖所述源极/漏极区并且具有比所述牺牲栅极图案的顶表面低的顶表面的层间绝缘层；在所述层间绝缘层上形成封盖绝缘图案，以暴露出所述牺牲栅极图案；以及用栅电极代替所述牺牲栅极图案。所述有源鳍可以包括具有比所述衬底的晶格常数大的晶格常数的材料，并且所述封盖绝缘图案可以包括相对于所述衬里层具有刻蚀选择性的材料。
在另一示例实施例中，所述有源鳍可以包括在所述牺牲栅极图案下方的第一区以及在所述牺牲栅极图案两侧的第二区，并且所述衬里层可以形成为覆盖所述第一区和所述第二区。形成源极/漏极区的步骤可以包括以下步骤：从所述第二区去除所述衬里层；以及在所述第二区上形成外延层。
在另一示例实施例中，所述方法还可以包括以下步骤：在去除了所述衬里层的暴露的第二区上执行热处理工艺和等离子体处理工艺中的一种。
在另一示例实施例中，所述热处理工艺和所述等离子体处理工艺中的一种可以在形成外延层之前或者在形成外延层的同时执行。
在另一示例实施例中，所述热处理工艺和所述等离子体处理工艺中的一种可以在所述外延层与所述有源鳍之间形成阻挡层。
在另一示例实施例中，所述阻挡层的材料可以包括与所述有源鳍的材料的元素相同的元素。
在另一示例实施例中，所述有源鳍和所述阻挡层的材料中包括的所述元素可以是锗。
在另一示例实施例中，形成源极/漏极区的步骤还可以包括在形成所述外延层之前使所述第二区凹进。
在另一示例实施例中，所述形成封盖绝缘图案的步骤可以包括以下步骤：形成至少一个封盖绝缘层，以覆盖所述层间绝缘层的顶表面和所述牺牲栅极图案的顶表面；在所述封盖绝缘层上形成保护绝缘图案，以暴露出所述封盖绝缘层的一部分；通过回刻蚀工艺来去除所述封盖绝缘层的被所述保护绝缘图案暴露的部分。所述封盖绝缘层的所述部分在平面图中可以与所述牺牲栅极图案重叠，并且所述保护绝缘图案可以包括相对于所述封盖绝缘层具有刻蚀选择性的材料。
在另一示例实施例中，形成至少一个封盖绝缘层的步骤可以包括以下步骤：顺序地形成第一封盖绝缘层和第二封盖绝缘层，所述第一封盖绝缘层和所述第二封盖绝缘层中的至少一个可以包括相对于所述衬里层具有刻蚀选择性的材料。
如在另一示例实施例中，代替所述牺牲栅极图案的步骤可以包括以下步骤：使用所述封盖绝缘图案作为刻蚀掩模来去除所述牺牲栅极图案和所述衬里层，以形成暴露出所述有源鳍的间隙区；形成预备栅电极以填充所述间隙区；以及使所述预备栅电极凹进以形成所述栅电极。
根据本发明构思的另一示例实施例，一种方法包括以下步骤：形成从衬底突出的有源图案；在所述有源图案的上部分上形成衬里层；在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；在所述牺牲栅极图案的顶表面上形成至少一个封盖绝缘层；将所述封盖绝缘层图案化以形成暴露出所述牺牲栅极图案的封盖绝缘图案，所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的氮化物基材料；以及使用所述封盖绝缘图案作为刻蚀掩模来去除所述牺牲栅极图案和所述衬里层，以形成暴露出所述有源图案的间隙区。
在另一示例实施例中，形成至少一个封盖绝缘层的步骤可以包括以下步骤：顺序地形成第一封盖绝缘层和第二封盖绝缘层，所述第一封盖绝缘层包括与所述衬里层的材料相同的材料，并且所述第二封盖绝缘层包括相对于所述衬里层具有刻蚀选择性的材料。
在另一示例实施例中，所述衬里层可以包括氮化硅(SiN)、碳氮化硅(SiCN)、硅硼氮化物(SiBN)和硅碳硼氮化物(SiCBN)中的至少一种；并且所述封盖绝缘层包括氧碳氮化硅(SiOCN)。
附图说明
从下面结合附图的简要描述中将更清楚地理解各示例实施例。附图代表在此描述的非限制性的示例实施例。
图1为示出根据本发明构思的示例实施例的半导体器件的平面图。
图2为示出沿着图1的线I-I’、II-II’、和III-III’截取的垂直截面的截面图。
图3为示出根据本发明构思的另一个示例实施例的半导体器件的截面图。
图4至图17为示出根据本发明构思的另一个示例实施例的制造半导体器件的方法的截面图。
图18为示出包括根据本发明构思的各示例实施例的半导体器件的CMOS SRAM单元的等效电路图。
图19为示出包括根据本发明构思的各示例实施例的半导体器件的电子系统的示例的框图。
图20为示出包括根据本发明构思的各示例实施例的半导体器件的电子装置的示例的框图。
图21为被示出为根据本发明构思的各示例实施例的电子系统的示例的移动电话的透视图。
应当注意，这些附图旨在示出在某些示例实施例中利用的方法、结构和/或材料的一般特性，并且补充下面提供的书面描述。然而这些附图未按照比例绘制，并且可能不会精确地反映任何给定实施例的精确的结构特性或性能特性，并且不应解释为限定或限制各示例实施例所涵盖的值或性质的范围。例如，分子、层、区和/或结构元件的相对厚度和定位可以为了清楚起见而减小或夸大。相似或相同的附图标记在不同附图中的使用旨在表示相似或相同的元件或特征的存在。
具体实施方式
现在将参照示出各示例实施例的附图来更加全面地描述本发明构思的各示例实施例。然而，本发明构思的各示例实施例可按照许多不同的形式实现，并且不应理解为限于本文阐述的实施例，相反，提供这些实施例是为了使得本公开是彻底和完整的，并且向本领域技术人员充分地传达各示例实施例的构思。在附图中，层和区的厚度为清楚起见而夸大。附图中的相同的附图标记表示相同的元件，因此将省略对其的描述。
应当理解，当一个元件被称作“连接至”或者“耦接至”另一元件时，所述一个元件可以直接“连接至”或者“耦接至”另一元件，或者也可以存在中间元件。相反，当一个元件被称作“直接连接至”或者“直接耦接至”另一元件时，不存在中间元件。相同的附图标记始终表示相同的元件。如在本文中使用的那样，术语“和/或”包括相关所列项目中的一个或多个的任何及全部组合。用于描述元件或层之间的关系的其他词语应当按照相同的方式来解释(例如，“在……之间”与“直接在……之间”、“邻近于”与“直接邻近于”、“在……上”与“直接在……上”)。
应当理解，虽然术语“第一”、“第二”等在本文中可以用于描述各种元件、部件、区、层和/或部分，但是这些元件、部件、区、层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，下面讨论的第一元件、部件、区、层或部分可以被称为第二元件、部件、区、层或部分，而不脱离各示例实施例的指教。
空间相对术语，例如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等，在本文中为便于描述可以用于描述附图中所示的一个元件或特征与另一个(些)元件或特征的关系。应该理解，空间相对术语旨在涵盖使用中或操作中的除图中所示指向之外的器件的不同指向。例如，如果附图中的器件被翻转，则被描述为“在”其他元件或特征“之下”或“在”其他元件或特征“下方”的元件将因此被指向为“在”其他元件或特征“之上”。因此，示例性术语“在……之下”可以涵盖“在……之上”和“在……之下”两种指向。所述器件可以有另外的指向(旋转90度或在其他指向处)并且相应地解释在此使用的空间相对描述语。
在本文中使用的术语仅仅是为了描述具体的实施例并且并非旨在限制各示例实施例。如在本文中使用的那样，除非上下文另外明确表示，否则单数形式“一个”、“一”和“该”也旨在包括复数形式。还应当理解，术语“包括”、“包括……的”、“包含”和/或“包含……的”，如果在本文中使用，则指定存在所述特征、整体、步骤、操作、元件和/或部件，但不排除存在或增加一个或多个其他特征、整体、步骤、操作、元件、部件和/或它们的组。
本发明构思的各示例实施例在本文中参照作为各示例实施例的理想实施例(和中间结构)的示意性示图的截面图来描述。因此，由例如制造技术和/或公差而导致的示意图的形状的变化是可预期的。因此，本发明构思的各示例实施例不应理解为限于本文示出的区域的特定形状，而是包括由例如制造而导致的形状的偏差。例如，示为矩形的注入区可以具有圆形特征或曲线特征，和/或在其边缘处的注入浓度的梯度变化，而非从注入区到非注入区的二元变化。同样地，通过注入形成的掩埋区可导致在掩埋区与通过其发生注入的表面之间的区域中的一些注入。因此，附图中示出的区域其本质上是示意性的，并且其形状并非旨在说明器件的区域的实际形状，也并非旨在限制各示例实施例的范围。
如通过本发明构思的实体所理解的那样，根据在此描述的各种实施例的器件以及形成器件的方法可以在诸如集成电路等的微电子器件中实施，其中根据在此描述的各种实施例的多个器件集成在同一个微电子器件中。因此，本文示出的(各)截面图可以在微电子器件中在无需正交的两个不同的方向上进行重复。因此，实施根据在此描述的各种实施例的器件的微电子器件的平面图可以包括基于该微电子器件的功能的呈阵列和/或呈二维图案的多个器件。
根据在此描述的各种实施例的多个器件可以根据微电子器件的功能而散布于其他器件中。此外，根据在此描述的各种实施例的多个微电子器件可以在可以与所述两个不同方向正交的第三方向上重复，以提供三维集成电路。
因此，在此示出的(各)截面图为沿着平面图中的两个不同方向和/或透视图中的三个不同方向延伸的根据在此描述的各种实施例的多个器件提供支持。例如，当单个有源区在器件/结构的截面图中示出时，该器件/结构上可以包括多个有源区和晶体管结构(或者在适当的情况下为存储器单元结构、栅极结构等)，如该器件/结构的平面图所示的那样。
除非另外定义，否则在本文中使用的所有术语(包括技术术语和科学术语)具有与本发明构思的各示例实施例所属领域的普通技术人员所通常理解的含义相同的含义。还应当理解，诸如通常使用的词典中定义的那些术语之类的术语，应当解释为具有与其在相关技术的上下文中的含义一致的含义，并且不应在理想化的或者过于正式的意义上进行解释，除非在此明确地这样定义。
图1为示出根据本发明构思的示例实施例的半导体器件的平面图。图2为示出沿着图1的线I-I’、线II-II’和线III-III’截取的垂直截面的截面图。
参照图1和图2，缓冲图案111可以设置在衬底100上，并且各个有源图案121可以设置在缓冲图案111上。衬底100可以是或者可以包括半导体晶圆，其由硅、锗、硅锗、或者III-V族半导体化合物中的至少一种制成。
缓冲图案111可以包括晶格常数不同于衬底100的晶格常数的材料。例如，缓冲图案111的晶格常数可以大于衬底100的晶格常数。作为一个示例，在衬底100是硅晶圆的情况下，缓冲图案111可以由硅-锗层形成或者包括硅-锗层。缓冲图案111可以包括：在与衬底100的顶表面垂直的方向上突出的各个突出部111p。各个突出部111p可以从缓冲图案111连续地延伸，从而构成单层。
各个有源图案121可以设置在各个突出部111p的顶表面上。各个有源图案121可以在第一方向D1上延伸并且可以在与第一方向D1交叉的第二方向D2上排布。各个有源图案121可以从缓冲图案111朝向垂直于第一方向D1和第二方向D2的第三方向D3突出。第一方向D1和第二方向D2可以选取为平行于衬底100的顶表面。各个突出部111p中的每一个可以沿着有源图案121中对应的一个的底表面或者在第一方向D1上延伸。
缓冲图案111可以由这样的材料形成或者包括这样的材料：其晶格结构与各个有源图案121的晶格结构相同，但其晶格常数不同于各个有源图案121的晶格常数。在各示例实施例中，缓冲图案111可以由这样的材料形成或者包括这样的材料：其晶格常数小于各个有源图案121的晶格常数。作为一个示例，缓冲图案111可以包括Si1-xGex层，并且各个有源图案121可以包括Ge层。作为另一个示例，缓冲图案111可以包括Si1-zGez层，并且各个有源图案121可以包括Si1-wGew层(其中z<w)。作为再一个示例，缓冲图案111可以包括In1-zGazAs层，并且各个有源图案121可以包括In1-wGawAs层(其中z>w)。在这些情况下，缓冲图案111可以向(例如，PMOSFET的)各个有源图案121施加压缩应力。
在其他示例实施例中，缓冲图案111可以由这样的材料形成或者包括这样的材料：其晶格常数大于各个有源图案121的晶格常数。作为一个示例，缓冲图案111可以包括Si1- xGex层，并且各个有源图案121可以包括Si1-yGey层(其中x>y)。作为另一个示例，缓冲图案111可以包括In1-xGaxAs层，并且各个有源图案121可以包括In1-yGayAs层(其中x<y)。在这些情况下，缓冲图案111可以向(例如，NMOSFET的)各个有源图案121施加拉伸应力。如上所述，缓冲图案111与各个有源图案121之间的晶格常数之差可以使缓冲图案111的应力缓和并且向各个有源图案121施加应力。
各个器件隔离图案115可以设置在衬底100上。各个器件隔离图案115可以暴露出各个有源图案121的上部分。在下文中，各个有源图案121的被各个器件隔离图案115暴露的上部分将被称为“各个有源鳍AF”。各个器件隔离图案115可以由例如氧化硅、氮化硅、或氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅、或氮氧化硅中的至少一种。
各个栅极结构GS可以设置在衬底100上，以与各个有源图案121交叉。各个栅极结构GS可以在第二方向D2上延伸并且可以在第一方向D1上彼此分隔开。各个栅极结构GS可以部分地覆盖各个有源图案121的顶表面和侧表面。换言之，各个栅极结构GS可以设置为与各个有源图案121交叉并且覆盖各个有源鳍AF的顶表面和侧表面。在下文中，各个有源鳍AF的位于各个栅极结构GS下方的部分可以称为“各个沟道区CH”。换言之，各个沟道区CH可以是各个有源图案121的被器件隔离图案115暴露并且位于各个栅极结构GS下方的部分。各个栅极间隔件SP可以设置在各个栅极结构GS的侧壁上。各个栅极间隔件SP可以沿着各个栅极结构GS的侧壁或者在第二方向D2上延伸。各个栅极间隔件SP可以由例如氮化硅、氮氧化硅、或低k介电材料(例如，碳氮化硅)中的至少一种形成，或者包括例如氮化硅、氮氧化硅、或低k介电材料(例如，碳氮化硅)中的至少一种。在某些实施例中，各个有源图案121可以包括位于各个栅极结构GS下方的各个第一区R1以及位于各个栅极结构GS两侧的各个第二区R2。各个第一区R1的上部分可以对应于各个沟道区CH。在本实施例中，各个第一区R1的上表面可以位于比各个第二区R2的上表面所在的水平更高的水平处。
各个栅极结构GS中的每一个可以包括栅电极GE、栅电极GE上的栅极封盖图案GP、以及栅电极GE与各个栅极间隔件SP之间的栅极介电图案GD。在各示例实施例中，栅极介电图案GD可以布置在栅电极GE与各个有源图案121之间并且可以从各个有源图案121水平地延伸，以部分地覆盖各个器件隔离图案115的顶表面。栅极介电图案GD可以沿着栅电极GE的底表面延伸。
栅电极GE可以由导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)中的至少一种形成，或者包括导电金属氮化物(例如，氮化钛或氮化钽)或金属(例如，铝或钨)中的至少一种。栅极介电图案GD可以由至少一个高k介电层形成，或者包括至少一个高k介电层。例如，栅极介电图案GD可以包括氧化铪、硅酸铪、氧化锆、或硅酸锆中的至少一种，但是本发明构思的各示例实施例不限于此。栅极封盖图案GP可以由例如氮化硅或氮氧化硅中的至少一种形成，或者包括例如氮化硅或氮氧化硅中的至少一种。
各个衬里图案126可以设置在各个有源图案121与各个栅极间隔件SP之间。各个衬里图案126可以由氮化物基材料形成或者包括氮化物基材料。例如，各个衬里图案126可以包括氮化硅(SiN)、碳氮化硅(SiCN)、硅硼氮化物(SiBN)、或硅碳硼氮化物(SiCBN)中的至少一种。各个衬里图案126可以沿着各个栅极间隔件SP的底表面或者在第二方向D2上延伸。
各个源极/漏极区SD可以设置在每个栅极结构GS的两侧。换言之，各个源极/漏极区SD可以设置在各个有源图案121的各个第二区R2上。在示例实施例中，各个源极/漏极区SD中的每一个可以是通过外延工艺生长的外延层，其中将对应的一个第二区R2的顶表面以及对应的一个第一区R1的上部侧壁用作种子层。对于PMOSFET,各个源极/漏极区SD可以包括能够向各个沟道区CH施加压缩应力的材料。例如，在各个有源图案121包括SiG层的情况下，各个源极/漏极区SD可以包括SiGe层，SiGe层比各个有源图案121具有更大的晶格常数或者更高的锗浓度。对于NMOSFET，各个源极/漏极区SD可以包括能够向各个沟道区CH施加拉伸应力的材料。例如，在各个有源图案121包括SiGe层的情况下，各个源极/漏极区SD可以包括：Si层或SiC层，其晶格常数小于各个有源图案121的晶格常数；或者SiGe层，其锗浓度低于各个有源图案121的锗浓度。各个源极/漏极区SD可以掺杂为具有p导电类型或n导电类型。
各个源极/漏极区SD中的每一个可以具有：下部侧壁LSW，其相对于衬底100的顶表面以实质上负的角度倾斜；以及上部侧壁USW，其相对于衬底100的顶表面以实质上正的角度倾斜。下部侧壁LSW和与之邻近的上部侧壁USW可接触，以形成顶点。
阻挡层140可以插入在各个源极/漏极区SD与各个有源图案121之间。换言之，阻挡层140可以插入在各个源极/漏极区SD与各个第二区R2的顶表面之间以及各个源极/漏极区SD与各个第一区R1的上部侧壁之间。阻挡层140可以包括与各个有源图案121中含有的元素相同的元素。例如，在各个有源图案121包括硅锗的情况下，阻挡层140可以包括锗。阻挡层140可以具有从约0nm到约3nm范围内的厚度。
下部层间绝缘层150可以设置在衬底100上，以覆盖各个源极/漏极区SD和各个栅极结构GS。下部层间绝缘层150可以具有与各个栅极结构GS的顶表面共面的顶表面。下部层间绝缘层150可以由例如氧化硅层或低k介电层中的至少一种形成，或者包括例如氧化硅层或低k介电层中的至少一种。下部层间绝缘层150可以形成为覆盖被各个栅极结构GS暴露的各个器件隔离图案115。
在示例实施例中，上部层间绝缘层(未示出)可以设置在下部层间绝缘层150上。上部层间绝缘层可以覆盖各个栅极结构GS的顶表面。上部层间绝缘层可以包括氧化硅层、氮化硅层、氮氧化硅层、或低k介电层中的至少一种。各个第一接触插塞件和各个第二接触插塞件(未示出)可以形成为穿过上部层间绝缘层和下部层间绝缘层150。各个第一接触插塞件可以电连接至各个源极/漏极区SD并且各个第二接触插塞件可以电连接至栅电极GE。各个互连线(未示出)可以设置在上部层间绝缘层上，以耦接至各个第一接触插塞件和各个第二接触插塞件。各个互连线可以配置为通过各个第一接触插塞件和各个第二接触插塞件向各个源极/漏极区SD和栅电极GE施加电压。各个第一接触插塞件和各个第二接触插塞件以及各个互连线可以由至少一种导电材料形成，或者包括至少一种导电材料。
图3为示出根据本发明构思的另一个示例实施例的半导体器件的截面图。具体地，图3示出了沿着图1的线I-I’、线II-II’和线III-III’截取的垂直截面。在下面的描述中，先前描述的元件可以用相似或相同的附图标记来识别，而为了简要起见，不重复对其的重复描述。
参照图1和图3，各个有源图案121可以包括位于各个栅极结构GS下方的各个第一区R1以及位于各个栅极结构GS两侧的各个第二区R2。在本实施例中，各个第二区R2可以具有与各个第一区R1的顶表面实质上共面的顶表面。换言之，各个第一区R1的顶表面可以位于与各个第二区R2的顶表面实质上相同的水平上。这里，位于各个栅极结构GS下方并且被各个器件隔离图案115暴露的各个第一区R1的上部分可以作为各个沟道区CH。
各个覆层145可以设置在各个有源图案121的各个第二区R2上。各个覆层145可以覆盖被各个器件隔离图案115暴露的各个第二区R2的顶表面和侧表面。在示例实施例中，各个覆层145可以是使用各个第二区R2的暴露的顶表面和侧表面作为种子层来外延生长的图案。对于PMOSFET，各个覆层145可以包括能够向各个沟道区CH施加压缩应力的材料。例如，在各个有源图案121包括SiGe层的情况下，各个覆层145可以包括SiGe层，SiGe层比各个有源图案121具有更大的晶格常数或者更高的锗浓度。对于NMOSFET，各个覆层145可以包括能够向各个沟道区CH施加拉伸应力的材料。例如，在各个有源图案121包括SiGe层的情况下，各个覆层145可以包括：Si层或SiC层，其晶格常数小于各个有源图案121的晶格常数；或者SiGe层，其锗浓度低于各个有源图案121的锗浓度。各个覆层145可以掺杂为具有p导电类型或n导电类型。除此之外，各个第二区R2的邻近于各个覆层145的部分可以掺杂为具有p导电类型或n导电类型。各个覆层145以及各个第二区R2的掺杂的部分可以作为MOSFET的各个源极/漏极区SD。
各个覆层145中的每一个可以具有：第一侧壁145S1，其相对于衬底100的顶表面以实质上负的角度倾斜；第二侧壁145S2，其实质上垂直于衬底100的顶表面；以及第三侧壁145S3，其相对于衬底100的顶表面以实质上正的角度倾斜。第二侧壁145S2可以接触在其下的第一侧壁145S1，以形成下部顶点，并且也可以接触在其上的第三侧壁145S3，以形成上部顶点。
阻挡层140可以插入在各个覆层145与各个有源图案121之间。阻挡层140可以插入在各个覆层145与各个第二区R2的顶表面之间以及各个覆层145与各个第二区R2的侧壁之间。阻挡层140可以包括与各个有源图案121中含有的元素相同的元素。例如，在各个有源图案121包括硅锗的情况下，阻挡层140可以包括锗。阻挡层140可以具有从约0nm到约3nm范围内的厚度。
根据本发明构思的各示例实施例的制造半导体器件的方法将参照图4至图17来描述，图4至图17中每一个附图示出了沿着图1的线I-I’、线II-II’和线III-III’截取的垂直截面。
参照图4，缓冲层110和有源层120可以顺序地形成在衬底100上。衬底100可以是或者可以包括半导体晶圆，其由硅、锗、硅锗、或者III-V族半导体化合物中的至少一种制成。缓冲层110可以由这样的材料形成或者包括这样的材料：其晶格常数不同于衬底100的晶格常数。例如，缓冲层110可以由晶格常数大于衬底100的晶格常数的材料形成。在某些实施例中，缓冲层110可以由这样的材料形成或者包括这样的材料：其晶格结构相同于有源层120的晶格结构，但其晶格常数不同于有源层120的晶格常数。
对于PMOS场效应晶体管而言，缓冲层110可以形成为向有源层120施加压缩应力。例如，缓冲层110可以形成为具有比有源层120的晶格常数小的晶格常数。作为一个示例，缓冲层110可以由Si1-xGex层形成，并且有源层120可以由Ge层形成。作为另一个示例，缓冲层110可以由Si1-zGez层形成，并且有源层120可以由Si1-wGew层形成(其中z<w)。作为再一个示例，缓冲层110可以由In1-zGazAs层形成，并且有源层120可以由In1-wGawAs层形成(其中z>w)。
对于NMOS场效应晶体管而言，缓冲层110可以形成为向有源层120施加拉伸应力。例如，缓冲层110可以形成为具有比有源层120的晶格常数大的晶格常数。作为一个示例，缓冲层110可以由Si1-xGex层形成，并且有源层120可以由Si层形成。作为另一个示例，缓冲层110可以由Si1-xGex层形成，并且有源层120可以由Si1-yGey层形成(其中x>y)。作为再一个示例，缓冲层110可以由In1-xGaxAs层形成，并且有源层120可以由In1-yGayAs层形成(其中x<y)。
缓冲层110可以通过外延生长工艺形成，其中衬底100被用作种子层，并且有源层120可以通过外延生长工艺形成，其中缓冲层110被用作种子层。外延生长工艺可以使用例如化学气相沉积(CVD)技术或分子束外延(MBE)技术来进行。在各示例实施例中，缓冲层110和有源层120可以在同一个室中先后形成。在下文中，为了简洁的描述，将描述本实施例中的一个示例，其中衬底100为硅晶圆并且缓冲层110和有源层120由硅锗(SiGe)层形成。
参照图5，可以将有源层120图案化，以形成限定各个有源图案121的各个沟槽T。
在各示例实施例中，各个沟槽T的形成可以包括：在有源层120上形成各个掩模图案(未示出)；以及使用各个掩模图案作为刻蚀掩模执行各向异性刻蚀工艺。可以执行各向异性刻蚀工艺以刻蚀缓冲层110的上部分，并且从而形成缓冲图案111。缓冲图案111可以包括由各个沟槽T限定的各个突出部111p。换言之，各个有源图案121可以形成在各个突出部111p的顶表面上。如图1所示，各个有源图案121可以在第一方向D1上延伸，并且可以在与第一方向D1交叉的第二方向上彼此分隔开。
此后，各个器件隔离图案115可以形成在各个沟槽T内。各个器件隔离图案115可以形成为暴露出各个有源图案121的上部分。在各示例实施例中，各个器件隔离图案115的形成可以包括：在衬底100上形成器件隔离层以填充各个沟槽T并且覆盖各个有源图案121，随后，使器件隔离层平坦化以暴露出各个有源图案121的顶表面。其后，可以使平坦化的器件隔离层凹进以形成暴露出各个有源图案121的上部分的各个器件隔离图案115。被各个器件隔离图案115暴露的各个有源图案121的上部分可以作为各个有源鳍AF。各个器件隔离图案115可以由例如氧化硅、氮化硅、或氮氧化硅中的至少一种形成，或者包括例如氧化硅、氮化硅、或氮氧化硅中的至少一种。
参照图6，衬里层125可以形成在衬底100上。衬里层125可以形成为覆盖各个器件隔离图案115和各个有源图案121的上部分。换言之，衬里层125可以覆盖各个有源鳍AF的顶表面和侧表面以及各个器件隔离图案115的顶表面。根据本发明构思的各示例实施例，衬里层125可以由氮化物基材料形成。例如，衬里层125可以包括氮化硅(SiN)、碳氮化硅(SiCN)、硅硼氮化物(SiBN)、或硅碳硼氮化物(SiCBN)中的至少一种。衬里层125可以通过原子层沉积(ALD)工艺、低压化学气相沉积(LPCVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、或者等离子体硝化工艺形成。衬里层125可以防止或抑制各个有源鳍AF在随后的处理中被损坏。例如，由于衬里层125的存在，可以防止或抑制各个有源鳍AF的被衬里层125覆盖的部分在随后的用于形成(例如，图7的)牺牲栅极图案134的热处理中被氧化，或者被牺牲栅极图案134中含有的氧原子氧化。
参照图7，各个牺牲栅极结构SGS可以形成在衬底100上。各个牺牲栅极结构SGS可以在第一方向D1(例如，图1所示)上排列并且可以在(例如，图2的)第二方向上延伸，以与各个有源图案121交叉。
各个牺牲栅极结构SGS中的每一个可以包括刻蚀停止图案132、牺牲栅极图案134、以及栅极掩模图案136，其顺序地堆叠在衬底100上。刻蚀停止图案132和牺牲栅极图案134可以形成为覆盖各个有源鳍AF和各个器件隔离图案115的顶表面。栅极掩模图案136可以形成在牺牲栅极图案134的顶表面上，以沿着牺牲栅极图案134延伸。各个牺牲栅极结构SGS可以通过在衬底100上顺序地形成刻蚀停止层、牺牲栅极层、以及栅极掩模层以覆盖各个有源鳍AF并随后将这些层图案化来形成。刻蚀停止层可以包括相对于衬里层125具有刻蚀选择性的材料。作为一个示例，刻蚀停止层可以由氧化硅层形成或者包括氧化硅层。牺牲栅极层可以包括相对于刻蚀停止层具有刻蚀选择性的材料。例如，牺牲栅极层可以由多晶硅层形成或者包括多晶硅层。牺牲栅极层可以通过化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、或者原子层沉积(ALD)工艺来形成。栅极掩模层可以由氮化硅层或氮氧化硅层形成，或者包括氮化硅层或氮氧化硅层。
因为牺牲栅极结构SGS形成为与有源图案121交叉，所以第一区R1和各个第二区R2可以在每个有源图案121中进行限定。例如，第一区R1可以是有源图案121的位于牺牲栅极结构SGS下方并且与之重叠的部分。各个第二区R2可以是有源图案121的位于牺牲栅极结构SGS两侧并且被第一区R1彼此水平地分隔开的其他部分。
接下来，栅极间隔件层138可以形成在衬底100上，以共形地覆盖各个牺牲栅极结构SGS。栅极间隔件层138可以由氮化硅层或氮氧化硅层形成，或者包括氮化硅层或氮氧化硅层。栅极间隔件层138可以通过沉积工艺(例如，CVD或ALD)形成。
参照图8，各个有源图案121的上部分可以从各个牺牲栅极结构SGS的两侧去除。例如，可以去除各个有源图案121的各个第二区R2的上部分。因此，各个凹进区RS可以形成在各个有源图案121中。各个凹进区RS的底表面可以对应于低于各个第一区R1的顶表面的各个第二区R2的顶表面。各个凹进区RS可以形成为部分地暴露各个第一区R1。在本实施例中，各个凹进区RS的侧表面(即，各个第一区R1的上部侧表面)示出为与衬底100的顶表面垂直，但是本发明构思的各示例实施例不限于此。例如，各个凹进区RS的侧表面可以形成为具有凸形轮廓。
在各示例实施例中，各个有源图案121的去除可以包括：在衬底100上形成掩模图案(未示出)；以及使用掩模图案作为刻蚀掩模执行刻蚀工艺。刻蚀工艺可以用干法刻蚀或湿法刻蚀方式进行。在刻蚀工艺过程中，也可以刻蚀栅极间隔件层138以在各个牺牲栅极结构SGS的侧壁上形成各个栅极间隔件SP。此外，可以执行刻蚀工艺以去除被各个牺牲栅极结构SGS暴露的衬里层125。换言之，可以部分地去除衬里层125以暴露各个第二区R2。因此，衬里层125可以保留在各个牺牲栅极结构SGS与各个第一区R1之间以及各个牺牲栅极结构SGS与各个器件隔离图案115之间。
参照图9，各个源极/漏极区SD可以形成在各个牺牲栅极结构SGS两侧。换言之，各个源极/漏极区SD可以形成在各个有源图案121的各个第二区R2上。各个源极/漏极区SD可以形成为填充各个凹进区RS。在各示例实施例中，各个源极/漏极区SD可以通过选择性外延生长工艺来形成，其中被各个凹进区RS暴露的各个有源图案121的表面被用作种子层。换言之，各个源极/漏极区SD可以包括外延层。对于PMOSFET，各个源极/漏极区SD可以由能够向各个有源鳍AF施加压缩应力的材料形成。例如，在各个有源图案121包括SiGe层的情况下，各个源极/漏极区SD可以由比各个有源图案121具有更大的晶格常数或者更高的锗浓度的SiGe层形成。相反，对于NMOSFET，各个源极/漏极区SD可以由能够向各个有源鳍AF施加拉伸应力的材料形成。例如，在各个有源图案121包括SiGe层的情况下，各个源极/漏极区SD可以由Si层或SiC层(其晶格常数小于各个有源图案121的晶格常数)或者SiGe层(其锗浓度低于各个有源图案121的锗浓度)形成。然而，本发明构思的各示例实施例不限于此。在外延生长工艺期间或之后，各个源极/漏极区SD可以用杂质进行掺杂以具有p导电类型或n导电类型。
各个源极/漏极区SD中的每一个可以具有：下部侧壁LSW，其相对于衬底100的顶表面以实质上负的角度倾斜；以及上部侧壁USW，其相对于衬底100的顶表面以实质上正的角度倾斜。下部侧壁LSW可以接触与之邻近的上部侧壁USW以形成顶点。
在各示例实施例中，在各个源极/漏极区SD的形成之前或期间，可以在衬底100上进行预处理工艺。预处理工艺例如可以是热处理工艺或者等离子体处理工艺，其可以使用氢气来进行。热处理工艺或等离子体处理工艺可以在400℃或更高的温度下进行。在用于形成各个凹进区RS的干法或湿法刻蚀工艺之后，自然氧化层可以形成在被各个凹进区RS暴露的各个有源图案121的表面上。如同在本实施例中那样，在各个有源图案121包括含Ge层(例如，SiGe层)的情况下，与由硅层形成的各个有源图案121相比，自然氧化层可以更容易地形成在各个有源图案121上。因此，有必要在用于形成各个源极/漏极区SD的外延生长工艺之前或期间，从各个有源图案121的被各个凹进区RS暴露的表面去除自然氧化层。可以进行预处理工艺以去除这样的自然氧化层。
作为预处理工艺的结果，阻挡层140可以形成在各个有源图案121的被各个凹进区RS暴露的表面上。换言之，阻挡层140可以形成在各个源极/漏极区SD与各个有源图案121之间。阻挡层140可以包括缓冲图案111和各个有源图案121中含有的锗。在预处理工艺期间，缓冲图案111和各个有源图案121中的锗原子可以被隔离在通过各个凹进区RS暴露的各个有源图案121的表面中，从而形成阻挡层140。阻挡层140可以形成为具有从约0nm到约3nm范围内的厚度。
如上所述，各个源极/漏极区SD的形成可以包括：去除各个第二区R2的上部分以形成各个凹进区RS；以及进行选择性外延工艺，其中被各个凹进区RS暴露的各个有源图案121被用作种子层。然而，本发明构思的各示例实施例不限于此。在其他示例实施例中，用于去除各个第二区R2的上部分的过程可以省略，如将参照图10和图11更详细地描述的那样。
参照图10，各向异性刻蚀工艺可以在图7的结构上进行。可以进行各向异性刻蚀工艺以暴露各个第二区R2的顶表面和侧表面以及位于各个牺牲栅极结构SGS两侧的各个器件隔离图案115的顶表面。因此，各个栅极间隔件SP可以形成在各个牺牲栅极结构SGS的侧壁上。除此之外，可以去除被各个牺牲栅极结构SGS暴露的衬里层125。各向异性刻蚀工艺可以包括例如反应性离子刻蚀工艺，但是本发明构思的各示例实施例不限于此。此外，在各向异性刻蚀工艺期间，可以暴露各个牺牲栅极结构SGS的顶表面并因此可以部分地刻蚀各个栅极掩模图案136。不同于图8的情况，在省略了去除各个第二区R2的过程的情况下，各个第一区R1的顶表面可以形成为与各个第二区R2的顶表面实质上共面。换言之，各个第一区R1的顶表面可以位于与各个第二区R2的顶表面所在的水平实质上相同的水平处。
参照图11，各个覆层145可以形成在各个牺牲栅极结构SGS的两侧。换言之，各个覆层145可以形成在各个有源图案121的各个第二区R2上。在各示例实施例中，各个覆层145可以通过选择性外延生长工艺形成，其中被各个器件隔离图案115暴露的各个第二区R2的顶表面和侧表面被用作种子层。换言之，各个覆层145可以是外延生长层。对于PMOSFET，各个覆层145可以由能够向各个有源鳍AF施加压缩应力的材料形成。例如，在各个有源图案121包括SiGe层的情况下，各个覆层145可以由SiGe层形成，SiGe层比各个有源图案121具有更大的晶格常数或者更高的锗浓度。相反，对于NMOSFET,各个覆层145可以由能够向各个有源鳍AF施加拉伸应力的材料形成。例如，在各个有源图案121包括SiGe层的情况下，各个覆层145可以由Si层或SiC层形成，其晶格常数小于各个有源图案121的晶格常数，或者由SiGe层形成，其锗浓度低于各个有源图案121的锗浓度。但是本发明构思的各示例实施例不限于此。在外延生长工艺期间或之后，各个覆层145可以用杂质进行掺杂。在某些实施例中，在掺杂各个覆层145的过程中，可以用杂质部分地掺杂各个第二区R2。因此，各个覆层145以及各个第二区R2的掺杂的部分可以作为MOSFET的各个源极/漏极区SD。各个源极/漏极区SD的导电类型可以是p类型或n类型。
各个覆层145中的每一个可以具有：第一侧壁145S1，其相对于衬底100的顶表面以实质上负的角度倾斜；第二侧壁145S2，其实质上与衬底100的顶表面垂直；以及第三侧壁145S3，其相对于衬底100的顶表面以实质上正的角度倾斜。第二侧壁145S2可以接触其下的第一侧壁145S1以形成下部顶点并且也可以接触其上的第三侧壁145S3以形成上部顶点。
在各示例实施例中，在各个覆层145的形成之前或期间，参照图9描述的预处理工艺可以在衬底100上进行。预处理工艺可以是例如热处理工艺或等离子体处理工艺，其可以使用氢气来进行。热处理工艺或等离子体处理工艺可以在400℃或更高的温度下进行。可以进行预处理工艺以从被各个器件隔离图案115暴露的各个第二区R2的表面去除自然氧化层。作为预处理工艺的结果，阻挡层140可以形成在被各个器件隔离图案115暴露的各个第二区R2的表面上。换言之，阻挡层140可以形成在各个覆层145与各个第二区R2的顶表面之间以及各个覆层145与各个第二区R2的侧表面之间。阻挡层140可以包括缓冲图案111中和各个有源图案121中含有的锗。在预处理工艺期间，缓冲图案111中的锗原子可以沿着各个有源图案121的各个第二区R2的表面扩散，和/或各个有源图案121中的锗原子可以隔离在被各个器件隔离图案115暴露的各个第二区R2的表面中，从而形成阻挡层140。阻挡层140可以形成为具有从约0nm到约3nm范围内的厚度。
接下来，可以继续制造半导体器件的过程。在下文中，为了简洁的描述，将描述一个示例，其中随后的过程在图9的结构上进行。
参照图12，下部层间绝缘层150可以形成在设置为具有各个源极/漏极区SD的结构上，以暴露各个牺牲栅极图案134的顶表面。
例如，下部层间绝缘层150可以形成为覆盖各个源极/漏极区SD和各个牺牲栅极结构SGS。下部层间绝缘层150可以由例如氧化硅层或低k介电层中的至少一种形成，或者包括例如氧化硅层或低k介电层中的至少一种。此后，可以进行平坦化处理以暴露各个牺牲栅极图案134的顶表面。平坦化处理可以包括回刻蚀工艺和/或化学机械抛光(CMP)工艺。可以进行平坦化处理以去除各个栅极掩模图案136、下部层间绝缘层150的一部分、以及各个栅极间隔件SP的一部分。因此，可以暴露各个牺牲栅极图案134，并且各个牺牲栅极图案134、各个栅极间隔件SP、以及下部层间绝缘层150可以形成为具有实质上彼此共面的顶表面。
参照图13，可以使下部层间绝缘层150凹进。下部层间绝缘层150的凹进可以使用选择性地去除下部层间绝缘层150的一部分的刻蚀工艺来进行。换言之，刻蚀工艺可以使用刻蚀剂来进行，该刻蚀剂可以选择为相对于各个牺牲栅极图案134和各个栅极间隔件SP具有足够高的刻蚀选择性。因此，下部层间绝缘层150可以形成为具有比各个牺牲栅极图案134的顶表面低的顶表面。此外，可以部分地暴露各个栅极间隔件SP的侧壁。
参照图14，封盖绝缘层152可以共形地形成在图13的结构上。封盖绝缘层152可以形成为覆盖下部层间绝缘层150的顶表面以及各个牺牲栅极图案134的顶表面。因此，封盖绝缘层152可以具有阶梯式顶表面。封盖绝缘层152可以包括相对于牺牲栅极图案134、刻蚀停止图案132、以及衬里层125具有刻蚀选择性的氮化物基材料。作为一个示例，封盖绝缘层152可以由氧碳氮化硅(SiOCN)层形成或者包括氧碳氮化硅(SiOCN)层。封盖绝缘层152可以形成为具有单层结构或多层结构。在各示例实施例中，封盖绝缘层152可以包括邻近于下部层间绝缘层150的第一封盖绝缘层154以及在第一封盖绝缘层154上的第二封盖绝缘层156。第一封盖绝缘层154和第二封盖绝缘层156中的至少一个可以由氧碳氮化硅(SiOCN)层形成或者包括氧碳氮化硅(SiOCN)层。作为一个示例，第一封盖绝缘层154可以由与衬里层125相同的材料形成，或者包括与衬里层125相同的材料(例如，氮化硅(SiN)、碳氮化硅(SiCN)、硅硼氮化物(SiBN)、或者硅碳硼氮化物(SiCBN)中的至少一种)，并且第二封盖绝缘层156可以由氧碳氮化硅(SiOCN)形成或者包括氧碳氮化硅(SiOCN)。作为另一个示例，第一封盖绝缘层154可以由氧碳氮化硅(SiOCN)形成或者包括氧碳氮化硅(SiOCN)，并且第二封盖绝缘层156可以由与衬里层125相同的材料形成，或者包括与衬里层125相同的材料。作为再一个示例，第一封盖绝缘层154和第二封盖绝缘层156均可以由氧碳氮化硅(SiOCN)形成或者包括氧碳氮化硅(SiOCN)。在这种情况下，封盖绝缘层152可以具有实质上单层的结构。封盖绝缘层152可以通过例如化学气相沉积工艺或原子层沉积工艺形成。
此后，保护绝缘层可以共形地形成在封盖绝缘层152上并且可以被平坦化以暴露封盖绝缘层152。因此，各个保护绝缘图案158可以形成为部分地暴露封盖绝缘层152的顶表面。保护绝缘层可以由相对于封盖绝缘层152具有刻蚀选择性的材料形成，或者包括相对于封盖绝缘层152具有刻蚀选择性的材料。例如，保护绝缘层可以包括氧化硅层，氧化硅层可以通过化学气相沉积工艺或原子层沉积工艺形成。保护绝缘层的平坦化可以使用回刻蚀或CMP处理进行。在平面图中查看时，封盖绝缘层152的被各个保护绝缘图案158暴露的部分可以与各个牺牲栅极图案134重叠。此外，在平面图中查看时，各个保护绝缘图案158可以与封盖绝缘层152的其他部分以及下部层间绝缘层150重叠。
参照图15，可以去除封盖绝缘层152的被各个保护绝缘图案158暴露的部分以暴露各个牺牲栅极图案134。封盖绝缘层152的去除可以包括：在图14的最后的结构上进行回刻蚀工艺。回刻蚀工艺可以使用相对于各个保护绝缘图案158具有刻蚀选择性的刻蚀剂来进行。因此，可以将封盖绝缘层152图案化以形成暴露各个牺牲栅极图案134的各个封盖绝缘图案152a。在各示例实施例中，各个封盖绝缘图案152a可以包括第一封盖绝缘图案154a和第二封盖绝缘图案156a，其通过分别将第一封盖绝缘层154和第二封盖绝缘层156图案化来形成。在回刻蚀工艺之后，各个保护绝缘图案158可以保留在各个封盖绝缘图案152a上，但是本发明构思的各示例实施例不限于此。在其他示例实施例中，在回刻蚀工艺期间，可以完全去除各个保护绝缘图案158。各个栅极间隔件SP也可以通过回刻蚀工艺而暴露。
参照图16，可以去除牺牲栅极图案134、刻蚀停止图案132、以及衬里层125以形成暴露各个栅极间隔件SP之间的各个有源鳍AF的各个间隙区160。各个间隙区160的形成可以包括用刻蚀剂刻蚀牺牲栅极图案134，该刻蚀剂被选择为相对于各个栅极间隔件SP、下部层间绝缘层150、以及刻蚀停止图案132具有刻蚀选择性。此外，各个间隙区160的形成可以包括刻蚀刻蚀停止图案132以暴露衬里层125，以及刻蚀暴露的衬里层125以暴露各个有源鳍AF。在各个间隙区160的形成期间，可以完全去除各个保护绝缘图案158，而各个封盖绝缘图案152a可以不完全去除，以保留在下部层间绝缘层150上。由于各个封盖绝缘图案152a的存在，可以保护其下的下部层间绝缘层150免受在形成各个间隙区160时可能发生的刻蚀损坏。
在各个封盖绝缘图案152a由与衬里层125相同的材料形成的情况下，各个封盖绝缘图案152a可以在去除衬里层125的过程中被去除以暴露下部层间绝缘层150。如果下部层间绝缘层150被暴露，则下部层间绝缘层150可以在形成各个间隙区160的过程中和/或在随后的过程(例如，清洁过程)中被刻蚀，以具有降低的顶表面。这可以导致用于形成(例如，图2的)栅电极GE的随后过程中的困难；例如，可能难以实现栅电极GE的期望高度。相反，根据本发明构思的各示例实施例，各个封盖绝缘图案152a可以由相对于衬里层125具有刻蚀选择性的材料形成，或者包括相对于衬里层125具有刻蚀选择性的材料，并且这能够在去除衬里层125时抑制各个封盖绝缘图案152a被去除。因此，可以防止或抑制下部层间绝缘层150被丢失，因此可以以增加的工艺裕度来进行形成栅电极GE的过程。
在某些实施例中，在各个间隙区160的形成期间，各个栅极间隔件SP也可以被刻蚀。可以将衬里层125图案化以形成位于各个栅极间隔件SP下方的各个衬里图案126。各个衬里图案126可以形成在各个有源图案121与各个栅极间隔件SP之间并且可以沿着各个栅极间隔件SP的底表面或者在第二方向D2上延伸。
参照图17，预备栅极介电图案PGD和预备栅电极PGE可以形成在每个间隙区160中。例如，栅极介电层可以形成在衬底100上以部分地填充各个间隙区160。栅极介电层可以形成为共形地覆盖各个有源鳍AF。栅极介电层可以由至少一种高k介电材料形成，或者包括至少一种高k介电材料。例如，栅极介电层可以由氧化铪、硅酸铪、氧化锆、或者硅酸锆中的至少一种形成，或者包括氧化铪、硅酸铪、氧化锆、或者硅酸锆中的至少一种，但是本发明构思的各示例实施例不限于此。栅极介电层可以通过例如原子层沉积工艺来形成。此后，栅极层可以形成在栅极介电层上以填充各个间隙区160的余留区域。栅极层可以由导电金属氮化物(例如，氮化钛或氮化钽)或者金属(例如，铝或钨)中的至少一种形成，或者包括导电金属氮化物(例如，氮化钛或氮化钽)或者金属(例如，铝或钨)中的至少一种。可以使栅极介电层和栅极层平坦化以形成预备栅极介电图案PGD和预备栅电极PGE。平坦化处理可以包括回刻蚀工艺和/或CMP工艺。可以进行平坦化处理以完全去除各个封盖绝缘图案152a并且暴露下部层间绝缘层150的顶表面。此外，可以进行平坦化处理以暴露各个栅极间隔件SP的顶表面。预备栅极介电图案PGD可以沿着预备栅电极PGE的底表面延伸并且可以设置在预备栅电极PGE的两个侧壁上(即，在预备栅电极PGE与各个栅极间隔件SP之间)。
返回参照图2，预备栅电极PGE的上部分可以凹进以形成栅电极GE。例如，预备栅电极PGE的凹进可以通过配置为选择性地刻蚀预备栅电极PGE的刻蚀工艺来进行。在各示例实施例中，可以执行刻蚀工艺直到栅电极GE具有比下部层间绝缘层150的顶表面低的顶表面为止。换言之，栅电极GE的顶表面可以低于下部层间绝缘层150的顶表面。此后，栅极介电图案GD可以通过去除预备栅极介电图案PGD的位于栅电极GE上方的部分来形成。
接下来，栅极封盖图案GP可以形成在栅电极GE上。例如，栅极封盖层可以形成为填充设置为具有栅极介电图案GD的各个间隙区160。此后，可以使栅极封盖层平坦化以形成栅极封盖图案GP。可以进行栅极封盖层的平坦化(例如使用CMP处理)以暴露下部层间绝缘层150。栅极封盖层可以由例如氮化硅层或氮氧化硅层形成，或者包括例如氮化硅层或氮氧化硅层。栅极封盖层可以通过CVD处理来形成。有源鳍AF的位于栅电极GE下方的一部分可以作为各个沟道区CH。在平面图中查看时，各个沟道区CH可以插入在各个源极/漏极区SD之间。栅极介电图案GD、栅电极GE、和栅极封盖图案GP可以作为栅极结构GS。栅极结构GS可以在第二方向D2上延伸。
在各示例实施例中，上部层间绝缘层(未示出)可以形成在下部层间绝缘层150上。上部层间绝缘层可以形成为覆盖各个栅极结构GS的顶表面。上部层间绝缘层可以由例如氧化物、氮化物、或氮氧化物中的至少一种形成，或者包括例如氧化物、氮化物、或氮氧化物中的至少一种。各个第一接触孔(未示出)可以形成为穿过上部层间绝缘层和下部层间绝缘层150并且暴露各个源极/漏极区SD。各个源极/漏极区SD的上部分可以通过用于形成各个第一接触孔的刻蚀工艺被部分地去除。第二接触孔(未示出)可以形成为穿过上部层间绝缘层和下部层间绝缘层150并且暴露栅电极GE。此后，第一接触插塞件和第二接触插塞件可以形成为分别填充第一接触孔和第二接触孔。各个互连线可以形成在上部层间绝缘层上，以耦接至第一接触插塞件和第二接触插塞件。各个互连线可以配置为能够通过第一接触插塞件和第二接触插塞件向各个源极/漏极区SD和栅电极GE施加电压。第一接触插塞件和第二接触插塞件以及各个互连线可以由至少一种导电材料形成，或者包括至少一种导电材料。
根据本发明构思的各示例实施例，衬里层可以形成为覆盖有源图案的上部分，因此可以防止或抑制有源图案在形成牺牲栅极图案的过程中被暴露和损坏。此外，封盖绝缘图案，其在形成间隙区的过程中被用作刻蚀掩模，可以由相对于衬里层具有刻蚀选择性的材料形成。因此，当牺牲栅极图案和衬里层被刻蚀以形成间隙区时，可以减少封盖绝缘图案的去除。这能够防止或抑制下部层间绝缘层被丢失并从而在形成栅电极的过程中增加工艺裕度。因此，可以制造具有改善的电气特性的半导体器件，并且在制造这样的半导体器件的过程中(例如，在形成栅电极的过程中)增加工艺裕度。
虽未示出，参照图12至图17描述的制造过程可以在图11的结构上进行，以形成图3的半导体器件。
图18为示出包括根据本发明构思的各示例实施例的半导体器件的CMOS SRAM单元的等效电路图。参照图18，CMOS SRAM单元可以包括一对驱动晶体管TD1和TD2、一对传输晶体管TT1和TT2、以及一对负载晶体管TL1和TL2。驱动晶体管TD1和TD2可以是下拉晶体管，传输晶体管TT1和TT2可以是通路晶体管，并且负载晶体管TL1和TL2可以是上拉晶体管。驱动晶体管TD1和TD2以及传输晶体管TT1和TT2可以是NMOS晶体管，并且负载晶体管TL1和TL2可以是PMOS晶体管。驱动晶体管TD1和TD2、传输晶体管TT1和TT2、以及负载晶体管TL1和TL2中的至少一种可以以根据本发明构思的各示例实施例的场效应晶体管的形式提供。
第一驱动晶体管TD1和第一传输晶体管TT1可以彼此串联连接。第一驱动晶体管TD1的源极区可以电连接至接地线Vss，并且第一传输晶体管TT1的漏极区可以电连接至第一位线BL1。第二驱动晶体管TD2和第二传输晶体管TT2可以彼此串联连接。第二驱动晶体管TD2的源极区可以电连接至接地线Vss，并且第二传输晶体管TT2的漏极区可以电连接至第二位线BL2。
第一负载晶体管TL1的源极区和漏极区可以分别电连接至电源线Vcc和第一驱动晶体管TD1的漏极区。第二负载晶体管TL2的源极区和漏极区可以分别电连接至电源线Vcc和第二驱动晶体管TD2的漏极区。第一负载晶体管TL1的漏极区、第一驱动晶体管TD1的漏极区、以及第一传输晶体管TT1的源极区可以作为第一节点N1。第二负载晶体管TL2的漏极区、第二驱动晶体管TD2的漏极区、以及第二传输晶体管TT2的源极区可以作为第二节点N2。第一驱动晶体管TD1和第一负载晶体管TL1的各个栅电极可以电连接至第二节点N2，并且第二驱动晶体管TD2和第二负载晶体管TL2的各个栅电极可以电连接至第一节点N1。第一传输晶体管TT1和第二传输晶体管TT2的各个栅电极可以电连接至字线WL。第一驱动晶体管TD1、第一传输晶体管TT1、以及第一负载晶体管TL1可以构成第一半单元H1，而第二驱动晶体管TD2、第二传输晶体管TT2、以及第二负载晶体管TL2可以构成第二半单元H2。
图19为示出包括根据本发明构思的各示例实施例的半导体器件的电子系统的示例的框图。
参照图19，根据本发明构思的各示例实施例的电子系统1100可以包括控制器1110、输入输出(I/O)单元1120、存储器装置1130、接口1140、以及数据总线1150。控制器1110、I/O单元1120、存储器装置1130以及接口单元1140中的至少两个可以通过数据总线1150彼此进行通信。数据总线1150可以对应于电信号传输通过的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器、或者配置为具有与它们的功能相似的功能的另一个逻辑装置中的至少一个。I/O单元1120可以包括键区、键盘、或显示单元。存储器装置1130可以存储数据和/或命令。接口单元1140可以向通信网络传输电数据，或者可以从通信网络接收电数据。接口单元1140可以以无线或有线方式工作。例如，接口单元1140可以包括用于无线通信的天线或者用于有线和/或无线通信的收发器。虽未在附图中示出，电子系统1100还可以包括作为高速缓冲存储器的快速DRAM装置和/或快速SRAM装置，用于改善控制器1110的操作。根据本发明构思的各示例实施例的半导体器件可以作为存储器装置1130、控制器1110、或者I/O单元1120的一部分而提供。
电子系统1100可以应用于例如个人数字助理(PDA)、便携式计算机、网络平板、无线电话、移动电话、数字音乐播放器、存储卡、或者配置为通过无线地接收或传输信息数据的其他电子产品。
图20为示出包括根据本发明构思的各示例实施例的半导体器件的电子装置的示例的框图。
参照图20，电子装置1200可以包括半导体芯片1210。半导体芯片1210可以包括处理器1211、嵌入式存储器1213、和高速缓冲存储器1215。
处理器1211可以包括一个或多个处理器核C1至Cn。一个或多个处理器核C1至Cn可以配置为处理数据和信号。处理器核C1至Cn可以配置为包括根据本发明构思的各示例实施例的半导体器件。
电子装置1200可以配置为使用处理后的数据和信号来执行其自身的功能。作为一个示例，处理器1211可以是应用处理器。
嵌入式存储器1213可以与处理器1211交换第一数据DAT1。第一数据DAT1可以是由一个或多个处理器核C1至Cn处理后的或者将要处理的数据。嵌入式存储器1213可以管理第一数据DAT1。例如，嵌入式存储器1213可以用于缓冲对第一数据DAT1的操作。换言之，嵌入式存储器1213可以作为用于处理器1211的缓冲存储器或者工作存储器而工作。
在各示例实施例中，电子装置1200可以用于实现可穿戴电子装置。通常，可穿戴电子装置可以配置为执行计算相对小量的数据而不是计算相对大量的数据的操作。在这个意义上，在电子装置1200用于可穿戴电子装置的情况下，嵌入式存储器1213可以配置为具有相对小的缓冲容量。
嵌入式存储器1213可以是静态随机存取存储器(SRAM)装置。SRAM装置可以比动态随机存取存储器(DRAM)装置具有更快的工作速度。因此，在SRAM嵌入在半导体芯片1210中的情况下，电子装置1200可以具有小的尺寸和快的工作速度。此外，在SRAM嵌入在半导体芯片1210中的情况下，可以减少电子装置1200的有效功率。作为一个示例，SRAM可以包括至少一种根据本发明构思的各示例实施例的半导体器件。
高速缓冲存储器1215可以连同一个或多个处理器核C1至Cn一起安装在半导体芯片1210上。高速缓冲存储器1215可以配置为存储将要由一个或多个处理器核C1至Cn使用或者直接访问的高速缓冲数据DATc。高速缓冲存储器1215可以配置为具有相对小的容量和很快的工作速度。在各示例实施例中，高速缓冲存储器1215可以包括SRAM装置，该SRAM装置包括根据本发明构思的示例实施例的半导体器件。高速缓冲存储器1215可以包括静态随机存取存储器(SRAM)，该静态随机存取存储器(SRAM)包括根据本发明构思的各示例实施例的半导体器件。在使用高速缓冲存储器1215的情况下，可以减少由处理器1211执行的向嵌入式存储器1213的访问频率或访问时间。换言之，高速缓冲存储器1215的使用可以允许电子装置1200具有相对快的工作速度。
为了提供对本发明构思的各示例实施例的更好的理解，高速缓冲存储器1215在图20中示出为与处理器1211分离的组件。然而，高速缓冲存储器1215可以包括在处理器1211中。此外，本发明构思的各示例实施例不限于图20所示出的示例。
处理器1211、嵌入式存储器1213、和高速缓冲存储器1215可以配置为基于各种接口协议中的至少一种来交换或传输数据。例如，处理器1211、嵌入式存储器1213、和高速缓冲存储器1215可以配置为基于通用串行总线(USB)、小计算机系统接口(SCSI)、快速外设组件互连(PCI)、先进技术附件(ATA)、平行ATA(PATA)、串行ATA(SATA)、串行连接SCSI(SAS)、集成驱动电子(IDE)、或者通用闪速存储器(UFS)中的至少一种来交换或传输数据。
图21为示出可以采用图19的电子系统1100的各种电子装置的示例的示意图。如图21所示，图19的电子系统1100可以应用来实现移动电话2000。然而，应当理解，在其他示例实施例中，图19的电子系统1100可以应用于便携式笔记本电脑、MP3播放器、导航仪、固态硬盘(SSD)、汽车、和/或家用电器。
根据本发明构思的各示例实施例，衬里层可以形成为覆盖有源图案的上部分，因此可以防止或抑制有源图案在形成牺牲栅极图案的过程中被暴露和损坏。
除此之外，在形成间隙区的过程中用作刻蚀掩模的封盖绝缘图案可以由相对于衬里层具有刻蚀选择性的材料形成。因此，当牺牲栅极图案和衬里层被刻蚀以形成间隙区时，可以减少封盖绝缘图案的去除。这能够防止或抑制下部层间绝缘层被丢失并从而在形成栅电极的过程中增加工艺裕度。因此，可以制造出具有改善的电气特性的半导体器件并且在制造这样的半导体器件的过程中(例如，在形成栅电极的过程中)增加工艺裕度。
虽然已经具体地示出并描述了本发明构思的各示例实施例，但是本领域普通技术人员应当理解，在不脱离随附的权利要求的精神和范围的前提下，可以在其中进行形式上和细节上的很多变化。

Claims (25)

1.一种制造半导体器件的方法，所述方法包括：
形成从衬底突出的有源图案，所述有源图案包括具有比所述衬底的晶格常数大的晶格常数的材料；
在所述有源图案上形成衬里层；
在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；
在所述有源图案上以及在所述牺牲栅极图案的两侧形成源极/漏极区；
形成覆盖所述源极/漏极区的层间绝缘层，所述层间绝缘层具有比所述牺牲栅极图案的顶表面低的顶表面；
在所述层间绝缘层上形成封盖绝缘图案，以暴露出所述牺牲栅极图案，所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的材料；以及
通过使用所述封盖绝缘图案作为刻蚀掩模的刻蚀工艺来去除所述牺牲栅极图案和所述衬里层，以形成暴露出所述有源图案的间隙区，
在所述刻蚀工艺期间，完全暴露出所述封盖绝缘图案。
2.如权利要求1所述的方法，其中形成封盖绝缘图案包括：
形成至少一个封盖绝缘层，以覆盖所述层间绝缘层的顶表面和所述牺牲栅极图案的顶表面；以及
将所述封盖绝缘层图案化，以暴露出所述牺牲栅极图案。
3.如权利要求2所述的方法，其中将所述封盖绝缘层图案化包括：
在所述封盖绝缘层上形成保护绝缘图案，以暴露出所述封盖绝缘层的一部分，所述保护绝缘图案包括相对于所述封盖绝缘层具有刻蚀选择性的材料；以及
通过回刻蚀工艺去除所述封盖绝缘层的被所述保护绝缘图案暴露的部分，所述封盖绝缘层的所述部分在平面图中与所述牺牲栅极图案重叠。
4.如权利要求2所述的方法，其中形成至少一个封盖绝缘层包括：
顺序地形成第一封盖绝缘层和第二封盖绝缘层，所述第一封盖绝缘层和所述第二封盖绝缘层中的至少一个包括相对于所述衬里层具有刻蚀选择性的材料。
5.如权利要求4所述的方法，其中通过顺序地形成来形成：
所述第一封盖绝缘层和所述第二封盖绝缘层中的一个封盖绝缘层，该封盖绝缘层包括与所述衬里层的材料相同的材料；以及
所述第一封盖绝缘层和所述第二封盖绝缘层中的另一个封盖绝缘层，该封盖绝缘层包括相对于所述衬里层具有刻蚀选择性的材料。
6.如权利要求2所述的方法，其中：
所述衬里层包括氮化硅、碳氮化硅、硅硼氮化物和硅碳硼氮化物中的至少一种；以及
所述封盖绝缘层包括氧碳氮化硅。
7.如权利要求1所述的方法，其中所述有源图案包括在所述牺牲栅极图案下方的第一区以及在所述牺牲栅极图案两侧的第二区，并且
其中形成源极/漏极区包括：
使所述第二区部分地凹进，以在所述有源图案中形成凹进区；以及
使用被所述凹进区暴露的有源图案作为种子层执行选择性外延工艺，以形成所述源极/漏极区。
8.如权利要求7所述的方法，还包括：
在使所述第二区部分地凹进之后，在被所述凹进区暴露的有源图案上执行热处理工艺和等离子体处理工艺中的一种。
9.如权利要求1所述的方法，其中所述有源图案包括在所述牺牲栅极图案下方的第一区以及在所述牺牲栅极图案两侧的第二区，所述第一区的顶表面与所述第二区的顶表面共面，并且
其中形成源极/漏极区包括：
使用所述第二区作为种子层执行选择性外延工艺，以形成覆盖每个所述第二区的顶表面和各上部侧表面的覆层。
10.如权利要求9所述的方法，还包括：
在所述第二区上执行热处理工艺和等离子体处理工艺中的一种，以在所述第二区与所述覆层之间形成阻挡层。
11.如权利要求10所述的方法，其中所述阻挡层的材料包括与所述有源图案的材料的元素相同的元素。
12.如权利要求9所述的方法，其中所述覆层包括：
第一侧壁，其相对于所述衬底的顶表面以负的角度倾斜，所述第一侧壁具有第一末端部分；
第二侧壁，其相对于所述衬底的顶表面以正的角度倾斜，所述第二侧壁具有第二末端部分；以及
第三侧壁，其具有与所述衬底邻近的第三末端部分和第四末端部分，所述第三末端部分连接至所述第一末端部分，并且所述第四末端部分连接至所述第二末端部分。
13.一种制造半导体器件的方法，所述方法包括：
在衬底上形成在各个器件隔离图案之间突出的有源鳍，所述有源鳍包括具有比所述衬底的晶格常数大的晶格常数的材料；
形成衬里层，以覆盖所述有源鳍的顶表面和侧表面；
在所述衬里层上形成牺牲栅极图案，以与所述有源鳍交叉；
在所述有源鳍上以及在所述牺牲栅极图案的两侧形成源极/漏极区；
形成层间绝缘层，以覆盖所述源极/漏极区，所述层间绝缘层具有比所述牺牲栅极图案的顶表面低的顶表面；
在所述层间绝缘层上形成封盖绝缘图案，以暴露出所述牺牲栅极图案，所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的材料；以及
用栅电极代替所述牺牲栅极图案，
在用所述栅电极代替所述牺牲栅极图案时，所述封盖绝缘图案是完全暴露出的。
14.如权利要求13所述的方法，其中：
所述有源鳍包括在所述牺牲栅极图案下方的第一区以及在所述牺牲栅极图案两侧的第二区；
所述衬里层形成为覆盖所述第一区和所述第二区；以及
形成源极/漏极区包括：
从所述第二区去除所述衬里层；以及
在所述第二区上形成外延层。
15.如权利要求14所述的方法，还包括：
在去除了所述衬里层的暴露的第二区上执行热处理工艺和等离子体处理工艺中的一种。
16.如权利要求15所述的方法，其中所述热处理工艺和所述等离子体处理工艺中的一种在形成外延层之前或者在形成外延层的同时执行。
17.如权利要求15所述的方法，其中通过执行热处理工艺和等离子体处理工艺中的一种来在所述外延层与所述有源鳍之间形成阻挡层。
18.如权利要求17所述的方法，其中所述阻挡层的材料包括与所述有源鳍的材料的元素相同的元素。
19.如权利要求14所述的方法，其中形成源极/漏极区还包括在形成外延层之前使所述第二区凹进。
20.如权利要求13所述的方法，其中形成封盖绝缘图案包括：
形成至少一个封盖绝缘层，以覆盖所述层间绝缘层的顶表面和所述牺牲栅极图案的顶表面；
在所述封盖绝缘层上形成保护绝缘图案，以暴露出所述封盖绝缘层的一部分，所述保护绝缘图案包括相对于所述封盖绝缘层具有刻蚀选择性的材料；以及
通过回刻蚀工艺去除所述封盖绝缘层的被所述保护绝缘图案暴露的部分，所述封盖绝缘层的所述部分在平面图中与所述牺牲栅极图案重叠。
21.如权利要求20所述的方法，其中形成至少一个封盖绝缘层包括：
顺序地形成第一封盖绝缘层和第二封盖绝缘层，所述第一封盖绝缘层和所述第二封盖绝缘层中的至少一个包括相对于所述衬里层具有刻蚀选择性的材料。
22.如权利要求13所述的方法，其中代替所述牺牲栅极图案包括：
使用所述封盖绝缘图案作为刻蚀掩模来去除所述牺牲栅极图案和所述衬里层，以形成暴露出所述有源鳍的间隙区；
形成预备栅电极以填充所述间隙区；以及
使所述预备栅电极凹进以形成所述栅电极。
23.一种制造半导体器件的方法，包括：
形成从衬底突出的有源图案；
在所述有源图案的上部分上形成衬里层；
在所述衬里层上形成与所述有源图案交叉的牺牲栅极图案；
在所述牺牲栅极图案的顶表面上形成至少一个封盖绝缘层；
将所述封盖绝缘层图案化以形成暴露出所述牺牲栅极图案的封盖绝缘图案，所述封盖绝缘图案包括相对于所述衬里层具有刻蚀选择性的氮化物基材料；以及
使用所述封盖绝缘图案作为刻蚀掩模来去除所述牺牲栅极图案和所述衬里层，以形成暴露出所述有源图案的间隙区，
在刻蚀工艺期间，完全暴露出所述封盖绝缘图案。
24.如权利要求23所述的方法，其中形成至少一个封盖绝缘层包括：
顺序地形成第一封盖绝缘层和第二封盖绝缘层，所述第一封盖绝缘层包括与所述衬里层的材料相同的材料，并且所述第二封盖绝缘层包括相对于所述衬里层具有刻蚀选择性的材料。
25.如权利要求23所述的方法，其中：
所述衬里层包括氮化硅、碳氮化硅、硅硼氮化物和硅碳硼氮化物中的至少一种；以及
所述封盖绝缘层包括氧碳氮化硅。
CN201610293686.7A 2015-05-06 2016-05-05 制造半导体器件的方法 Active CN106128958B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020150063252A KR102455149B1 (ko) 2015-05-06 2015-05-06 반도체 소자의 제조 방법
KR10-2015-0063252 2015-05-06

Publications (2)

Publication Number Publication Date
CN106128958A CN106128958A (zh) 2016-11-16
CN106128958B true CN106128958B (zh) 2021-06-11

Family

ID=57222821

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610293686.7A Active CN106128958B (zh) 2015-05-06 2016-05-05 制造半导体器件的方法

Country Status (4)

Country Link
US (1) US10411119B2 (zh)
KR (1) KR102455149B1 (zh)
CN (1) CN106128958B (zh)
TW (1) TWI652729B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210391332A1 (en) * 2020-04-27 2021-12-16 Changxin Memory Technologies, Inc. Semiconductor structure, method for forming semiconductor structure and memory

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10020304B2 (en) * 2015-11-16 2018-07-10 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor, semiconductor device and fabricating method thereof
KR102400558B1 (ko) * 2017-04-05 2022-05-20 삼성전자주식회사 반도체 소자
KR102360410B1 (ko) * 2017-08-30 2022-02-08 삼성전자주식회사 반도체 장치
KR102466356B1 (ko) * 2017-08-30 2022-11-15 삼성전자주식회사 반도체 소자 및 그 제조방법
KR102481284B1 (ko) * 2018-04-10 2022-12-27 삼성전자주식회사 반도체 장치의 제조 방법
US10950786B2 (en) 2018-05-17 2021-03-16 Macronix International Co., Ltd. Layer cost scalable 3D phase change cross-point memory
KR102456669B1 (ko) 2018-07-16 2022-10-20 삼성전자주식회사 반도체 소자
US10998238B2 (en) * 2018-10-31 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with buried interconnect conductors
US10818674B2 (en) 2019-03-07 2020-10-27 Globalfoundries Inc. Structures and SRAM bit cells integrating complementary field-effect transistors
US10818341B1 (en) 2019-06-07 2020-10-27 Nanya Technology Corporation Sub-word line driver circuit with variable-thickness gate dielectric layer, semiconductor memory device having the same and method of forming the same
CN113314418B (zh) * 2020-02-27 2024-03-08 台湾积体电路制造股份有限公司 制造半导体器件的方法和半导体器件
US11764277B2 (en) * 2021-06-04 2023-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for manufacturing the same
CN116437657B (zh) * 2023-06-14 2023-09-08 合肥晶合集成电路股份有限公司 静态随机存取存储器单元的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545213A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 半导体器件及其制造方法
CN103839819A (zh) * 2012-11-25 2014-06-04 中国科学院微电子研究所 半导体器件及其制造方法
CN104078355A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN104124174A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100385857B1 (ko) 2000-12-27 2003-06-02 한국전자통신연구원 SiGe MODFET 소자 제조방법
KR100483425B1 (ko) 2003-03-17 2005-04-14 삼성전자주식회사 반도체소자 및 그 제조 방법
US6977218B2 (en) 2003-07-17 2005-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating copper interconnects
JP2006351694A (ja) 2005-06-14 2006-12-28 Fujitsu Ltd 半導体装置およびその製造方法
CN1941296A (zh) 2005-09-28 2007-04-04 中芯国际集成电路制造(上海)有限公司 应变硅cmos晶体管的原位掺杂硅锗与碳化硅源漏极区
CN1959959B (zh) 2005-10-31 2010-04-21 中芯国际集成电路制造(上海)有限公司 使用应变硅用于集成pmos和nmos晶体管的单掩模设计方法和结构
DE102005057057B4 (de) 2005-11-30 2017-01-05 Advanced Micro Devices, Inc. Verfahren zur Herstellung einer isolierenden Deckschicht für eine Kupfermetallisierungsschicht unter Anwendung einer Silanreaktion
US20090077118A1 (en) * 2007-03-16 2009-03-19 Novell, Inc. Information card federation point tracking and management
US8859377B2 (en) 2007-06-29 2014-10-14 Texas Instruments Incorporated Damage implantation of a cap layer
US8404534B2 (en) 2011-02-11 2013-03-26 Shiang-Bau Wang End-to-end gap fill using dielectric film
US8349674B2 (en) 2011-03-28 2013-01-08 International Business Machines Corporation Forming borderless contact for transistors in a replacement metal gate process
US8772165B2 (en) 2011-07-14 2014-07-08 Samsung Electronics Co., Ltd. Methods of manufacturing gates for preventing shorts between the gates and self-aligned contacts and semiconductor devices having the same
US20130189841A1 (en) 2012-01-20 2013-07-25 Applied Materials, Inc. Engineering dielectric films for cmp stop
KR101926610B1 (ko) 2012-09-06 2018-12-07 삼성전자 주식회사 반도체 소자 및 그 제조 방법
US20140070328A1 (en) 2012-09-12 2014-03-13 Toshiba America Electronic Components, Inc. Semiconductor device and method of fabricating the same
US8895434B2 (en) 2012-11-14 2014-11-25 International Business Machines Corporation Replacement metal gate structure for CMOS device
US8956931B2 (en) 2013-02-21 2015-02-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a multi-gate device
KR101974598B1 (ko) * 2013-05-10 2019-05-07 삼성전자주식회사 반도체 장치 및 그 제조방법
US9530775B2 (en) * 2013-06-12 2016-12-27 Globalfoundries Inc. Methods of forming different FinFET devices having different fin heights and an integrated circuit product containing such devices
US8846491B1 (en) 2013-06-19 2014-09-30 Globalfoundries Inc. Forming a diffusion break during a RMG process
KR102065973B1 (ko) * 2013-07-12 2020-01-15 삼성전자 주식회사 반도체 장치 및 그 제조 방법
JP6399738B2 (ja) 2013-09-25 2018-10-03 富士電機株式会社 半導体装置
US9059164B2 (en) * 2013-10-22 2015-06-16 International Business Machines Corporation Embedded interlevel dielectric barrier layers for replacement metal gate field effect transistors
KR102125749B1 (ko) 2013-12-27 2020-07-09 삼성전자 주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103545213A (zh) * 2012-07-16 2014-01-29 中国科学院微电子研究所 半导体器件及其制造方法
CN103839819A (zh) * 2012-11-25 2014-06-04 中国科学院微电子研究所 半导体器件及其制造方法
CN104078355A (zh) * 2013-03-28 2014-10-01 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN104124174A (zh) * 2013-04-28 2014-10-29 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210391332A1 (en) * 2020-04-27 2021-12-16 Changxin Memory Technologies, Inc. Semiconductor structure, method for forming semiconductor structure and memory

Also Published As

Publication number Publication date
TWI652729B (zh) 2019-03-01
KR20160132173A (ko) 2016-11-17
CN106128958A (zh) 2016-11-16
US20160329414A1 (en) 2016-11-10
US10411119B2 (en) 2019-09-10
TW201812869A (zh) 2018-04-01
KR102455149B1 (ko) 2022-10-18

Similar Documents

Publication Publication Date Title
CN106128958B (zh) 制造半导体器件的方法
US10867997B2 (en) Semiconductor device
US9960241B2 (en) Semiconductor device for manufacturing
US10079305B2 (en) Semiconductor device and method of fabricating the same
US10204918B2 (en) Semiconductor device including different orientations of memory cell array and peripheral circuit transistors
TWI753856B (zh) 半導體裝置
US9368597B2 (en) Semiconductor devices and methods of manufacturing the same
US9978746B2 (en) Semiconductor devices and methods of manufacturing the same
US9754936B2 (en) Semiconductor device and method of fabricating the same
US9905676B2 (en) Semiconductor devices and methods of manufacturing the same
CN106024870B (zh) 包括栅极接触部分的半导体器件
US10756211B2 (en) Semiconductor devices including source/drain regions having multiple epitaxial patterns
KR102395071B1 (ko) 전계 효과 트랜지스터를 포함하는 반도체 소자
US10672764B2 (en) Integrated circuit semiconductor devices including a metal oxide semiconductor (MOS) transistor
KR20160143942A (ko) 반도체 소자의 제조 방법
CN106057891B (zh) 包括场效应晶体管的半导体器件
US10084051B2 (en) Semiconductor devices including field effect transistors and methods of fabricating the same
US20160322495A1 (en) Semiconductor device and method of manufacturing the same

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant