CN104124174A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN104124174A
CN104124174A CN201310157828.3A CN201310157828A CN104124174A CN 104124174 A CN104124174 A CN 104124174A CN 201310157828 A CN201310157828 A CN 201310157828A CN 104124174 A CN104124174 A CN 104124174A
Authority
CN
China
Prior art keywords
fin
layer
barrier layer
semiconductor
corner angle
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201310157828.3A
Other languages
English (en)
Other versions
CN104124174B (zh
Inventor
洪中山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310157828.3A priority Critical patent/CN104124174B/zh
Publication of CN104124174A publication Critical patent/CN104124174A/zh
Application granted granted Critical
Publication of CN104124174B publication Critical patent/CN104124174B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体结构及其形成方法，包括：在第一鳍部的源区和漏区形成半导体层，半导体层覆盖第一鳍部的顶部表面、和部分侧壁表面，且半导体层具有凸起的第一棱角和第二棱角，第一棱角位于第一鳍部的顶部表面，第二棱角位于第一鳍部的侧壁表面；在基底、第一鳍部和半导体层表面形成阻挡层，阻挡层填充于相邻第二棱角之间的空间，使相邻的第二棱角之间由阻挡层连接；在阻挡层表面形成介质层，介质层内的第一开口暴露出至少两个相邻的第一棱角表面的阻挡层，且第一开口的侧壁与阻挡层相接触的位置高于第二棱角的水平位置；刻蚀第一开口底部的阻挡层直至暴露出半导体层表面为止，在第一开口内的半导体层表面形成第一导电层。所形成的半导体器件性能提高。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。
为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管（Fin FET），鳍式场效应晶体管是一种常见的多栅器件，包括：具有高深宽比的半导体鳍部、覆盖部分所述鳍部的顶部和侧壁的栅极结构、以及位于所述栅极结构两侧的鳍部内的源区和漏区。
如图1所示，是现有技术的鳍式场效应晶体管的剖面结构示意图，包括：半导体衬底100；位于所述半导体衬底100上两个相邻的第一鳍部102、以及两个相邻的第二鳍部103，所述第一鳍部102用于形成PMOS晶体管，所示第二鳍部103用于形成NMOS晶体管；位于半导体衬底100表面且覆盖部分所述第一鳍部102和第二鳍部103侧壁的第一介质层101；位于所述第一鳍部102顶部和侧壁表面的第一导电层104；位于所述第二鳍部102顶部和侧壁表面的第二导电层105；位于第一介质层101表面的第二介质层106，所示第二介质层106电隔离第一导电层104和第二导电层105。
其中，所述第一导电层104用于使PMOS晶体管的源区和漏区与外部电连接，所述第二导电层105用于使NMOS晶体管的源区和漏区与外部电连接。在现有技术中，第一导电层104和第二导电层105的材料常为拉应力金属（tensilemetal）（例如钛、钨或氮化钛等），当第二导电层105覆盖第二鳍部103的顶部和侧壁时，会向第二鳍部103提供拉应力，改善NMOS鳍式场效应晶体管的沟道区的载流子迁移率。
然而，虽然拉应力能够改善NMOS晶体管的性能，但第一导电层104也会向第一鳍部102提供拉应力，相应的降低了PMOS晶体管的沟道区载流子迁移率，依旧对改善半导体器件的性能产生阻碍。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底具有第一区域，所述基底的第一区域表面具有若干第一鳍部、以及横跨所述第一鳍部的侧壁和顶部表面的第一栅极结构，其中，所述若干第一鳍部中至少两个第一鳍部相邻；在所述第一栅极结构两侧的第一鳍部内形成源区和漏区；在第一鳍部的源区和漏区形成半导体层，所述半导体层覆盖第一鳍部的顶部表面、和部分侧壁表面，且所述半导体层具有凸起的第一棱角和第二棱角，所述第一棱角位于第一鳍部的顶部表面，所述第二棱角位于第一鳍部的侧壁表面；在基底、第一鳍部和半导体层表面形成阻挡层，所述阻挡层填充于相邻第二棱角之间的空间，使相邻的第二棱角之间由所述阻挡层物理连接；在所述阻挡层表面形成介质层，所述介质层内具有第一开口，所述第一开口暴露出至少两个相邻的第一棱角表面的阻挡层，且所述第一开口的侧壁与阻挡层相接触的位置高于第二棱角的水平位置；刻蚀第一开口底部的阻挡层直至暴露出半导体层表面为止；在刻蚀所述阻挡层之后，在所述第一开口内的半导体层表面形成第一导电层。
可选的，还包括：所述基底还具有第二区域，所述基底的第二区域表面具有单个或若干第二鳍部、以及横跨所述第二鳍部的侧壁和顶部表面的第二栅极结构；所述阻挡层还形成于所述第二鳍部的侧壁和顶部表面；所述介质层内还具有第二开口，所述第二开口暴露出第二鳍部顶部和侧壁表面的阻挡层；在刻蚀第一开口底部的阻挡层时，刻蚀所述第二开口底部的阻挡层直至暴露出第二鳍部的顶部和侧壁表面为止；在刻蚀第二开口底部的阻挡层之后，在第二开口内形成第二导电层。
可选的，所述阻挡层的材料为氮化硅。
可选的，所述阻挡层具有拉应力。
可选的，第一区域的阻挡层具有压应力，第二区域的阻挡层具有拉应力。
可选的，还包括：在所述第二栅极结构两侧的第二鳍部内形成源区和漏区，在第二鳍部的侧壁和顶部表面形成阻挡层之前，在第二鳍部的源区和漏区的顶部表面形成应力层。
可选的，所述应力层的材料为碳化硅，形成工艺为选择性外延沉积工艺。
可选的，所述第二导电层的材料为氮化钛、钛或钨。
可选的，所述第二栅极结构为伪栅极结构，包括多晶硅伪栅极层。
可选的，所述第二鳍部用于形成NMOS晶体管。
可选的，所述第一导电层的材料为氮化钛、钛或钨。
可选的，刻蚀阻挡层的工艺为干法刻蚀或湿法刻蚀。
可选的，所述干法刻蚀为各向同性的干法刻蚀工艺，偏置电压小于100瓦。
可选的，所述湿法刻蚀的刻蚀液包括磷酸，刻蚀液的温度为150摄氏度～200摄氏度。
可选的，所述半导体层的材料为硅锗，所述半导体层的形成工艺为选择性外延沉积工艺，所述半导体层表面的晶面均为（111）。
可选的，还包括：在所述选择性外延沉积工艺之前，刻蚀第一鳍部的源区和漏区刻蚀形成凹槽，在所述凹槽内外延半导体层，所述半导体衬底的底部低于第一鳍部的顶部表面。
可选的，所述第一栅极结构为伪栅极结构，包括多晶硅伪栅极层。
可选的，所述第一鳍部用于形成PMOS晶体管。
相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：基底，所述基底具有第一区域，所述基底的第一区域表面具有若干第一鳍部、以及横跨所述第一鳍部的侧壁和顶部表面的第一栅极结构，其中，所述若干第一鳍部中至少两个第一鳍部相邻；位于所述第一栅极结构两侧的第一鳍部内的源区和漏区；位于第一鳍部的源区和漏区表面的半导体层，所述半导体层覆盖第一鳍部的顶部表面、和部分侧壁表面，且所述半导体层具有凸起的第一棱角和第二棱角，所述第一棱角位于第一鳍部的顶部表面，所述第二棱角位于第一鳍部的侧壁表面；位于第一区域的基底表面的阻挡层，所述阻挡层的顶部位置高于第二棱角的水平位置，且所述阻挡层还覆盖第一鳍部的部分侧壁和部分半导体层，所述阻挡层位于相邻第二棱角之间，使相邻第二棱角之间由所述阻挡层物理连接；位于基底和阻挡层表面的介质层，所述介质层内具有第一开口，所述第一开口暴露出至少两个相邻的半导体层的第一棱角表面；所述第一开口内的半导体层表面具有第一导电层。
与现有技术相比，本发明的技术方案具有以下优点：
在用于形成PMOS晶体管的第一鳍部的源区和漏区上形成半导体层，所述半导体层位于第一鳍部顶部表面的部分具有凸起的第一棱角，所述半导体层位于第一鳍部侧壁的部分具有凸起的第二棱角；在基底、第一鳍部和所述半导体层表面形成阻挡层，并使所述阻挡层填充于相邻第二棱角之间，并将相邻第二棱角物理连接，之后去除高于第二棱角的阻挡层并暴露出半导体层的表面，所暴露处的半导体层表面用于形成导电层，实现PMOS晶体管的源区和漏区的电连接；半导体层凸起的第一棱角能够增大导电层与第一鳍部顶部之间的距离，减小导电层的拉应力对第一鳍部内的沟道区的影响；同时，未被刻蚀的阻挡层依旧位于相邻第二棱角之间并使其物理连接，能够阻挡导电层的材料落入相邻半导体层和第一鳍部之间，避免导电层与所述半导体层低于第二棱角的部分、以及位于导电层下方的鳍部侧壁相接触，从而增大了导电层与第一鳍部侧壁之间的距离，进一步减少了导电层向第一鳍部施加的拉应力；从而保证了以第一鳍部所形成的PMOS晶体管的沟道区的载流子迁移率，使半导体器件的性能良好。
本发明的半导体结构中，第一鳍部的源区和漏区的侧壁和顶部表面具有半导体层，所述半导体层位于第一鳍部顶部表面的部分具有凸起的第一棱角，所述半导体层位于第一鳍部侧壁的部分具有凸起的第二棱角；而相邻半导体层的第二棱角之间具有阻挡层将相邻第二棱角的物理连接，从而所述阻挡层能够阻止导电层的材料进入相邻半导体层和第一鳍部之间，增大了导电层与第一鳍部侧壁之间的距离，减少了导电层向第一鳍部施加的拉应力，使第一鳍部所形成的PMOS晶体管性能良好。
附图说明
图1是现有技术的鳍式场效应晶体管的剖面结构示意图；
图2是抬高源区和漏区的鳍式场效应晶体管的剖面结构示意图；
图3至图9是本发明的实施例所述的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，导电层对PMOS鳍式场效应管提供的拉应力会降低其沟道区的载流子迁移率，降低半导体器件的性能。
经过本发明的发明人研究，提出了一种抬高源区和漏区（raisedsource/drain）的PMOS鳍式场效应晶体管。如图2所示，是抬高源区和漏区的鳍式场效应晶体管的剖面结构示意图，在图1的基础上，还包括：位于第一鳍部102的源区和漏区110；位于第一鳍部102的源区和漏区110的顶部和部分侧壁表面的半导体层107，所述半导体层107位于第一鳍部102顶部表面的部分具有凸起的棱角A，所述第一导电层104位于所述半导体层107表面。由于所述半导体层107将第一导电层104与第一鳍部102顶部之间的距离拉大，使得第一导电层104提供的拉应力传递到第一鳍部102顶部较小，降低了第一导电层104对PMOS鳍式场效应晶体管性能的影响。
其中，所述半导体层107的形成工艺为选择性外延沉积工艺，所述半导体层107不仅位于第一鳍部102顶部的部分具有凸起的棱角A，位于第一鳍部102两侧侧壁的部分也分别具有凸起的棱角B，形成如图2所示的剖面为菱形的结构的半导体层107。然而，在形成所述第一导电层104时，金属材料会进入相邻第一鳍部102和半导体层107之间的空隙内，而半导体层107低于棱角B的部分厚度逐渐减小，低于棱角B的部分半导体层107以及位于棱角B下方的第二介质层106不足以阻止第一导电层104的应力向第一鳍部102传递。而且，现有技术为了避免相邻第一鳍部102上的半导体层107相接触，还会刻蚀去除相邻半导体层107相对的棱角B，则第一导电层104到第一鳍部102的距离更小，第一导电层104的拉应力传递到第一鳍部102更多，会导致PMOS鳍式场效应晶体管的性能下降。
经过本发明的发明人进一步研究，在第一鳍部的源区和漏区的侧壁和顶部表面形成半导体层，所述半导体层位于第一鳍部顶部表面的部分具有凸起的第一棱角，所述半导体层位于第一鳍部侧壁的部分具有凸起的第二棱角；在基底、第一鳍部和所述半导体层表面形成阻挡层，并使所述阻挡层填充于相邻第二棱角之间，并将相邻第二棱角物理连接，之后去除高于第二棱角的阻挡层并暴露出半导体层的表面，所暴露处的半导体层表面用于形成导电层，实现PMOS晶体管的源区和漏区的电连接；半导体层凸起的第一棱角能够增大导电层与第一鳍部顶部之间的距离，减小导电层的拉应力对第一鳍部内的沟道区的影响；同时，未被刻蚀的阻挡层依旧位于相邻第二棱角之间并使其物理连接，能够阻挡导电层的材料落入相邻半导体层和第一鳍部之间，避免导电层与所述半导体层低于第二棱角的部分、以及位于导电层下方的鳍部侧壁相接处，从而增大了导电层与第一鳍部侧壁之间的距离，进一部减少了导电层向第一鳍部施加的拉应力；从而保证了以第一鳍部所形成的PMOS晶体管的沟道区的载流子迁移率，使半导体器件的性能良好。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3至图9是本发明的实施例所述的半导体结构的形成过程的结构示意图。
请参考图3和图4，图3是本实施例所述的基底、第一鳍部和第二鳍部的立体结构示意图，图4是图3沿AA’的剖面结构示意图，提供基底200，所述基底具有第一区域I和第二区域II，所述基底的第一区域I表面具有若干第一鳍部201、以及横跨所述第一鳍部201的侧壁和顶部表面的第一栅极结构203，其中，所述若干第一鳍部201中至少两个第一鳍部201相邻，所述基底的第二区域II表面具有单个或若干第二鳍部202、以及横跨所述第二鳍部202的侧壁和顶部表面的第二栅极结构204；在所述第一栅极结构203两侧的第一鳍部201内形成源区和漏区205。
本实施例中，所述第一区域I用于形成PMOS鳍式场效应晶体管，所述第二区域II用于形成NMOS鳍式场效应晶体管。
在本实施例中，所述基底200、第一鳍部201和第二鳍部202由提供的半导体衬底的一部分形成，其中，所述基底200提供了后续工艺的平台，所述第一鳍部201和第二鳍部202由刻蚀所述半导体衬底形成；所述半导体衬底包括体衬底或绝缘体上半导体衬底；所述体衬底的材料包括硅、锗和硅锗；所述绝缘体上半导体衬底包括衬底、位于衬底表面的绝缘层以及位于绝缘层表面的半导体层，所述半导体层的材料包括硅或锗。
当所述半导体衬底为体衬底时，所述第一鳍部201和第二鳍部202的形成工艺为：在所述体衬底表面形成掩膜层；以所述掩膜层为掩膜刻蚀所述体衬底并形成开口，相邻开口之间的体衬底形成第一鳍部201和第二鳍部202，位于第一鳍部201和第二鳍部202底部的剩余的体衬底形成基底200。本实施例中，所述第一鳍部201和第二鳍部202由刻蚀体衬底形成，且位于第一鳍部201和第二鳍部202底部的剩余的体衬底形成基底200。
需要说明的是，当所述半导体衬底为体衬底，且鳍部201由刻蚀体衬底形成时，在刻蚀形成鳍部201之后，在所述基底200和鳍部201表面沉积隔离薄膜，所述隔离薄膜的材料为氧化硅、氮化硅或氮氧化硅；回刻蚀所述隔离薄膜直至暴露出第一鳍部201和第二鳍部202的顶部和部分侧壁表面，在所述开口的底部形成隔离层220，所述隔离层220的表面低于第一鳍部201和第二鳍部202顶部表面且覆盖部分第一鳍部201和第二鳍部202的侧壁表面。
当所述半导体衬底为绝缘体上半导体衬底时，所述第一鳍部201和第二鳍部202的形成工艺为：在半导体层表面形成掩膜层；以所述掩膜层为掩膜刻蚀半导体层直至暴露出绝缘层表面为止，形成位于绝缘层上的第一鳍部201和第二鳍部202。其中，绝缘体上半导体衬底中的衬底作为基底200。
在其他实施例中，所述第一鳍部201和第二鳍部202还能够形成于所提供的半导体衬底表面，形成工艺为：在半导体衬底表面形成具有开口的介质层，所述开口定义了第一鳍部201和第二鳍部202的图形和位置，并暴露出半导体衬底表面；在所述开口内采用外延沉积工艺形成第一鳍部201和第二鳍部202，并回刻蚀所述介质层，使介质层表面低于第一鳍部201和第二鳍部202表面。
此外，在形成第一鳍部201和第二鳍部202之后，进行热退火工艺，以消除第一鳍部201和第二鳍部202内的缺陷，使所形成的鳍式场效应管的沟道区性能良好；所述热退火工艺的温度为900摄氏度～1100摄氏度，退火气体为氢气或氦气。
需要说明的是，所述第一鳍部201的数量至少为两个，本实施例中示出了2个相邻设置的第一鳍部201，以及2个相邻设置的第二鳍部202；为了使所形成的第一鳍部201或第二鳍部202尺寸小，且相邻第一鳍部201或第二鳍部202之间的尺寸小，用于刻蚀鳍部的掩膜层的形成工艺为多重图形化掩膜工艺，例如自对准双重图形化（Self-aligned Double Patterned，SaDP）工艺、自对准三重图形化（Self-aligned Triple Patterned）工艺、或自对准四重图形化（Self-aligned Double Double Patterned，SaDDP）工艺。以双重图形化掩膜工艺为例，包括：在半导体衬底表面形成牺牲薄膜；在所述牺牲薄膜的部分表面形成图形化层，所述图形化层能够采用光刻工艺、纳米印刷工艺、或定向自组装工艺形成；以所述图形化层为掩膜刻蚀所述牺牲薄膜直至暴露出半导体衬底为止，形成牺牲层；在所述半导体衬底和牺牲层表面沉积掩膜薄膜；回刻蚀所述掩膜薄膜直至暴露出半导体衬底为止，形成掩膜层，并去除牺牲层。
所述第一栅极结构203包括：位于所述第一鳍部201的顶部和部分侧壁的栅介质层（未示出）、位于栅介质层表面的栅电极层（未示出）以及位于所述栅电极层和栅介质层两侧的侧墙（未示出）；所述侧墙在后续的工艺中，用于保护所述栅介质层和栅电极层的侧壁。
在本实施例中，所述栅介质层的材料为高介电常数材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3和ZrO2中的一种或几种，所述栅电极的材料为金属，例如Al、Cu、Ti，所述侧墙的材料包括氧化硅、氮化硅或氧化硅和氮化硅多层重叠；所述第一栅极结构203为高K金属栅结构（High-kMetal Gate，HKMG），所述第一栅极结构203的形成工艺为后栅工艺（Gate LastProcess），因此在图3和图4步骤中，所述第一栅极结构203的位置为伪栅极结构，所述伪栅极结构包括多晶硅伪栅极层。
在另一实施例中，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料包括氧化硅、氮化硅或氧化硅和氮化硅多层重叠。
需要说明的是，所述第二栅极结构204的结构、材料和形成工艺与第一栅极结构相同，在此不做赘述。
本实施例中，位于第一栅极结构203两侧的源区和漏区205作为PMOS晶体管的源区和漏区，因此在所述第一鳍部201的源区和漏区205采用离子注入工艺掺杂P型离子。需要说明的是，所述第二栅极结构204两侧的第二鳍部202内也具有源区和漏区，作为NMOS晶体管的源区和漏区，采用离子注入工艺在所述第二鳍部202内的源区和漏区掺杂N型离子。
请参考图5，在第一鳍部201的源区和漏区205形成半导体层206，所述半导体层206覆盖第一鳍部201的顶部表面、和部分侧壁表面，且所述半导体层206具有凸起的第一棱角A和第二棱角B，所述第一棱角A位于第一鳍部201顶部表面，所述第二棱角B位于第一鳍部201侧壁表面。
所述半导体层206的材料为硅锗或硅，在本实施例中，所述第一鳍部201用于形成PMOS晶体管，因此位于源区和漏区205表面的半导体层206内还能够掺杂P型离子；所述半导体层206的形成工艺为选择性外延沉积工艺，由于所述选择性外延沉积工艺在（111）晶面的生长速率最慢，因此所形成的半导体层206表面的晶面均为（111），从而在第一鳍部201顶部表面形成凸起的第一棱角A，在第一鳍部201的侧壁表面形成凸起的第二棱角B，并形成剖面为菱形的结构。需要说明的是，相邻第一鳍部201上的半导体层206相对的第二棱角B不接触，以避免相邻鳍部上形成的晶体管的源区或漏区导通致使所形成的半导体器件失效。
所述半导体层206凸起的第一棱角A能够增加后续形成于半导体层206表面的第一导电层与第一鳍部201之间的距离，降低所述第一导电层的拉应力对第一鳍部201内的沟道区的影响；而且，所述半导体层206具有第一棱角A，后续形成的第一导电层与半导体层206的接触面积增大，改善第一导电层与源区和漏区之间的导电接触性能。此外，当所述半导体层206的材料为硅锗时，由于锗材料的晶格常数大于硅材料的晶格常数，半导体层206的硅锗和第一鳍部201的硅之间存在晶格失配而产生的压应力（compressive），能够提高第一鳍部201的沟道区内的空穴的迁移率，改善所形成的PMOS晶体管性能。
在另一实施例中，还能够在所述选择性外延沉积工艺之前，先对第一鳍部201的源区和漏区205进行刻蚀以形成凹槽，在所述凹槽内采用选择性外延沉积工艺形成半导体层206，即所述半导体层206嵌入第一鳍部201内，所述半导体层206的底部低于第一鳍部201的顶部表面；所述半导体层206距离沟道区的距离更近，能够提高提供给沟道区的应力。
在另一实施例中，在第二鳍部202的源区和漏区顶部表面形成应力层，所述应力层的材料为碳化硅，所述应力层的形成工艺为选择性外延沉积工艺；所述碳材料的晶格常数小于硅材料的晶格常数，使应力层和第二鳍部202的硅之间存在因晶格失配而产生的拉应力（tensile），能够提高第二鳍部202的沟道区内的电子的迁移率，改善所形成的NMOS晶体管性能。
此外，还能够在采用选择性外延沉积工艺形成应力层之前，先对第二鳍部202的源区和漏区进行刻蚀以形成凹槽，在所述凹槽内采用选择性外延沉积工艺形成应力层，即所述应力层嵌入第二鳍部202内，所述应力层的底部低于第二鳍部202的顶部表面；所述应力层距离沟道区的距离更近，能够提高提供给沟道区的应力。
请参考图6，在基底200上的隔离层220、第一鳍部201、半导体层206和第二鳍部202表面形成阻挡层207，所述阻挡层207填充于相邻第二棱角B之间的空间，使相邻的第二棱角B之间由所述阻挡层207物理连接。
所述阻挡层207的材料为氮化硅，所述阻挡层207的形成工艺为沉积工艺，较佳的是化学气相沉积工艺；所述阻挡层207作为后续刻蚀形成介质层内的第一开口和第二开口时的刻蚀停止层，减少刻蚀工艺对第二鳍部202、隔离层220和半导体层206表面的损伤。
其次，所述阻挡层207填充于相邻第二棱角B之间，并将相邻第二棱角B物理连接，在后续形成介质层并刻蚀第一开口底部的阻挡层207至暴露出半导体层之后，相邻第二棱角B之间依旧具有刻蚀剩余的阻挡层207物理连接，当后续在第一开口内形成第一导电层时，相邻第二棱角B之间的阻挡层207能够避免第一导电层的材料落入相邻第一鳍部201和导电层206之间，进而能够增大所形成的第一导电层到第一鳍部201之间的距离，进一步减小所述第一导电层的拉应力对PMOS晶体管的沟道区的不良影响；而且，所述阻挡层207的材料为绝缘材料，即使所述阻挡层207将相邻半导体层206相对的第二棱角B物理连接，也不会使相邻半导体层206之间导通。
在本实施例中，所述阻挡层207采用双应力氮化硅薄膜工艺形成，所述阻挡层207的厚度大于相邻半导体层206的第二棱角B之间的距离，以保证所述阻挡层能够物理连接，并且，所述阻挡层207的厚度需要保证后续刻蚀阻挡层207之后，相邻第二棱角B之间仍旧以阻挡层207物理连接；通过调整工艺参数使第一区域I的阻挡层207的应力为500兆帕～2000兆帕，向第一鳍部201提供压应力，使第二区域II的阻挡层207的应力为50兆帕～500兆帕，向第一鳍部201提供拉应力，从而能够分别对第一区域I的PMOS晶体管和第二区域II的NMOS晶体管分别提供合适的应力；具体的，以采用等离子体增强化学气相沉积工艺（PECVD）为例，工艺参数包括：反应气体（硅烷和氨气）、载气为氮气、射频功率、反应压强和反应温度；其中，当射频功率越大，氮化硅的应力越大，当硅烷和氨气的流量比越大，氮化硅的应力越大，当载气的流量增大，氮化硅的应力先减小后增大，当反应压强增大，氮化硅的应力先减小后增大。因此，所述沉积工艺参数不应过于限制，以本领域技术人员能够在第一区域I或第二区域II获取所需应力的阻挡层为准。
在另一实施例中，所述阻挡层207具有拉应力，则无需针对第一区域I和第二区域II分别采用不同的工艺参数形成阻挡层207，能够简化工艺；由于所述阻挡层207与第二鳍部202的顶部和侧壁表面直接接触，所述拉应力能够传递到第二鳍部202的沟道区内，以增强沟道区内电子的迁移率，提高NMOS晶体管的性能；而所述第一鳍部201的源区和漏区205表面形成有半导体层206，所述半导体层206增大了阻挡层207到第一鳍部201的距离，相应减小了阻挡层207的拉应力对第一鳍部的影响。
请参考图7，在所述阻挡层207表面形成介质层208，所述介质层208内具有第一开口209和第二开口210，所述第一开口210暴露出至少两个相邻的第一棱角A表面的阻挡层207，且所述第一开口210的侧壁与阻挡层207相接触的位置高于第二棱角B的水平位置，所述第二开口210暴露出第二鳍部202顶部和侧壁表面的阻挡层207。
所述介质层208的材料为氧化硅、氮化硅或氮氧化硅，在后续工艺中所述介质层208定义了所需形成的第一导电层和第二导电层的位置和形状，所述第一导电层和第二导电层用于分别与第一鳍部201内的源区和漏区205和第二鳍部202内的源区和漏区电连接。此外，在本实施例中，所述第一栅极结构203（如图3所示）和第二栅极结构204（如图3所示）需要形成高K金属栅结构，则需要去除位于第一鳍部201和第二鳍部202上的伪栅极结构，并在原伪栅极结构的位置形成第一栅极结构203和第二栅极结构204，以完成后栅工艺，所述后栅工艺为本领域技术人员所熟知，在此不做赘述；之后，形成所述介质层208，且所述介质层208的顶部表面高于所述第一栅极结构203和第二栅极结构204的顶部表面。
所述介质层208的形成工艺为：在阻挡层207表面沉积介质薄膜，并抛光所述介质薄膜；之后，采用各向异性的干法刻蚀工艺刻蚀部分介质薄膜，直至暴露出半导体层206表面的阻挡层207、以及第二鳍部202源区和漏区的顶部和侧壁表面的阻挡层207，形成第一开口209和第二开口210。
所述第一开口209暴露出至少两个相邻的第一棱角A表面的阻挡层207，所述第一开口209用于形成第一导电层，所述第一导电层用于电连接第一鳍部201内的源区和漏区205；而且，所述第一开口209的侧壁与阻挡层207相接触的位置高于第二棱角B的水平位置，当后续去除第一开口209底部的阻挡层207之后，刻蚀后的阻挡层207依旧填充于相邻第一鳍部201和半导体层206之间，并物理连接相邻第二棱角B，能够避免后续形成的第一导电层的材料落入第一鳍部201和半导体层206之间而向第一鳍部201传递拉应力，进而改善了所形成的PMOS晶体管的性能和稳定性。
所述第二开口210暴露出至少两个相邻的第二鳍部202源区和漏区的顶部和侧壁表面的阻挡层207，所述第二开口210用于形成第二导电层，所述第二导电层用于电连接第二鳍部202内的源区和漏区；而且，所述第二开口210完全暴露出第二鳍部202源区和漏区的顶部和侧壁，则后续形成的第二导电层能够充分与第二鳍部202的顶部和侧壁表面接触，从而向第二鳍部提供足够多的拉应力，提高NMOS晶体管沟道区的电子迁移率，进一步改善半导体器件的性能。
请参考图8，刻蚀第一开口209和第二开口210底部的阻挡层207，直至暴露出半导体层206表面和第二鳍部202的顶部和侧壁表面为止。
所述刻蚀阻挡层207的工艺为干法刻蚀或湿法刻蚀，为了在刻蚀阻挡层时减少对半导体层206、第二鳍部202和隔离层220表面的损伤，所述刻蚀工艺较佳的是各向同性的刻蚀工艺；当采用干法刻蚀工艺时，所述干法刻蚀为各向同性的干法刻蚀工艺，偏置功率小于100瓦；当采用湿法刻蚀工艺时，所述湿法刻蚀的刻蚀液包括磷酸，刻蚀液的温度为150摄氏度～200摄氏度。
由于所述第一开口210暴露出至少两个相邻的第一棱角A表面的阻挡层207，所述第一开口210的侧壁与阻挡层207相接触的位置高于第二棱角B的水平位置，且所述刻蚀工艺各向同性，因此所述刻蚀工艺去除高于第二棱角B的水平位置的阻挡层207，在刻蚀工艺之后，使第二棱角B之间依旧以阻挡层207物理连接，所述阻挡层207能够阻止后续第一导电层的材料进入相邻第一鳍部201低于第二棱角B水平位置的空间内，增加了第一导电层到第一鳍部201侧壁的距离，减小第一导电层传递到第一鳍部的拉应力。
请参考图9，在刻蚀所述阻挡层207之后，在所述第一开口209（如图7所示）内的半导体层206表面形成第一导电层211，在第二开口210（如图7所示）内形成第二导电层212。
所述第一导电层211和第二导电层212具有拉应力，所述第一导电层211和第二导电层212的材料为氮化钛、钛或钨；所述第一导电层211和第二导电层212的形成工艺为：形成填充满所述第一开口209和第二开口210的导电薄膜；化学机械抛光所述导电薄膜直至暴露出介质层208表面为止。其中，所述导电薄膜的形成工艺为化学气相沉积工艺、物理气相沉积工艺或电镀工艺。
所述第一导电层211与半导体层206接触，用于使第一鳍部201内的源区和漏区205与外部电连接；而且，所述第一导电层211形成于相邻半导体层206相对第二棱角B之间的阻挡层207表面，所述第一导电层211到第一鳍部201顶部和侧壁表面的距离较大，传递到第一鳍部201的拉应力较小，有利于PMOS晶体管的性能改善。
所述第二导电层212横跨相邻第二鳍部202的顶部和侧壁表面，且覆盖第二鳍部202内的源区和漏区，由于第二导电层212具有拉应力，在用于使第二鳍部内的源区和漏区与外部电连接的同时，能够充分向第二鳍部提供拉应力，提高第二鳍部202内的沟道区的电子迁移率，提高NMOS晶体管的性能。
本实施例中，在隔离层、第一鳍部、第二鳍部和具有剖面为棱形的半导体层表面形成阻挡层，并使所述阻挡层填充于相邻第二棱角之间，使相邻第二棱角物理连接；后续去除高于第二棱角的阻挡层直至暴露出半导体层的表面后，相邻第二棱角之间依旧具有阻挡层物理连接；所述阻挡层用于阻挡第一导电层的材料落入相邻半导体层和第一鳍部之间，增大了第一导电层与第一鳍部侧壁之间的距离，减少了第一导电层向第一鳍部施加的拉应力；而且，半导体层凸起的第一棱角能够增大导电层与第一鳍部顶部之间的距离，也能够减小第一导电层对第一鳍部施加的拉应力，第一鳍部的沟道区内空穴的迁移率不会降低。同时，形成于第二鳍部源区和漏区上的第二导电层直接与所述第二鳍部的侧壁和顶部表面接触，能够向第二鳍部内的沟道区充分提供拉应力，有利于改善第二鳍部上形成的NMOS晶体管的性能。
相应的，本实施例还提供一种半导体结构，请继续参考图9，包括：基底200，所述基底200具有第一区域I和第二区域II，所述基底200的第一区域I表面具有若干第一鳍部201、以及横跨所述第一鳍部201的侧壁和顶部表面的第一栅极结构（未示出），其中，所述若干第一鳍部201中至少两个第一鳍部201相邻，所述基底的第二区II域表面具有相邻的单个或若干第二鳍部202、以及横跨所述第二鳍部202的侧壁和顶部表面的第二栅极结构204；位于所述第一栅极结构两侧的第一鳍部201内的源区和漏区205；位于第一鳍部201的源区和漏区205表面的半导体层206，所述半导体层206覆盖第一鳍部201的顶部表面、和部分侧壁表面，且所述半导体层206具有凸起的第一棱角A和第二棱角B，所述第一棱角A位于第一鳍部201的顶部表面，所述第二棱角B位于第一鳍部201的侧壁表面；位于第一区域I的基底200表面的阻挡层207，所述阻挡层207的顶部位置高于第二棱角B的水平位置，且所述阻挡层207还覆盖第一鳍部201的部分侧壁和部分半导体层206，所述阻挡层207位于相邻第二棱角B之间，使相邻第二棱角B之间由所述阻挡层207物理连接；位于基底200和阻挡层207表面的介质层208，所述介质层208内具有第一开口（未示出）和第二开口210，所述第一开口暴露出至少两个相邻的半导体层206的第一棱角A表面，所述第二开口暴露出第二鳍部202顶部和侧壁表面；位于第一开口内的半导体层206表面的第一导电层211，位于第二开口内的第二鳍部202的顶部和侧壁表面的第二导电层212。
所述第一区域I用于形成PMOS鳍式场效应晶体管，所述第二区域II用于形成NMOS鳍式场效应晶体管，所述第一鳍部201的源区和漏区205内具有P型离子，所述第二鳍部202内的源区和漏区内具有N型离子。
所述第一鳍部201和第二鳍部202的材料包括硅、锗或硅锗，本实施例中为硅材料。所述基底200表面具有隔离层220，所述隔离层220的表面低于第一鳍部201和第二鳍部202顶部表面且覆盖部分第一鳍部201和第二鳍部202的侧壁表面。
所述第一栅极结构203和第二栅极结构204包括：位于所述第一鳍部201的顶部和部分侧壁的上栅介质层（未示出）、位于栅介质层表面的栅电极层（未示出）以及位于所述栅电极层和栅介质层两侧的侧墙（未示出）。本实施例中，所述栅介质层的材料为高介电常数材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfZrO、Al2O3和ZrO2中的一种或几种，所述栅电极的材料为金属，例如Al、Cu、Ti，所述侧墙的材料包括氧化硅、氮化硅或氧化硅和氮化硅多层重叠。另一实施例中，所述栅介质层的材料为氧化硅，所述栅电极层的材料为多晶硅，所述侧墙的材料包括氧化硅、氮化硅或氧化硅和氮化硅多层重叠。
所述半导体层206的材料为硅锗或硅，所述半导体层206表面的晶面均为（111），且剖面为菱形的结构，相邻第一鳍部201上的半导体层206相对的第二棱角B不接触。在一实施例中，所述半导体层206嵌入第一鳍部201内，所述半导体层206的底部低于第一鳍部201的顶部表面。
在另一实施例中，在第二鳍部202的源区和漏区顶部表面具有应力层，所述应力层的材料为碳化硅；此外，所述应力层能够嵌入第二鳍部202内，所述应力层的底部低于第二鳍部202的顶部表面。
所述阻挡层207的材料为氮化硅，所述第一导电层211和第二导电层212具有拉应力，所述第一导电层211和第二导电层212的材料为氮化钛、钛或钨。
本实施例，第一鳍部的源区和漏区的侧壁和顶部表面具有半导体层，所述半导体层位于第一鳍部侧壁的部分具有凸起的第二棱角，且相邻半导体层的第二棱角由阻挡层物理连接；所述阻挡层能够阻止第一导电层的材料进入相邻半导体层和第一鳍部之间，增大了导电层与第一鳍部侧壁之间的距离；所述半导体层位于第一鳍部顶部表面的部分具有凸起的第一棱角，增大了第一导电层到第一鳍部顶部的距离；从而，减少了第一导电层向第一鳍部施加的拉应力，使第一鳍部所形成的PMOS晶体管性能良好。同时，第二导电层能够直接与第二鳍部源区和漏区的侧壁和顶部表面接触，向第二鳍部内的沟道区提供足够的拉应力，改善第二鳍部上形成的NMOS晶体管的性能。
综上所述，在用于形成PMOS晶体管的第一鳍部的源区和漏区上形成半导体层，所述半导体层位于第一鳍部顶部表面的部分具有凸起的第一棱角，所述半导体层位于第一鳍部侧壁的部分具有凸起的第二棱角；在基底、第一鳍部和所述半导体层表面形成阻挡层，并使所述阻挡层填充于相邻第二棱角之间，并将相邻第二棱角物理连接，之后去除高于第二棱角的阻挡层并暴露出半导体层的表面，所暴露处的半导体层表面用于形成导电层，实现PMOS晶体管的源区和漏区的电连接；半导体层凸起的第一棱角能够增大导电层与第一鳍部顶部之间的距离，减小导电层的拉应力对第一鳍部内的沟道区的影响；同时，未被刻蚀的阻挡层依旧位于相邻第二棱角之间并使其物理连接，能够阻挡导电层的材料落入相邻半导体层和第一鳍部之间，避免导电层与所述半导体层低于第二棱角的部分、以及位于导电层下方的鳍部侧壁相接触，从而增大了导电层与第一鳍部侧壁之间的距离，进一步减少了导电层向第一鳍部施加的拉应力；从而保证了以第一鳍部所形成的PMOS晶体管的沟道区的载流子迁移率，使半导体器件的性能良好。
本发明的半导体结构中，第一鳍部的源区和漏区的侧壁和顶部表面具有半导体层，所述半导体层位于第一鳍部顶部表面的部分具有凸起的第一棱角，所述半导体层位于第一鳍部侧壁的部分具有凸起的第二棱角；而相邻半导体层的第二棱角之间具有阻挡层将相邻第二棱角物理连接，从而所述阻挡层能够阻止导电层的材料进入相邻半导体层和第一鳍部之间，增大了导电层与第一鳍部侧壁之间的距离，减少了导电层向第一鳍部施加的拉应力，使第一鳍部所形成的PMOS晶体管性能良好。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底具有第一区域，所述基底的第一区域表面具有若干第一鳍部、以及横跨所述第一鳍部的侧壁和顶部表面的第一栅极结构，其中，所述若干第一鳍部中至少两个第一鳍部相邻；
在所述第一栅极结构两侧的第一鳍部内形成源区和漏区；
在第一鳍部的源区和漏区形成半导体层，所述半导体层覆盖第一鳍部的顶部表面、和部分侧壁表面，且所述半导体层具有凸起的第一棱角和第二棱角，所述第一棱角位于第一鳍部的顶部表面，所述第二棱角位于第一鳍部的侧壁表面；
在基底、第一鳍部和半导体层表面形成阻挡层，所述阻挡层填充于相邻第二棱角之间的空间，使相邻的第二棱角之间由所述阻挡层物理连接；
在所述阻挡层表面形成介质层，所述介质层内具有第一开口，所述第一开口暴露出至少两个相邻的第一棱角表面的阻挡层，且所述第一开口的侧壁与阻挡层相接触的位置高于第二棱角的水平位置；
刻蚀第一开口底部的阻挡层直至暴露出半导体层表面为止；
在刻蚀所述阻挡层之后，在所述第一开口内的半导体层表面形成第一导电层。
2.如权利要求1所述半导体结构的形成方法，其特征在于，还包括：所述基底还具有第二区域，所述基底的第二区域表面具有单个或若干第二鳍部、以及横跨所述第二鳍部的侧壁和顶部表面的第二栅极结构；所述阻挡层还形成于所述第二鳍部的侧壁和顶部表面；所述介质层内还具有第二开口，所述第二开口暴露出第二鳍部顶部和侧壁表面的阻挡层；在刻蚀第一开口底部的阻挡层时，刻蚀所述第二开口底部的阻挡层直至暴露出第二鳍部的顶部和侧壁表面为止；在刻蚀第二开口底部的阻挡层之后，在第二开口内形成第二导电层。
3.如权利要求2所述半导体结构的形成方法，其特征在于，所述阻挡层的材料为氮化硅。
4.如权利要求3所述半导体结构的形成方法，其特征在于，所述阻挡层具有拉应力。
5.如权利要求3所述半导体结构的形成方法，其特征在于，第一区域的阻挡层具有压应力，第二区域的阻挡层具有拉应力。
6.如权利要求2所述半导体结构的形成方法，其特征在于，还包括：在所述第二栅极结构两侧的第二鳍部内形成源区和漏区，在第二鳍部的侧壁和顶部表面形成阻挡层之前，在第二鳍部内源区和漏区的顶部表面形成应力层。
7.如权利要求6所述半导体结构的形成方法，其特征在于，所述应力层的材料为碳化硅，形成工艺为选择性外延沉积工艺。
8.如权利要求2所述半导体结构的形成方法，其特征在于，所述第二导电层的材料为氮化钛、钛或钨。
9.如权利要求2所述半导体结构的形成方法，其特征在于，所述第二栅极结构为伪栅极结构，包括多晶硅伪栅极层。
10.如权利要求2所述半导体结构的形成方法，其特征在于，所述第二鳍部用于形成NMOS晶体管。
11.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一导电层的材料为氮化钛、钛或钨。
12.如权利要求1或2所述半导体结构的形成方法，其特征在于，刻蚀阻挡层的工艺为干法刻蚀或湿法刻蚀。
13.如权利要求12所述半导体结构的形成方法，其特征在于，所述干法刻蚀为各向同性的干法刻蚀工艺，偏置功率小于100瓦。
14.如权利要求12所述半导体结构的形成方法，其特征在于，所述湿法刻蚀的刻蚀液包括磷酸，刻蚀液的温度为150摄氏度～200摄氏度。
15.如权利要求1所述半导体结构的形成方法，其特征在于，所述半导体层的材料为硅锗，所述半导体层的形成工艺为选择性外延沉积工艺，所述半导体层表面的晶面均为（111）。
16.如权利要求15所述半导体结构的形成方法，其特征在于，还包括：在所述选择性外延沉积工艺之前，刻蚀第一鳍部的源区和漏区以形成凹槽，在所述凹槽内外延半导体层，所述半导体衬底的底部低于第一鳍部的顶部表面。
17.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一栅极结构为伪栅极结构。
18.如权利要求1所述半导体结构的形成方法，其特征在于，所述第一鳍部用于形成PMOS晶体管。
19.一种采用如权利要求1至18任一项所述的方法所形成的半导体结构，其特征在于，包括：
基底，所述基底具有第一区域，所述基底的第一区域表面具有若干第一鳍部、以及横跨所述第一鳍部的侧壁和顶部表面的第一栅极结构，其中，所述若干第一鳍部中至少两个第一鳍部相邻；
位于所述第一栅极结构两侧的第一鳍部内的源区和漏区；
位于第一鳍部的源区和漏区表面的半导体层，所述半导体层覆盖第一鳍部的顶部表面、和部分侧壁表面，且所述半导体层具有凸起的第一棱角和第二棱角，所述第一棱角位于第一鳍部的顶部表面，所述第二棱角位于第一鳍部的侧壁表面；
位于第一区域的基底表面的阻挡层，所述阻挡层的顶部位置高于第二棱角的水平位置，且所述阻挡层还覆盖第一鳍部的部分侧壁和部分半导体层，所述阻挡层位于相邻第二棱角之间，使相邻第二棱角之间由所述阻挡层物理连接；
位于基底和阻挡层表面的介质层，所述介质层内具有第一开口，所述第一开口暴露出至少两个相邻的半导体层的第一棱角表面；
所述第一开口内的半导体层表面具有第一导电层。
CN201310157828.3A 2013-04-28 2013-04-28 半导体结构及其形成方法 Active CN104124174B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310157828.3A CN104124174B (zh) 2013-04-28 2013-04-28 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310157828.3A CN104124174B (zh) 2013-04-28 2013-04-28 半导体结构及其形成方法

Publications (2)

Publication Number Publication Date
CN104124174A true CN104124174A (zh) 2014-10-29
CN104124174B CN104124174B (zh) 2017-02-22

Family

ID=51769543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310157828.3A Active CN104124174B (zh) 2013-04-28 2013-04-28 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN104124174B (zh)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448911A (zh) * 2014-09-23 2016-03-30 三星电子株式会社 具有接触插塞的半导体器件
CN106024868A (zh) * 2015-03-27 2016-10-12 三星电子株式会社 半导体装置
CN106024713A (zh) * 2015-04-03 2016-10-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106024888A (zh) * 2015-03-25 2016-10-12 三星电子株式会社 包括面积增加的接触件的半导体器件
CN106128958A (zh) * 2015-05-06 2016-11-16 三星电子株式会社 制造半导体器件的方法
CN106206693A (zh) * 2015-04-29 2016-12-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN106531804A (zh) * 2015-09-10 2017-03-22 台湾积体电路制造股份有限公司 Finfet器件及其制造方法
CN106558584A (zh) * 2015-09-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107452804A (zh) * 2016-05-31 2017-12-08 台湾积体电路制造股份有限公司 Finfet结构及其方法
CN107644816A (zh) * 2016-07-22 2018-01-30 中芯国际集成电路制造(上海)有限公司 FinFET半导体器件及其制造方法
CN107785268A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN107919856A (zh) * 2016-10-06 2018-04-17 三菱电机株式会社 半导体装置
CN109427684A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件和方法
CN109904161A (zh) * 2017-12-07 2019-06-18 三星电子株式会社 半导体器件
CN110875185A (zh) * 2018-08-31 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112768529A (zh) * 2021-01-28 2021-05-07 福建省晋华集成电路有限公司 一种半导体器件制备方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000664B (zh) * 2011-09-08 2015-12-16 中国科学院微电子研究所 半导体器件及其制造方法
US8377779B1 (en) * 2012-01-03 2013-02-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of manufacturing semiconductor devices and transistors

Cited By (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105448911B (zh) * 2014-09-23 2021-03-02 三星电子株式会社 具有接触插塞的半导体器件
CN105448911A (zh) * 2014-09-23 2016-03-30 三星电子株式会社 具有接触插塞的半导体器件
CN106024888A (zh) * 2015-03-25 2016-10-12 三星电子株式会社 包括面积增加的接触件的半导体器件
CN106024888B (zh) * 2015-03-25 2021-03-26 三星电子株式会社 包括面积增加的接触件的半导体器件
CN106024868B (zh) * 2015-03-27 2021-04-13 三星电子株式会社 半导体装置
CN106024868A (zh) * 2015-03-27 2016-10-12 三星电子株式会社 半导体装置
US10867997B2 (en) 2015-03-27 2020-12-15 Samsung Electronics Co., Ltd. Semiconductor device
CN106024713A (zh) * 2015-04-03 2016-10-12 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106024713B (zh) * 2015-04-03 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
CN106206693A (zh) * 2015-04-29 2016-12-07 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN106206693B (zh) * 2015-04-29 2019-04-26 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管的形成方法
CN106128958A (zh) * 2015-05-06 2016-11-16 三星电子株式会社 制造半导体器件的方法
CN106128958B (zh) * 2015-05-06 2021-06-11 三星电子株式会社 制造半导体器件的方法
KR102455149B1 (ko) 2015-05-06 2022-10-18 삼성전자주식회사 반도체 소자의 제조 방법
KR20160132173A (ko) * 2015-05-06 2016-11-17 삼성전자주식회사 반도체 소자의 제조 방법
US11430878B2 (en) 2015-09-10 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating semiconductor device
US11948999B2 (en) 2015-09-10 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device
CN106531804A (zh) * 2015-09-10 2017-03-22 台湾积体电路制造股份有限公司 Finfet器件及其制造方法
CN106558584A (zh) * 2015-09-29 2017-04-05 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN106558584B (zh) * 2015-09-29 2019-07-02 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN107452804A (zh) * 2016-05-31 2017-12-08 台湾积体电路制造股份有限公司 Finfet结构及其方法
CN107452804B (zh) * 2016-05-31 2020-06-12 台湾积体电路制造股份有限公司 Finfet结构及其方法
CN107644816A (zh) * 2016-07-22 2018-01-30 中芯国际集成电路制造(上海)有限公司 FinFET半导体器件及其制造方法
CN107785268A (zh) * 2016-08-31 2018-03-09 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法
CN107919856B (zh) * 2016-10-06 2021-03-16 三菱电机株式会社 半导体装置
CN107919856A (zh) * 2016-10-06 2018-04-17 三菱电机株式会社 半导体装置
CN109427684B (zh) * 2017-08-31 2021-04-27 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件和方法
CN109427684A (zh) * 2017-08-31 2019-03-05 台湾积体电路制造股份有限公司 鳍式场效应晶体管器件和方法
CN109904161A (zh) * 2017-12-07 2019-06-18 三星电子株式会社 半导体器件
CN109904161B (zh) * 2017-12-07 2024-05-03 三星电子株式会社 半导体器件
CN110875185B (zh) * 2018-08-31 2023-12-12 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN110875185A (zh) * 2018-08-31 2020-03-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN112768529A (zh) * 2021-01-28 2021-05-07 福建省晋华集成电路有限公司 一种半导体器件制备方法
CN112768529B (zh) * 2021-01-28 2022-09-23 福建省晋华集成电路有限公司 一种半导体器件制备方法

Also Published As

Publication number Publication date
CN104124174B (zh) 2017-02-22

Similar Documents

Publication Publication Date Title
CN104124174A (zh) 半导体结构及其形成方法
CN102315171B (zh) 集成电路组件及其制造方法
KR100560818B1 (ko) 반도체 소자 및 그 제조 방법
CN103928327B (zh) 鳍式场效应晶体管及其形成方法
CN108122976B (zh) 半导体结构及其形成方法、以及sram
CN104821277A (zh) 晶体管的形成方法
CN104658897A (zh) 半导体器件的形成方法
CN104241130B (zh) Pmos晶体管及其形成方法、半导体器件及其形成方法
CN108231594B (zh) 一种FinFET器件的制作方法
CN105448730A (zh) 半导体结构及其形成方法
KR102450064B1 (ko) 반도체 디바이스 및 방법
CN103779223A (zh) Mosfet的制造方法
CN106486362A (zh) 测试结构及其形成方法、测试方法
CN108807179A (zh) 半导体结构及其形成方法
CN104347508B (zh) 半导体结构及其形成方法
TWI799177B (zh) 半導體裝置及其製造方法
CN108122761B (zh) 半导体结构及其形成方法
CN107039520A (zh) 鳍式场效应晶体管及其形成方法
KR102453508B1 (ko) 스페이서 내에 에어 보이드를 갖는 반도체 디바이스
WO2023018610A1 (en) Methods of forming bottom dielectric isolation layers
CN112420831B (zh) 半导体结构及其形成方法
KR101785159B1 (ko) 반도체 디바이스 및 그 제조 방법
CN111463275B (zh) 半导体结构及其形成方法
CN111508898B (zh) 半导体器件及其形成方法
CN103915344B (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant