CN102315171B - 集成电路组件及其制造方法 - Google Patents

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Abstract

本发明揭示一种集成电路组件及此集成电路组件的制造方法。所揭示的方法提供集成电路组件在表面近接与顶端深度的改量控制。在一实施例中，此方法通过形成轻掺杂源极与漏极(LDD)区来达成改良的控制，此LDD区作为一蚀刻终止。此LDD区可在进行来形成一凹陷于基材中的蚀刻工艺期间作为蚀刻终止，此凹陷定义出此组件的源极与漏极区。

Description

集成电路组件及其制造方法
技术领域
本发明是有关于数种集成电路组件及制作数种集成电路组件的方法。
背景技术
半导体集成电路(IC)产业已历经快速成长。在集成电路发展的进程中，随着几何尺寸[亦即，利用一工艺可形成的最小构件(或线)]的减少，功能密度(亦即，每芯片面积的互连组件的数量)大体上已获得增加。此一尺寸缩减过程通常可提供增进生产效率与降低相关成本的优势。这样的尺寸缩减亦已增加了处理与制造集成电路的复杂性，为了实现这些进展，在集成电路制造上需要相似的发展。举例而言，随着半导体组件，例如金属氧化物半导体场效晶体管(MOSFETs)，历经许多技术节点的尺寸缩减，已经利用磊晶半导体材料来实施应变源极/漏极特征[例如，应力源(stressor)区]，借以提升载子迁移与改进组件性能。形成具有应力源区的MOSFET通常实施磊晶成长硅来形成n型组件的抬升源极与漏极特征、以及磊晶成长锗化硅(SiGe)来形成p型组件的抬升源极与漏极特征。已经实施针对这些源极与漏极特征的形状、架构与材料的各种技术，借以试着且进一步改进晶体管组件的性能。虽然现存方法已经大致上能满足其所预期的目的，但这些技术在所有方面并未无完全令人满意。
发明内容
因此，本发明的一目的就是在提供一种集成电路组件的制造方法，可有效控制集成电路组件的表面近接与顶端深度，而可提升组件性能。
本发明的另一目的是在提供一种集成电路组件，具有理想的表面近接与顶端深度，而可改善短通道效应、增加载子迁移、以及减少源极/漏极与硅化特征之间的接触电阻。
本发明提供许多不同实施例。本发明的一实施例的数种较广型式之一包含一方法，此方法包含：提供一半导体基材；形成一栅极结构于基材上方；形成一轻掺杂源极与漏极(LDD)区于基材中，LDD区位于栅极结构的两侧；形成数个偏移间隙壁于栅极结构的数个侧壁上；移除栅极结构的任一侧的基材的数个部分，包含LDD区的数个部分，借以在基材中形成一第一凹陷；磊晶成长一第一半导体材料，以填充第一凹陷，借此形成数个磊晶特征；形成栅极结构的数个主间隙壁；移除栅极结构的任一侧的基材的数个部分，包含磊晶特征的数个部分，借以在基材中形成一第二凹陷，此第二凹陷在基材中定义出一源极与漏极区；以及磊晶成长一第二半导体材料，以填充第二凹陷，第二半导体材料不同于第一半导体材料。
本发明的一实施例的数种较广型式的另一者包含一方法，此方法包含：提供一半导体基材，此半导体基材具有一第一区与一第二区；分别形成第一与第二栅极结构于第一与第二区中的基材上方；分别形成第一与第二轻掺杂源极与漏极(LDD)区于第一与第二区中；形成数个偏移间隙壁于第一与第二栅极结构的侧壁上；形成一第一凹陷于第二栅极结构的任一侧的基材中；磊晶成长一第一半导体材料，以填充第一凹陷且位于第一LDD区上方；形成第一与第二栅极结构的主间隙壁；形成一第二凹陷于第二栅极结构的任一侧的基材中；以及磊晶成长一第二半导体材料，以填充第二凹陷，第二半导体材料不同于第一半导体材料。
根据本发明的较广型式的另一者，一种集成电路组件，包含：一半导体基材；一栅极堆叠位于基材上方；以及数个间隙壁位于栅极堆叠的数个侧壁上。此集成电路组件还包含一轻掺杂源极与漏极(LDD)区以及磊晶成长源极与漏极(S/D)区位于基材中，其中LDD区与磊晶成长S/D区均位于栅极结构的两侧。磊晶源极区与磊晶漏极区均由基材的{111}结晶面中的第一与第二刻面、以及基材的{100}结晶面中的第三刻面所定义出。
本发明的优点为可有效控制集成电路组件的表面近接与顶端深度，因而具有可改善短通道效应、增加载子迁移、以及减少源极/漏极与硅化特征之间的接触电阻等可提升组件性能的优势。
附图说明
从上述结合所附附图所作的详细描述，可对本发明有更佳的了解。需强调的是，根据业界的标准实务，各特征并未依比例绘示，且目的仅是用以说明。事实上，为了使讨论更为清楚，各特征的数量及尺寸都可任意地增加或减少。
图1是绘示依照本发明各实施方式的一种集成电路组件的制作方法的流程图；
图2至图11是绘示依照图1的方法的一种集成电路组件的一实施例在各个制造阶段中的数个剖面示意图。
【主要组件符号说明】
100：方法                102：方块
104：方块                106：方块
108：方块                110：方块
112：方块                114：方块
116：方块                118：方块
120：方块                122：方块
200：集成电路组件        210：基材
212：组件区              214：组件区
216：隔离特征            220：栅极结构
221：栅极结构            222：栅极介电层
224：栅极层              226：硬掩模层
228：LDD区               230：LDD区
230A：LDD区              232：间隙衬
234：偏移间隙壁          236：图案化的光阻层
238：蚀刻工艺            240：凹陷
242：源极与漏极特征      244：磊晶特征
246：间隙壁              248：覆盖层
250：覆盖层              252：光阻层
254：凹陷                255A：刻面
255B：刻面               255C：刻面
255D：刻面               255E：刻面
255F：刻面               256：源极与漏极特征
α1：角度                α2：角度
θ1：角度                θ2：角度
具体实施方式
可了解的是以下的揭示提供了许多不同的实施例或例子，以执行本发明的不同特征。以下所描述的构件与安排的特定例子是用以简化本发明。当然这些仅为例子，并非限制。举例而言，在描述中，第一特征形成于第二特征之上(over)或上(on)可能包含第一与第二特征以直接接触的方式形成的实施例，且亦可包含额外特征可能形成在第一与第二特征之间而使第一与第二特征并未直接接触的实施例。此外，本发明可能会在各例子中重复参考数字及/或文字。这样的重复是基于简单与清楚的目的，以其本身而言并非用以指定所讨论的各实施例及/或配置之间的关系。
图1是绘示依照本发明各实施方式的一种集成电路组件的制作方法100的一实施例的流程图。此方法100始于方块102，其中提供具有第一区与第二区的半导体基材。在方块104，分别形成第一与第二栅极结构于第一区与第二区中的基材上。在方块106，分别形成第一与第二轻掺杂源极与漏极(LDD)区于第一区与第二区中的基材中。此方法100继续进行至方块108，其中形成数个偏移间隙壁于第一与第二栅极结构的侧壁上。在方块110，形成第一凹陷于第二区中的第二栅极结构的任一侧的基材中。通过利用例如蚀刻工艺来移除基材与第二LDD区的部分，可形成第一凹陷。形成第一凹陷时，可保护住基材的第一区，或者替代地，一凹陷可同时形成在第一区中的第一栅极结构的任一侧。在方块112，磊晶成长第一半导体材料，以填充第一凹陷，借以形成磊晶特征。第一半导体材料亦成长于第一区中的第一LDD区上方，借以在第一区中形成源极/漏极区。替代性地，一凹陷亦形成在第一区中，第一区中的凹陷亦填充有第一半导体材料。
方法100在方块114包含形成第一与第二栅极结构的主间隙壁。主间隙壁可邻设于偏移间隙壁。在方块116与118，形成保护层于第一区上方，且形成第二凹陷于第二栅极结构的任一侧的基材中。可通过移除部分的基材与磊晶特征，来形成第二凹陷。在方块120，磊晶成长第二半导体材料，以填充第二凹陷，借以形成第二区的源极与漏极区。方法100继续进行至方块122，其中完成集成电路组件的制作。在方法100进行之前、期间或之后，可提供额外的步骤，且本方法的另外的实施例可取代或消除所描述的步骤中的一些步骤。以下的讨论说明一种集成电路组件的各种实施例，集成电路组件可根据图1的方法来加以制造。
图2至图11是绘示依照图1的方法100的一种集成电路组件200的一实施例在各个制造阶段中的数个剖面示意图。图2至图11已经为了清楚的原因而简化，以较佳地了解本发明的创新概念。在所描述的实施例中，如以下将进一步讨论的，集成电路组件200包含数个场效晶体管组件，特别是n型通道场效晶体管(NFET)与p型通道场效晶体管(PFET)。集成电路组件200可进一步包含数个内存单元(memory cells)及/或逻辑电路；被动组件，例如电阻器、电容器、电感器及/或熔线；主动组件，例如金属氧化物半导体场效晶体管(MOSFETs)、互补式金属氧化物半导体晶体管(CMOSs)、高电压晶体管及/或高频晶体管、其它适合组件、或其组合。可将额外的特征加入集成电路组件200中，且在集成电路组件200的另外的实施例中，可取代或消除以下所述的特征中的一些特征。
在图2中，提供基材210。在所描述的实施例中，基材210是一半导体基材，此半导体基材包含硅。此基材210可为p型或n型基材。替代性地，基材210包含另一示范半导体，例如锗；复合半导体半导体，包含碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，此合金半导体包含锗化硅(SiGe)、磷化镓砷(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)及/或磷化镓铟砷(GaInAsP)；或上述材料的组合。在又一替代例中，基材210为绝缘体上半导体(SOI)。在其它替代例中，基材210可包含经掺杂的磊晶层、梯度分布(gradient)的半导体层、及/或一半导体层位于一不同型的另一半导体层上，例如一硅层位于一锗化硅层上。
基材210可根据在此技术领域中已知的设计需求，而包含各种掺杂区(例如，p型井或n型井)。这些掺杂区可掺有p型掺质，例如硼或二氟化硼；n型掺质，例如磷或砷；或上述掺质的组合。这些掺杂区可以P型井结构、N型井结构、双井(Dual-well)结构型式或利用抬升结构(Raised Structure)，而直接形成在基材210上。集成电路组件200包含基材210的一组件区212与另一组件区214，因此基材210可包含装配来供每一组件区212与214中的特定组件的各种掺杂区。在所描述的实施例中，NFET可形成在组件区212中，而此组件区212称为一NFET组件区，且PFET组件可形成在组件区214中，而此组件区214称为一PFET组件区。因此，组件区212可包含一NFET组件的一掺杂区，组件区214可包含一PFET组件的一掺杂区。
隔离特征216形成在基材210中，以隔离基材210的各个区域，例如组件区212与214。隔离特征216亦将组件区212和214与其它组件(未绘示)隔离。隔离特征216利用隔离技术，例如区域硅氧化(LOCOS)技术及/或浅沟渠隔离(STI)技术，以定义出并电性隔离各个区域。隔离特征216包含氧化硅、氮化硅、氮氧化硅、其它适合材料、或上述材料的组合。隔离特征216利用任何适合工艺加以制作。举例而言，STI的制作包含微影工艺、在基材中蚀刻出沟渠(例如，利用干蚀刻及/或湿蚀刻)、以及以一或多个介电材料填充沟渠[例如，利用化学气相沉积(CVD)工艺]。在一些例子中，经填充的沟渠可具有多层结构，例如以氮化硅或氧化硅填充的热氧化衬垫层。在另一例子中，STI结构可利用一处理序列来制作，例如：成长垫氧化层、形成低电压CVD(LPCVD)氮化层、利用光阻与屏蔽图案化STI开口、在基材中蚀刻出沟渠、选择性成长热氧化沟渠衬垫以改善沟渠表面、以氧化物填充沟渠、利用化学机械研磨(CMP)处理回蚀刻与平坦化、以及利用氮化物剥除工艺来移除氮化硅。
集成电路组件200包含NFET组件的栅极结构220与PFET组件的栅极结构221。栅极结构220设于NFET组件区212中的基材210上，且栅极结构221设于PFET组件区214中的基材210上。在所描述的实施例中，栅极结构220与221包含栅极介电层222、栅极层224(称为栅极电极)、以及硬掩模层226。栅极介电层222、栅极层224及硬掩模层226构成栅极结构220与221的栅极堆叠。栅极结构220与221的栅极堆叠可包含如在此技术领域中已知的额外层。栅极结构220与221的制作是利用沉积、微影图案化、蚀刻工艺或其组合。沉积工艺包含化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、高密度等离子CVD(HDPCVD)、有机金属CVD(MOCVD)、遥控等离子CVD(RPCVD)、等离子增益CVD(PECVD)、电镀、其它适合的方法、及/或上述方法的组合。微影图案化工艺包含光阻涂布(例如，旋转涂布)、软烤、光罩对准、曝光、曝光后烘烤、显影光阻、冲洗、干燥(例如，硬烤)、其它适合工艺、及/或上述工艺的组合。替代性地，可利用其它合适的方法，例如无光罩微影、电子束直写与离子束直写，来执行或取代微影曝光工艺。蚀刻工艺包含干蚀刻、湿蚀刻、其它蚀刻方法、或上述方法的组合。栅极结构220与221可利用相同处理步骤与处理材料同时制作；可利用多样化的处理步骤与处理材料独立于另一者而制作；或者，可利用同步与独立的处理步骤与处理材料的组合来加以制作。
栅极介电层222形成在基材210上，且包含一介电材料，例如氧化硅、氮氧化硅、氮化硅、高介电常数介电材料或上述材料的组合。示范的高介电常数介电材料包含氧化铪(HfO2)、氧化硅铪(HfSiO)、氮氧化硅铪(HfSiON)、氧化钽铪(HfTaO)、氧化钛铪(HfTiO)、氧化锆铪(HfZrO)、其它适合材料、或上述材料的组合。栅极介电层222可包含一多层结构。举例而言，栅极介电层222可包含一界面层、以及一高介电常数介电层形成在界面层上。一示范界面层可为利用热工艺或ALD工艺所形成的成长氧化硅层。
栅极层224形成在栅极介电层222上。在本实施例中，栅极层224是一多晶硅(polysilicon)层。多晶硅层可掺杂而提供适合电性。替代性地，若欲形成虚设(dummy)栅极，且此虚设栅极在后续的栅极取代工艺中被取代，则无需对此多晶硅进行掺杂。替代性地，栅极层224可包含具有适当功函数的导电层，因此栅极层224亦可称为功函数层。功函数层包含任何适合材料，例如此层可被转变成具有可提高相关组件的性能的适当功函数。举例而言，若需要PFET组件的p型功函数金属(p-metal)，则可采用氮化钛(TiN)或氮化钽(TaN)。另一方面，若需要NFET组件的n型功函数金属(n-metal)，则可采用钽、铝化钛(TiAl)、氮化钛铝(TiAlN)或氮碳化钽(TaCN)。功函数层可包含掺杂的导电金属氧化物材料。栅极层224可包含其它导电材料，例如铝、铜、钨、金属合金、金属硅化物、其它适合材料或上述材料的组合。举例而言，栅极层224包含一功函数层，另一导电层可形成在此功函数层上。
硬掩模层226形成在栅极层224上方。硬掩模层226包含氧化硅、氮化硅、氮氧化硅、碳化硅、其它适合介电材料或上述材料的组合。硬掩模层226可具有多层结构。
在图3中，形成数个轻掺杂源极/漏极(LDD)区于组件区212与214中的基材210的源极与漏极中。在所描述的实施例中，数个LDD区228形成在NFET组件区212中的基材210中，且LDD区228位于栅极结构220的两侧；以及数个LDD区230形成在PFET组件区214中的基材210中，且LDD区230位于栅极结构221的两侧。LDD区228与230对齐栅极结构220与221的栅极堆叠的侧壁。利用离子植入工艺、扩散工艺、其它适合工艺或上述工艺的组合，来形成LDD区228与230。在制作NFET组件区212中的LDD区228期间，可将PFET组件区214保护住；在制作PFET组件区214中的LDD区230期间，可将NFET组件区212保护住。举例而言，可在制作NFET组件区212中的LDD区228期间，于PFET组件区214上方沉积并图案化光阻层或硬掩模层；且可在制作PFET组件区214中的LDD区230期间，于NFET组件区212上方沉积并图案化光阻层或硬掩模层。在所描述的实施例中，NFET组件的LDD区228(NLDD)掺杂有n型掺质，例如磷或砷，且PFET组件的LDD区230(NLDD)杂有p型掺质，例如硼或二氟化硼。
在图4中，可形成栅极结构220与221的间隙衬232与偏移(虚设)间隙壁234。在所描述的实施例中，间隙衬232包含氧化物材料，例如氧化硅，且偏移间隙壁234包含氮化物材料，例如氮化硅。替代性地，偏移间隙壁234包含另一适合介电材料，例如氧化硅、氮氧化硅或上述材料的组合。间隙衬232亦可包含另一适合介电材料。间隙衬232与偏移间隙壁234可利用适合工艺来制作。举例而言，间隙衬232与偏移间隙壁234的制作，可利用毯覆式(blanket)沉积第一介电层(氧化硅层)于集成电路组件200上、以及第二介电层于第一介电层(氮化硅层)上，接着进行非等向性，以移除这些介电层，而形成间隙衬232与偏移间隙壁234，如图4所示。间隙衬232与偏移间隙壁234邻设于栅极结构220与221的栅极堆叠(栅极介电层222、栅极层224与硬掩模层226)的侧壁。
在图5中，移除PFET组件区214中，特别是在PFET组件的源极与漏极区中，的栅极结构221的任一侧的基材210的数个部分。在所描述的实施例中，形成图案化的光阻层236于集成电路组件200上方，以在处理PFET组件区214期间保护NFET组件。可利用微影工艺来制作图案化的光阻层236。一示范的微影工艺可包含光阻涂布、软烤、光罩对准、曝光、曝光后烘烤、显影光阻与硬烤等处理步骤。微影工艺亦可利用其它合适的技术，例如无光罩微影、电子束直写、离子束直写与分子拓印(molecular imprint)，来执行或取代微影工艺。图案化的光阻层236可包含抗反射覆盖层，例如底部抗反射覆盖(BARC)层及/或顶部抗反射覆盖(TARC)层。
蚀刻工艺238接着移除基材210的数个部分，包含LDD区的数个部分，以在基材210中形成LDD区230A与凹陷240。凹陷240形成在PFET组件区214中的PFET组件的源极与漏极区中。在所描述的实施例中，蚀刻工艺238为干蚀刻工艺。如下所进一步讨论的，控制蚀刻工艺，以获得所需的LDD区230A外型，如图5所示。在一实施例中，干蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂、蚀刻压力、电源功率、射频(Radio-Frequency；RF)偏压电压、RF偏压功率、蚀刻剂流率与其它适合参数。举例而言，可采用约1mT至约200mT的蚀刻压力，约200W至约2000W的电源功率，以及包含三氟化氮(NF3)、氯气(Cl2)、六氟化硫(SF6)、氦气(He)、氩气(Ar)、四氟化碳(CF4)或上述气体的组合的蚀刻剂。在一例子中，蚀刻工艺238包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压电压、约5sccm至约30sccm的三氟化氮气体流率、约0sccm至约100sccm的氯气气体流率、约0sccm至约500sccm的氦气气体流率、以及约0sccm至约500sccm的氩气气体流率。在另一实施例中，蚀刻工艺238包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压电压、约5sccm至约30sccm的六氟化硫气体流率、约0sccm至约100sccm的氯气气体流率、约0sccm至约500sccm的氦气气体流率、以及约0sccm至约500sccm的氩气气体流率。在又一实施例中，蚀刻工艺238包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压电压、约5sccm至约100sccm的四氟化碳气体流率、约0sccm至约100sccm的氯气气体流率、约0sccm至约500sccm的氦气气体流率、以及约0sccm至约500sccm的氩气气体流率。凹陷240的蚀刻外型显示出适当深度。举例而言，凹陷240的深度从约15nm至约25nm。于蚀刻工艺后，可进行前清洗工艺，以利用氢氟酸(HF)溶液或其它适合溶液来清洗凹陷240。之后，利用例如光阻剥除工艺，移除图案化的光阻层236，如图6所示。在一替代实施例中，可省略图案化的光阻层236，蚀刻工艺238同时形成凹陷240与NFET组件区212中的源极与漏极特征的凹陷(沟渠)。
在图7中，进行磊晶工艺，以在基材210上成长半导体材料。在所描述的实施例中，半导体材料是利用选择性磊晶成长(Selective Epitaxy Growth；SEG)工艺所成长的硅。磊晶硅在NFET组件区212中形成源极与漏极特征242(称为抬升的源极与漏极区)，且填充凹陷240而在PFET组件区214中形成磊晶特征244。替代性地，磊晶工艺可包含CVD技术[例如，气相磊晶(VPE)及/或超高真空CVD(UHV-CVD)]、分子束磊晶、其它适合工艺或上述技术的组合。磊晶工艺可利用气态及/或液态前驱物，这些前驱物与基材210的成分互相作用。应该注意的是，磊晶特征244提升了磊晶特征244与LDD区230A之间的蚀刻率。与栅极结构220相关的NFET组件的硅磊晶源极与漏极特征242可在磊晶工艺期间，原位(in-situ)掺杂或不掺杂。举例而言，硅磊晶源极与漏极特征242可以磷掺杂，而形成磷掺杂的硅(Si:P)源极与漏极特征。当源极与漏极特征没有掺杂时，可了解的是，源极与漏极特征可在后续工艺中进行掺杂。可利用离子植入工艺、等离子浸没式离子植入(Plasma Immersion Ion Implantation；PIII)工艺、气态及/或固态源扩散工艺、其它适合工艺或上述工艺的组合，来完成掺杂。源极与漏极特征242可进一步暴露于回火工艺，例如快速热回火工艺。
在图8中，利用适合的工艺形成栅极结构220与221的间隙壁246(称为主间隙壁)。举例而言，制作间隙壁246时，可毯覆式沉积介电层，例如氮化硅层，于集成电路组件200上，接着非等向性蚀刻以移除此介电层，借以形成间隙壁246，如图8所示。间隙壁246设置在栅极结构220与221的侧壁上，且在所描述的实施例中，间隙壁246邻接于偏移间隙壁234。间隙壁246包含介电材料，例如氮化硅、氧化硅、氮氧化硅、其它适合材料或这些材料的组合。
在图9A中，移除PFET组件区214中，特别是在PFET组件的源极与漏极区中，的栅极结构221的任一侧的基材210的数个部分。在所描述的实施例中，形成覆盖层248、另一覆盖层250与光阻层252于集成电路组件200上方，并加以图案化，以在处理PFET组件区214期间保护NCET组件。覆盖层248可包含氧化物材料，且覆盖层250可包含氮化物材料。覆盖层248与250可包含其它在此技术领域中已知的适合材料。光阻层252可包含抗反射覆盖层，例如底部抗反射覆盖层及/或顶部抗反射覆盖层。可利用一微影工艺来制作图案化的覆盖层248与250、及光阻层252。一示范的微影工艺可包含光阻涂布、软烤、光罩对准、曝光、曝光后烘烤、显影光阻与硬烤等处理步骤。微影工艺亦可利用其它合适的技术，例如无光罩微影、电子束直写、离子束直写与分子拓印，来执行或取代微影工艺。
蚀刻工艺接着移除基材210的数个部分，包含磊晶特征244与LDD区230A，以在基材210中形成数个凹陷254。凹陷254形成在PFET组件区214中的PFET组件的源极与漏极区中。此蚀刻工艺包含干蚀刻工艺、湿蚀刻工艺或上述蚀刻工艺的组合。在所描述的实施例中，蚀刻工艺利用干蚀刻与湿蚀刻的组合。控制蚀刻工艺，以获得所需的蚀刻外型，如图9A所示。在一实施例中，干蚀刻与湿蚀刻工艺具有可调整的蚀刻参数，例如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、电源功率、RF偏压电压、RF偏压功率、蚀刻剂流率与其它适合参数。举例而言，干蚀刻工艺可采用约1mT至约200mT的蚀刻压力，约200W至约2000W的电源功率，约0V至约100V的RF偏压电压，以及包含三氟化氮、氯气、六氟化硫、氦气、氩气、四氟化碳或上述气体的组合的蚀刻剂。在一例子中，干蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压电压、约5sccm至约30sccm的三氟化氮气体流率、约0sccm至约100sccm的氯气气体流率、约0sccm至约500sccm的氦气气体流率、以及约0sccm至约500sccm的氩气气体流率。在另一实施例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压电压、约5sccm至约30sccm的六氟化硫气体流率、约0sccm至约100sccm的氯气气体流率、约0sccm至约500sccm的氦气气体流率、以及约0sccm至约500sccm的氩气气体流率。在又一实施例中，蚀刻工艺包含约1mT至约200mT的蚀刻压力、约200W至约2000W的电源功率、约0V至约100V的RF偏压电压、约5sccm至约100sccm的四氟化碳气体流率、约0sccm至约100sccm的氯气气体流率、约0sccm至约500sccm的氦气气体流率、以及约0sccm至约500sccm的氩气气体流率。湿蚀刻溶液可包含氢氧化铵(NH4OH)、氢氟酸(HF)、氢氧化四甲基铵(tetramethylammonium hydroxide；TMAH)、其它适合湿蚀刻溶液或上述溶液的组合。在一例子中，湿蚀刻工艺先在室温下执行100∶1浓度的氢氟酸溶液，接着在温度约20℃至约60℃(例如，借以形成一{111}刻面)下，执行氢氧化铵溶液。在另一例子中，湿蚀刻工艺先在室温下执行100∶1浓度的氢氟酸溶液，接着在温度约20℃至约60℃(例如，借以形成一{111}刻面)下，执行氢氧化四甲基铵溶液。于蚀刻工艺后，可进行前清洗工艺，以利用氢氟酸溶液或其它适合溶液来清洗凹陷254。
凹陷254的蚀刻外型提升了集成电路组件200的性能。在图9B中，放大集成电路组件200的PFET组件区214，以更了解凹陷254的蚀刻外型。凹陷254的蚀刻外型定义出PFET组件的源极与漏极区，且凹陷254的蚀刻外型由基材210的刻面255A、255B、255C、255D、255E与255F所定义出。刻面255A、255B、255D与255E可称为浅(shallow)刻面，而刻面255C与255F可称为底部(bottom)刻面。在所描述的实施例中，凹陷254的蚀刻外型由在基材210的{111}结晶面的刻面255A、255B、255D与255E，以及在基材210的{100}结晶面的刻面255C与255F所定义出。介于基材210的浅刻面255A与255B之间的角度α1从约45.0度至约80.0度，且介于基材210的刻面255B与255B之间的角度θ1从约50.0度至约70.0度。介于基材210的浅刻面255E与255D之间的角度α2从约45.0度至约80.0度，且介于基材210的刻面255E与255F之间的角度θ2从约50.0度至约70.0度。在所描述的实施例中，角度α1与α2为约54.7度，角度θ1与θ2为约54.7度。
凹陷254更定义出一表面近接(surface proximity)与一顶端深度(tipdepth)(或高度)。表面近接定义出基材210的上表面从栅极结构(即，包含闸即介电层222、栅极层224与硬掩模层226的栅极堆叠)延伸至凹陷254(或者，当凹陷被填满时的源极与漏极特征)的距离。在所描述的实施例中，所揭示的凹陷254的蚀刻外型达到约1nm至约3nm的表面近接。顶端深度定义出介于基材210的上表面与刻面255A和255B的交点(或者，刻面255A和255B的交点)之间的距离。在所描述的实施例中，凹陷254的蚀刻外型达到约5nm至约10nm的顶端深度。
可改善组件性能的凹陷254的蚀刻外型可由在此所描述的方法100达成。一般而言，为提升集成电路组件200的性能，会产生一种权衡(trade-off)。举例而言，传统的处理降低表面近接来改善饱和电流，经常会导致较大的顶端高度，因而导致集成电路组件的短通道效应增加且开/关(on/off)速度下降。因此，有对凹陷254的蚀刻外型精确控制的需要，特别是对源极与漏极区的最终表面近接与顶端形状的精确控制。所揭示的方法100提供此所需控制，而产生如同参照图9A与图9B所做描述的凹陷254的蚀刻外型。特别的是，参照上述的图6与图7，凹陷240形成在PFET组件的源极与漏极区中，以形成留存的LDD区230A，并以磊晶材料填充凹陷240，而形成磊晶特征244。如上所提，可控制凹陷240的蚀刻外型，以提供所需的LDD区230A的外型或形状，且形成磊晶特征244可提升磊晶特征244与LDD区230A之间的蚀刻率。留存的LDD区230A从而可在用以形成凹陷254的蚀刻工艺期间，提供干蚀刻减速与湿蚀刻停止的作用，而使得LDD区230A可被设计来达成所需的表面近接与顶端深度。
在图10中，沉积半导体材料于凹陷254中，以在PFET组件区214中形成应变结构。在所描述的实施例中，进行磊晶工艺，以在凹陷254中沉积半导体材料。磊晶工艺可包含选择性磊晶成长工艺、CVD技术[例如，气相磊晶(VPE)及/或超高真空CVD(UHV-CVD)]、分子束磊晶、其它适合磊晶工艺或上述技术的组合。磊晶工艺可利用气态及/或液态前驱物，这些前驱物与基材210的成分互相作用。所沉积的半导体材料不同于基材210。因此，PFET组件的通道会受到应变或应力，以使组件的载子迁移且提升组件性能。在所描述的实施例中，在磊晶工艺前，移除保护NFET组件区212的图案化光阻层252。此外，在所描述的实施例中，利用磊晶工艺沉积锗化硅(SiGe)于基材210的凹陷区254中，以在硅基材210上形成结晶态的锗化硅源极与漏极特征256。锗化硅源极与漏极特征256可替代性地称为抬升的源极与漏极区。与栅极结构221相关的PFET组件的源极与漏极特征256可在磊晶工艺期间，原位掺杂或不掺杂。当源极与漏极特征没有掺杂时，可了解的是，源极与漏极特征可在后续工艺中进行掺杂。可利用离子植入工艺、等离子浸没式离子植入工艺、气态及/或固态源扩散工艺、其它适合工艺或上述工艺的组合，来完成掺杂。源极与漏极特征256可进一步暴露于回火工艺，例如快速热回火工艺。
之后，利用适合工艺移除图案化的覆盖层248与250，如图11所示。集成电路组件200继续进行处理，以完成制作，如以下所简述。举例而言，可利用n型掺质，例如磷或砷，的离子植入来形成NFET组件区212中的NFET组件的重掺杂源极/漏极(HDD)区，且可利用p型掺质，例如硼，的离子植入来形成PFET组件区214中的PFET组件的HDD区。可了解的是，NFET组件区212与PFET组件区214的HDD区的制作可早于所描述的实施例。此外，形成硅化物(silicide)特征于抬升的源极/漏极区上，借以例如降低接触电阻。可利用一工艺，包含沉积金属层、对此金属层进行回火以使金属层可与硅反应而形成硅化物、接着移除未反应的金属层，来形成硅化物特征于源极/漏极区上。
形成内层介电(ILD)层于基材上，进一步对基材实施化学机械研磨(CMP)工艺，以平坦化基材。此外，在形成ILD层前，可形成接触蚀刻终止层(CESL)于栅极结构220与221的上方。在一实施例中，作为栅极电极的栅极层224在最终组件中维持多晶硅。在另一实施例中，移除多晶硅，并在后栅极(gate last)或门极取代(gate replacement)工艺中以金属取代。在后栅极工艺中，在ILD层上的CMP工艺继续进行以暴露出栅极结构的多晶硅，且进行蚀刻工艺以移除多晶硅，借此形成沟渠。以PFET组件与NFET组件的适当功函数金属(例如，p型功函数金属与n型功函数金属)来填充沟渠。
形成包含数个金属层与内金属介电质(IMD)的多层内连线(MLI)于基材210上，以电性连接集成电路组件200的各特征或结构。多层内连线包含垂直内连线，例如传统的介层窗或接触窗，以及水平内连线，例如金属线。各种内连线特征可执行许多导电材料，包含铜、钨与硅化物。在一实施例中，利用镶嵌工艺来形成铜多层内连线结构。
集成电路组件200仅是用以举例说明。集成电路组件200可使用在各种应用中，例如数字电路、影像感测组件(Imaging Sensor Devices)、异质半导体(hetero-semiconductor)组件、动态随机存取内存(DRAM)单元、单电子晶体管(Single Electron Transistor；SET)、及/或其它微电子组件(在此共同称为微电子组件)。当然，本发明的许多实施方式亦可应用及/或容易地适用于其它类型的晶体管，包含单栅极晶体管(Single-gate Transistors)、双栅极晶体管(Double-gateTransistors)、与其它多栅极晶体管，且可应用在许多不同应用中，包含传感器单元、内存单元、逻辑单元与其它。
总而言之，所揭示的方法100提供对集成电路组件200中的表面近接与顶端深度的改进控制。通过设计一组件的LDD区可达成改进的控制，以达成所需的表面近接与顶端深度。在一实施例中，通过在组件的源极与漏极中的基材中形成凹陷、以及形成磊晶特征于凹陷中的方式来设计LDD区。可调整蚀刻工艺来达成凹陷的所需蚀刻外型，借此留下所需的留存LDD区。磊晶特征可提升蚀刻选择比，如此当形成组件的抬升源极与漏极区的凹陷时，所需的LDD区做为蚀刻终止。已观察到，所揭示的方法与集成电路组件造成改进的组件性能，包含但不限于短通道效应的改进控制、增加的饱和电流、冶金(metallurgical)栅极长度的改进控制、增加的载子迁移、以及源极/漏极与硅化特征之间的接触电阻的减少。可了解的是，不同实施例可具有不同优点，且无特定优点必然需要任何实施例。
上述已概述数个实施例的特征，因此熟悉此技艺者可更了解本发明的实施方式。熟悉此技艺者应了解到，其可轻易地利用本发明作为基础，来设计或润饰其它工艺与结构，以实现相同的目的及/或达到与在此所揭示的实施例相同的优点。熟悉此技艺者也应了解到，这类对等架构并未脱离本发明的精神和范围，且熟悉此技艺者可在不脱离本发明的精神和范围下，进行各种的更动、取代与润饰。

Claims (6)

1.一种集成电路组件的制造方法，其特征在于，包含：
提供一半导体基材；
形成一栅极结构于该半导体基材上方；
形成一轻掺杂源极与漏极区于该半导体基材中，且该轻掺杂源极与漏极区位于该栅极结构的两侧；
形成多个偏移间隙壁于该栅极结构的多个侧壁上；
移除该栅极结构的两侧的该半导体基材的多个部分，包含该轻掺杂源极与漏极区的多个部分，借以在该半导体基材中形成一第一凹陷；
磊晶成长一第一半导体材料，以填充该第一凹陷，借此形成多个磊晶特征；
形成该栅极结构的多个主间隙壁；
移除该栅极结构的两侧的该半导体基材的多个部分，包含该些主间隙壁下方的该些磊晶特征的多个部分，借以在该半导体基材中形成一第二凹陷，该第二凹陷在该半导体基材中定义出一源极与漏极区；以及
磊晶成长一第二半导体材料，以填充该第二凹陷，该第二半导体材料不同于该第一半导体材料。
2.根据权利要求1所述的集成电路组件的制造方法，其特征在于，形成该第一凹陷的步骤包含进行一干蚀刻工艺。
3.根据权利要求1所述的集成电路组件的制造方法，其特征在于，在该半导体基材中形成定义出该源极与漏极区的该第二凹陷的步骤包含为该源极与漏极区，蚀刻出该半导体基材的一{111}结晶面中的一第一刻面与一第二刻面、以及该半导体基材的一{100}结晶面中的一第三刻面。
4.根据权利要求3所述的集成电路组件的制造方法，其特征在于，蚀刻该第一刻面、该第二刻面与该第三刻面的步骤包含：
在该第一刻面与该第二刻面之间蚀刻出介于45.0度至80.0度的一角度；以及
在该第二刻面与该第三刻面之间蚀刻出介于50.0度至70.0度的一角度。
5.一种集成电路组件的制造方法，其特征在于，包含：
提供一半导体基材，该半导体基材具有一第一区与一第二区；
分别形成一第一栅极结构与一第二栅极结构于该第一区与该第二区中的该半导体基材上方；
分别形成一第一轻掺杂源极与漏极区和一第二轻掺杂源极与漏极区于该第一区与该第二区中；
形成多个偏移间隙壁于该第一栅极结构与该第二栅极结构的多个侧壁上；
形成一第一凹陷于该第二栅极结构的两侧的该半导体基材中；
磊晶成长一第一半导体材料，以填充该第一凹陷且位于该第二轻掺杂源极与漏极区上方；
形成该第一栅极结构与该第二栅极结构的多个主间隙壁；
形成一第二凹陷于该第二栅极结构的两侧的该半导体基材中，且该第二凹陷部分位于该些主间隙的下方；以及
磊晶成长一第二半导体材料，以填充该第二凹陷，该第二半导体材料不同于该第一半导体材料。
6.根据权利要求5所述的集成电路组件的制造方法，其特征在于，形成该第二凹陷的步骤包含进行一湿蚀刻工艺或一组合湿蚀刻与干蚀刻工艺，其中进行该湿蚀刻工艺的步骤包含移除部分的该半导体基材与该第一半导体材料，以定义出一源极区与漏极区，该源极区与漏极区具有在该半导体基材的一{111}结晶面中的一第一刻面与一第二刻面、以及在该半导体基材的一{100}结晶面中的一第三刻面。
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