KR101716113B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

본 발명은 샐리사이드 공정이 용이하고 미스-얼라인(mis-align)으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자 및 이의 제조 방법을 제공한다. 본 발명의 반도체 소자의 제조 방법은, 기판 상에 형성된 게이트 패턴의 양측에 소스 및 드레인을 형성하고, 상기 기판 상에 상기 소스 및 드레인의 노출된 부분을 포함하는 제1 절연막 패턴을 형성하고, 상기 소스 및 드레인 영역과 반응시키기 위해 상기 소스 및 드레인 영역의 상기 노출된 부분 상에 적어도 하나의 금속층을 증착시킴으로써 상기 소스 및 드레인 영역의 상기 노출된 부분 상에 실리사이드층을 형성하고, 상기 소스 및 드레인 영역의 상기 노출된 부분 상에 상기 실리사이드층을 형성한 후에, 상기 제1 절연막 패턴 및 상기 실리사이드층을 덮도록 상기 기판의 표면 상에 제2 절연막을 형성하고, 상기 실리사이드층을 노출시키기 위해 상기 제2 절연막을 식각하여 상기 제2 절연막 내에 컨택홀을 형성하고, 상기 컨택홀의 내부를 도전성 물질로 매립하여 금속 배선 컨택을 형성하는 것을 포함하되, 상기 게이트 패턴에 대한 상기 소스 및 드레인 영역의 종횡비는 3:1 이하이고, 상기 소스 및 드레인 영역과 상기 게이트 패턴의 단차는 상기 기판으로부터 250Å 이하이고, 상기 종횡비는 상기 소스 및 드레인 영역의 폭에 대한 상기 게이트 패턴의 상부와 상기 소스 및 드레인 영역의 상부 사이의 단차의 비율이다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method of manufacturing thereof}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 더욱 상세하게는 샐리사이드 공정이 용이하고 미스-얼라인(mis-align)으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근에 반도체 소자가 고집적화됨에 따라 게이트 전극의 폭 및 컨택(contact)의 크기가 감소되고 있다. 이에 따라 컨택 저항 및 게이트 전극의 면저항(sheet resistance)이 증가하여 동작 속도가 저하되는 문제점이 발생하였다. 따라서, 저항을 감소시키기 위해 금속 게이트(metal gate)를 적용하거나 게이트 또는 소스-드레인 영역의 실리콘 상에 금속 물질을 증착한 후 어닐링(annealing)공정을 진행하여 실리콘과 반응시키고 반응하지 않은 금속은 식각 등으로 제거하는 샐리사이드(salicide, self aligned silicide)공정이 개발되었다.
그러나, 고집적화에 따라 게이트 전극의 높이에 비해 게이트 전극 사이의 간격이 감소되어 샐리사이드 공정시 금속 증착의 용이하지 않다. 또한, 금속 게이트와 샐리사이드 공정을 함께 적용할 경우 금속 게이트가 샐리사이드 공정시 사용하는 습식 세정액 또는 금속 스트립 물질 등에 용해되어 손상될 수 있다. 또한, 반도체 소자가 고집화될수록 제조 공정의 여유도(margin)또한 점점 작아져, 샐리사이드 공정시 미스-얼라인이 발생할 경우 금속 게이트가 손상될 가능성은 점차 커지고 있다.
본 발명이 해결하려는 과제는, 샐리사이드 공정이 용이하고 미스-얼라인으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 샐리사이드 공정이 용이하고 미스-얼라인으로 인한 게이트의 손상을 방지할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성된 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴, 상기 게이트 패턴의 양측에 형성된 소스 및 드레인 영역, 상기 소스 및 드레인 영역의 상부에 형성된 실리사이드층, 상기 실리사이드층의 상부에 형성된 컨택홀 및 상기 게이트 패턴 및 상기 소스 및 드레인 영역 상에 형성되고 내부에 상기 컨택홀이 형성된 절연막을 포함하고, 상기 게이트 패턴 및 소스 및 드레인 영역의 종횡비가 3:1 이하이다.
상기 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은, 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴과 상기 게이트 패턴의 양측에 소스 및 드레인 영역이 형성된 기판 상에 소스 및 드레인 영역의 일부가 노출되는 제1 절연막 패턴을 형성하는 단계, 상기 노출된 소스 및 드레인 영역 상에 실리사이드층을 형성하는 단계, 상기 제1 절연막 패턴 및 실리사이드층 상에 제2 절연막을 형성하는 단계 및 상기 실리사이드층이 노출되도록 상기 제2 절연막 내에 컨택홀을 형성하는 단계를 포함한다.
상기 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 기판 상에 더미 게이트 패턴과 상기 더미 게이트 패턴의 양측에 소스 및 드레인 영역을 형성하는 단계, 상기 더미 게이트 패턴과 상기 소스 및 드레인 영역 상에 보호층을 형성하는 단계, 상기 더미 게이트 패턴이 노출되도록 상기 보호층을 제거하고 노출된 더미 게이트 패턴을 제거하는 단계, 상기 기판의 전면에 상기 더미 게이트 패턴이 제거된 영역 및 보호층을 덮도록 게이트 절연막 및 금속층을 형성하고 상기 보호층이 노출될 때까지 평탄화하여 금속 게이트 패턴을 형성하는 단계, 상기 보호층을 제거하는 단계, 상기 기판의 전면에 상기 소스 및 드레인 영역의 일부가 노출되는 제1 절연막 패턴을 형성하는 단계, 상기 노출된 소스 및 드레인 영역 상에 실리사이드층을 형성하는 단계, 상기 기판의 전면에 상기 제1 절연막 패턴 및 상기 실리사이드층을 덮도록 제2 절연막을 형성하는 단계 및 상기 실리사이드층이 노출되도록 상기 제2 절연막 내에 컨택홀을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 발명을 실시하기 위한 구체적인 내용 및 도면 들에 포함되어 있다.
본 발명의 반도체 소자의 제조 방법은 컨택홀 형성전에 소스 및 드레인 영역 상에 실리사이드층을 형성하므로 컨택홀 형성 후 샐리사이드 공정시 금속의 증착이 어려운점을 개선할 수 있다.
본 발명의 반도체 소자의 제조 방법은 샐리사이드 공정시 미스-얼라인으로 인한 금속 게이트의 손상을 방지할 수 있다.
본 발명의 반도체 소자는 소스 및 드레인 영역과 게이트의 단차가 작아 컨택홀의 종횡비(aspect ratio)를 감소시켜 후속 공정의 효율을 향상시킨다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 순서도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 공정순서도이다.
도 6a 내지 도 6n은 본 발명의 다른 실시예에 다른 반도체 소자의 제조 방법의 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 게이트 패턴(120), 소스 및 드레인 영역(132), 실리사이드층(147), 컨택홀(151), 제1 절연막(143) 및 제2 절연막(148)을 포함한다. 또한, 게이트 스페이서(124)를 더 포함할 수 있다.
게이트 패턴(120)은 기판(110) 상에 형성되며, 게이트 절연막(120a)과 게이트 전극(120b)을 포함한다.
기판(110)은 실리콘 기판, SOI(Silicon On Insulator) 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등의 강성 기판이거나 폴리이미드(polyimide), 폴리에스테르(polyester), 폴리카보네이트(polycarbonate), 폴리에테르술폰(polyethersulfone), 폴리메틸메타크릴레이트(polymethylmethacrylate), 폴리에틸렌나프탈레이트(polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(polyethyleneterephthalate) 등의 가요성 플라스틱 기판일 수 있다.
게이트 절연막(120a)은 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막 등이 사용될 수 있다. 여기서, 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등이 사용될 수 있으나, 이에 제한되지 않는다. 도 1은 게이트 절연막(120a)이 게이트 전극(120b)의 측벽과 하부를 둘러싸고 있는 형태를 예시하나 게이트 절연막(120a) 상에 게이트 전극(120b)이 적층된 구조도 가능하다.
게이트 전극(120b)은 poly-Si, poly-SiGe, 불순물이 도핑된 poly-Si, Ta, TaN, TaSiN, TiN, Mo, Ru, Ni, NiSi 같은 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있으나, 이에 한정되는 것은 아니다. 바람직하게는, 게이트 전극(26)은 미세선폭 상에서 저저항을 구현하고 불순물의 도핑이 필요없는 금속 또는 금속 실리사이드로 형성될 수 있다.
도 1에는 미도시되어 있으나 게이트 전극(120b)의 상부에는 게이트 전극(120b)을 보호하는 하드마스크막이 형성될 수 있다. 이 때, 하드마스크막은 SiN 또는 SiON 등으로 형성될 수 있다.
게이트 스페이서(124)는 게이트 절연막(120a) 및 게이트 전극(120b)의 측벽에 형성되어 게이트 전극(120b)을 보호하는 역할을 한다.
게이트 스페이서(124)는 제1 스페이서(124a) 및 제2 스페이서(124b)를 포함할 수 있으며, 제1 스페이서(124a)는 실리콘 산화막으로 형성될 수 있으며, 제2 스페이서(124b)는 실리콘 질화막으로 형성될 수 있다.
소스 및 드레인 영역(132)은 게이트 패턴(120)의 양쪽에 형성되어 있으며, 기판(110)으로부터 상승된 즉, 엘리베이티드(elevated) 구조를 갖고 일정 깊이의 junction을 형성한다. 상승된 소스 및 드레인 구조는 불순물 주입에 따른 Rp가 기판(110)의 상면에 형성되어 shallow junction 구조을 취할 수 있다. 이에 인해 단채널 효과(short channel effect)로 인한 소자 특성의 열화 현상을 개선할 수 있다.
소스 및 드레인 영역(132)은 에피택셜 성장된 실리콘층으로 형성될 수 있다. 구체적으로, 불순물의 확산을 억제하고 채널 영역에서 캐리어의 이동도를 향상시키기위해 NMOS의 경우 Si 또는 SiC 에피택셜층에 n형 도펀트로 인(P) 등의 불순물을 주입하여 형성하고, PMOS의 경우 SiGe 에피택셜층에 n형 도펀트로 붕소(boron, B)등의 불순물을 주입하여 형성할 수 있다. 또한, 소스 및 드레인 영역(132)은 상부 측면에 파셋(facet)이 형성되어 상기 파셋이 형성된 부분에서는 게이트 패턴(120)과의 틈이 생길 수 있다.
게이트 패턴(120)과 소스 및 드레인 영역(132)의 종횡비(aspect ratio)는 3:1 이하일 수 있다. 상기 종횡비는 게이트 패턴(120)과 소스 및 드레인 영역(132)의 상부의 단차와 소스 및 드레인 영역(132)의 폭의 비를 의미한다. 종횡비가 3:1 이하인 경우 후속 증착 공정에서 균일한 증착이 이루어질 수 있다. 또한, 기판(110)으로부터 게이트 패턴(120)과 소스 및 드레인 영역(132)의 단차는 250 Å이내일 수 있다. 게이트 패턴(120)과 소스 및 드레인 영역(132)의 단차가 250 Å이내인 경우, 종횡비가 감소되어 게이트 패턴(120)과 소스 및 드레인 영역(132) 상에 후속 증착 공정 등을 진행시 증착 공정이 용이하고 균일한 증착막을 형성할 수 있다.
소스 및 드레인 영역(132)은 게이트 패턴(120)과 동일한 높이까지 형성되어도 무방하다. 도 1은 소스 및 드레인 영역(132)이 게이트 패턴(120)과 동일한 높이까지 상승된 경우를 예시한다.
실리사이드층(147)은 소스 및 드레인 영역(132)의 상부에 형성되며, 컨택저항을 감소시키는 역할을 한다. 실리사이드층(147)은 소스 및 드레인 영역(132)상에 금속층을 증착하고 상기 금속층을 소스 및 드레인 영역(132)의 반응시킨 후, 반응하지 않은 금속층은 제거하여 형성될 수 있다.
실리사이드층(147)은 Ni, Co, Pt 또는 Ti 등을 포함할 수 있으며, 소스 및 드레인 영역(132)의 상부에 소정의 깊이로 침투되어 형성되거나 소스 및 드레인 영역(132) 상에 소정의 높이로 형성될 수 있다.
제1 절연막(143)은 게이트 패턴(120) 및 소스 및 드레인 영역(132) 상에 형성된다. 제1 절연막(143)은 게이트 패턴(120) 및 소스 및 드레인 영역(132)을 완전히 덮으면서 평탄화하는 역할을 할 뿐만 아니라, 소스 및 드레인 영역(132)의 파셋에 의한 틈을 채워 후속 공정시 게이트 전극이 손상되지 않도록 보호하는 역할을 한다. 또한, 컨택홀(151)등을 형성하는 식각 공정에서 식각 정지막(etch stopper)으로 작용한다. 따라서, 제1 절연막(143)은 제2 절연막(148)과 식각비가 상이한 물질로 형성될 수 있으며, 구체적으로 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성될 수 있다. 바람직하게는 실리콘 질화막으로 형성될 수 있다.
제2 절연막(148)은 제1 절연막(143) 상에 형성되며, 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
컨택홀(151)은 제1 절연막(143) 및 제2 절연막(148) 내에 실리사이드층(147) 상에 형성된다. 구체적으로 컨택홀(151)은 실리사이드층(147) 상에 형성되므로 컨택홀(151) 내의 하부에는 실리사이드층(147)이 노출되게 되므로 컨택 저항을 감소시킬 수 있으며, 컨택홀의 내부에 별도로 실리사이드층을 형성할 필요가 없다. 컨택홀(151)은 텅스텐(W) 등과 같은 금속으로 매립될 수 있다.
본 실시예는 소스 및 드레인 영역(132)과 게이트 패턴(120)의 단차가 작을 뿐만 아니라 실리사이드층(147) 상에 컨택홀(151)이 형성되므로 컨택홀 형성시 미스-얼라인이 발생하여도 게이트 전극의 손상을 막을 수 있다.
이어서, 도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자(200)에 대해 설명한다. 도 2는 본 발명의 다른 실시예에 따른 반도체 소자(200)의 단면도이다.
본 발명의 다른 실시예에 따른 반도체 소자(200)는 도 1에 도시된 본 발명의 일 실시예에 따른 반도체 소자(100)와 소스 및 드레인 영역(232)이 다르게 형성되며, 저농도 불순물 영역(211) 및 고농도 불순물 영역(212)이 형성되어 있다. 따라서, 이하에서 본 발명의 다른 실시예에 따른 반도체 소자는 이를 중심으로 설명한다. 또한, 상기 본 발명의 다른 실시예에 따른 반도체 소자는 도 1에 따른 반도체 소자와 동일 또는 유사한 부분은 동일한 도면 부호를 사용하며, 여기서 상세한 설명을 생략한다.
소스 및 드레인 영역(232)은 기판(110)의 소정 영역을 식각하여 형성된 트렌치내에 형성된 에피택셜층으로 이루어질 수 있다. 구체적으로, 기판(110) 내에 예비 트렌치를 형성하고 상기 예비 트렌치의 측벽을 측면으로 더욱 식각하여 에피택셜 형성용 트렌치를 형성한 뒤, 상기 에피텍셜 형성용 트렌치 내에 에피택셜 성장시켜 형성할 수 있다.
상기 에피택셜 형성용 트렌치는 육각형의 프로파일을 가질 수 있으며, 상기 에피택셜층은 상기 에피택셜 형성용 트렌치내에 에피택셜 성장시켜 형성한 실리콘층 또는 실리콘 게르마늄(SiGe)층일 수 있다. 상기 실리콘 게르마늄층은 채널에 압축 스트레스(compressive stress)를 인가하여 정공(hole)의 이동도를 증가시켜 전류를 증가시킬 수 있다. 상기 트렌치가 최대 폭을 가지는 지점인 팁(213)은 게이트 패턴(120)의 측벽과 일직선 상에 위치할 수 있다. 상기 트렌치의 팁(213)이 게이트 패턴(120)의 측벽과 일직선이 되는 지점에 형성되는 경우 상기 트렌치 내에 형성되는 실리콘 게르마늄층이 채널 영역에 더 가까이 형성되어 채널 영역에 가해지는 압축 응력이 증가하게 되므로 정공의 이동도를 보다 증가시킬 수 있다.
상기 에피택셜층의 상부는 기판의 상부보다 높게 형성될 수 있으며, 상기 에피택셜층으로 이루어진 상기 소스 및 드레인 영역(232)과 게이트 패턴(120)의 종횡비는 3:1 이하일 수 있다. 또한, 상기 소스 및 드레인 영역(232)과 게이트 패턴(120)의 단차는 250 Å이내일 수 있다. 또한, 상기 에피택셜층의 상부와 게이트 패턴(120)의 상부는 동일 높이에 위치할 수 있다.
저농도 불순물 영역(211) 및 고농도 불순물 영역(212)은 상기 트렌치의 외곽부를 감싸고 있으며, 상기 트렌치는 저농도 불순물 영역(211) 및 고농도 불순물 영역(212) 내에 형성될 수 있다. 저농도 불순물 영역(211) 및 고농도 불순물 영역(212)은 PMOS 트랜지스터의 경우 붕소 또는 갈륨과 같은 p형 불순물을 이용하며, NMOS 트랜지스터의 경우 인 또는 비소와 같은 n타입 불순물을 이용할 수 있다.
저농도 불순물 영역(211)은 게이트 패턴(120)의 양쪽으로 기판에 불순물이 주입되어 형성된 영역이며, 고농도 불순물 영역(212)은 게이트 스페이서(124)의 양쪽으로부터 저농도 불순물 영역(211)의 하부에 불순물이 주입되어 형성된 영역이다.
이하, 도 3 및 도 4a 내지 도 4g를 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 공정순서도이며, 도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 반도체 소자의 공정 단계별 단면도들이다.
도 3을 참조하면, 본 발명의 일 실시예에 다른 반도체 소자의 제조 방법은 제1 절연막 패턴 형성 단계(S10), 실리사이드(silicide)층 형성 단계(S20), 제2 절연막 형성 단계(S30), 컨택홀 형성 단계(S40) 및 매립 단계(S50)를 포함한다.
도 4a 및 도 4b를 참조하면, 제1 절연막 패턴 형성 단계(S10)는 게이트 패턴(120)과 게이트 패턴(120)의 양측에 소스 및 드레인 영역(132)이 형성된 기판(110) 상에 제1 절연막 패턴(143)을 형성하는 단계이다.
구체적으로, 게이트 패턴(120)과 소스 및 드레인 영역(132)의 전면을 덮도록 제1 절연막(143')을 증착하고 제1 절연막(143') 상에 포토레지스트 패턴(142)을 형성한 뒤, 포토레지스트 패턴(142)을 식각마스크로 포토리소그래피 공정을 진행하여 소정의 소스 및 드레인 영역(132)이 노출되는 제1 절연막 패턴(143)을 형성하는 단계이다. 제1 절연막(143')은 실리콘 산화막 또는 실리콘 질화막 등으로 형성될 수 있다.
여기서, 게이트 패턴(120)은 게이트 절연막(121), 게이트 전극(122) 및 하드마스크막(123)이 순서대로 적층된 구조를 취할 수 있으며, 당업자의 필요에 따라 하드마스크막(123)을 생략될 수 있다. 게이트 패턴(120)의 측벽에는 단일막 또는 이중막 구조의 게이트 스페이서(124)가 형성되어 있을 수 있다. 도 4는 게이트 스페이서(124)가 산화막(124a) 및 질화막(124b)의 이중막 구조인 경우를 예시한다.
소스 및 드레인 영역(132)은 게이트 패턴(120)의 양쪽으로 소정의 높이로 기판(110)의 상면보다 높게 상승된 구조를 취할 수 있으며, 에피택셜 성장으로 형성될 수 있다. 또한, 소스 및 드레인 영역(132)은 기판(110)의 하부에 소정 깊이로 리세스된(recessed) 트렌치 내에 형성된 에피택셜 실리콘층일 수 있다. 보다 구체적으로, PMOS의 소스 및 드레인 영역 형성 방법을 설명하면 다음과 같다. 우선, 게이트 패턴을 식각 마스크로 저농도로 불순물 이온을 주입하여 저농도 불순물 영역을 형성하고, 게이트 스페이서를 형성한 뒤, 게이트 패턴 및 게이트 스페이서를 식각 마스크로 고농도의 불순물 이온을 주입하여 고농도 불순물 영역을 형성한다. 이어서, 게이트 패턴 및 게이트 스페이서에 의해 노출되는 기판의 소정 영역을 식각하여 트렌치를 형성하고 상기 트렌치 내에 SiGe 에피택셜 층을 형성한다. 여기서 상기 트렌치는 육각형의 프로파일을 가질 수 있으며, 상기 트렌치가 최대 폭을 갖는 팁이 게이트 패턴의 측벽과 일직선 상에 오도록 상기 트렌치를 식각할 수 있다.
여기서, 상기 에피택셜층으로 이루어진 소스 및 드레인 영역(232)과 게이트 패턴(120)의 종횡비는 3:1 이하일 수 있다. 또한, 상기 소스 및 드레인 영역(232)과 게이트 패턴(120)의 단차는 250 Å이내일 수 있으며, 게이트 패턴(120)의 상부과 소스 및 드레인 영역(132)의 상부가 동일 높이에 위치할 수 있다. 게이트 패턴(120)과 소스 및 드레인 영역(132)의 단차가 250 Å이내이므로 종횡비가 감소하여 제1 절연막(143')의 증착시 증착이 균일하게 이루어질 수 있다.
도 4c 및 도 4d를 참조하면, 실리사이드층 형성 단계(S20)는 제1 절연막 패턴 형성 단계(S10)에서 노출된 소정의 소스 및 드레인 영역과 제1 절연막 패턴(143) 상에 금속층(144, 145, 146)을 적층하고 소스 및 드레인 영역(132)의 실리콘과 반응시켜 실리사이드층(147)을 형성하는 단계이다.
구체적으로, 노출된 소스 및 드레인 영역과 제1 절연막 패턴(143) 상에 Ni, Co, Pt, Ti 또는 이들의 합금을 포함하는 단일 또는 다층의 금속층(144, 145, 146)을 증착한 후, 약 500 내지 800 ℃에서 어닐링(annealing)공정을 진행하여 상기 증착된 금속과 소스 및 드레인 영역(132)의 실리콘과 반응시키고 반응하지 않은 금속을 식각 공정으로 제거하여 실리사이드층(147)을 형성하는 단계이다. 즉, 본 실시예의 실리사이드층(147)은 샐리사이드(salicide, self aligned silicide)공정으로 형성될 수 있다. 증착된 금속층이 실리콘과 반응하므로 생성된 실리사이드층(147)은 소스 및 드레인 영역(132)상에 침투되어 형성될 수 있다. 도 4d는 실리사이드층(147)이 소스 및 드레인 영역(132) 상에 완전히 스며들어 있는 형태이나 소정의 두께로 소스 및 드레인 영역(132)의 상부로 돌출되어 있을 수 있다.
본 실시예에서는 컨택홀이 형성되기 전에 소스 및 드레인 영역(132) 상에 실리사이드층(147)이 형성된다. 컨택홀을 형성한 후에 후속 공정으로 실리사이드층을 형성하는 경우에는 컨택홀의 종횡비가 커서 컨택홀의 내부에 금속층이 균일하게 증착되지 않아 충분한 두께의 실리사이드층이 형성되지 않을 수 있다. 그러나, 본 실시예는 컨택홀 형성 전에 실리사이드층을 형성할 뿐만 아니라 게이트 패턴과 소스 및 드레인 영역의 종횡비가 작아 균일한 두께의 실리사이드층이 형성될 수 있다. 또한, 제1 절연막 패턴(143)이 게이트 전극을 보호하므로 샐리사이드 공정에서 반응하지 않은 금속 식각시 게이트 전극이 손상되는 것을 방지할 수 있다.
도 4e를 참조하면, 제2 절연막 형성 단계(S30)는 실리사이드층(147) 및 제1 절연막 패턴(143) 상에 제2 절연막(148)을 형성하는 단계이다.
구체적으로, 실리사이드층(147) 및 제1 절연막 패턴(143)의 상면을 완전히 덮는 실리콘 산화막 또는 실리콘 질화막 등을 증착하여 제2 절연막(148)을 형성하는 단계이다. 제1 절연막(143')과 제2 절연막(148)은 서로 상이한 물질로 형성될 수 있으며, 구체적으로 제1 절연막(143')은 실리콘 질화막, 제2 절연막(148)은 실리콘 산화막으로 형성될 수 있다.
도 4f를 참조하면, 컨택홀 형성 단계(S40)는 실리사이드층(147) 상에 컨택홀(151)을 형성하는 단계이다.
구체적으로, 실리사이드층(147)이 노출되도록 제2 절연막(148)을 식각하여 컨택홀(151)을 형성하는 단계이다. 제2 절연막(148)의 식각은 당업계에 공지된 통상의 방법으로 수행될 수 있다. 이와 같은 과정에 의하여 컨택홀(151) 내의 하부에는 실리사이드층(147)이 노출되게 되고, 컨택홀(151)의 내부에 별도로 실리사이드층을 형성하여야 할 필요가 없게 된다. 컨택홀(151)을 형성하기 위해 제2 절연막(148)을 식각하는 공정에서 제1 절연막(143')은 식각 정지막으로 사용될 수 있으며, 게이트 전극(122)의 손상을 방지할 수 있다.
도 4g를 참조하면, 매립단계(S50)는 컨택홀(151)의 내부를 도전성 물질 등으로 채우는 단계이다.
구체적으로, 컨택홀(151)의 내부를 금속 등의 도전성 물질로 매립하여 금속 배선 컨택 등을 형성하는 단계이다. 상기 금속은 구체적으로 텅스텐 등이 사용될 수 있다.
이어서, 도 5 및 도 6a 내지 도 6n을 참조하여 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대해 설명한다. 도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법의 공정 순서도이며, 도 6a 내지 도 6n은 본 실시예에 따른 반도체 소자의 제조 방법의 공정단계별 단면도들이다. 본 실시예의 반도체 소자의 제조 방법은 설명의 편의상, 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 설명한 것과 동일 또는 유사한 것은 동일한 부호로 나타내며, 실질적으로 동일하게 적용할 수 있는 부분에 대한 설명은 생략하거나 간략하게 하고, 차이점을 위주로 설명한다.
도 5를 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 더미 게이트 패턴 및 게이트 스페이서 형성 단계(S1), 소스 및 드레인 영역 형성 단계(S2), 보호층 형성 단계(S3), 더미 게이트 패턴 제거 단계(S4), 금속 게이트 형성 단계(S5) 및 보호층 제거 단계(S6)를 포함한다. 또한, 제1 절연막 패턴 형성 단계(S10), 실리사이드층 형성 단계(S20), 제2 절연막 형성 단계(S30), 컨택홀 형성 단계(S40) 및 매립 단계(S50)를 포함한다.
도 6a를 참조하면, 더미 게이트 패턴 및 게이트 스페이서 형성 단계(S1)는 기판(110) 상에 더미 게이트 패턴(120) 및 게이트 스페이서(124)를 형성하는 단계이다.
구체적으로, 기판(110) 상에 제1 절연막, 다결정 실리콘막 및 제2 절연막을 순차대로 적층하고 이를 패터닝하여 게이트 절연막(121), 더미 게이트(122) 및 하드마스크막(123)이 순차대로 적층된 구조인 더미 게이트 패턴(120)을 형성한다. 이어서 게이트 패턴(120)의 측벽에 제1 스페이서용 절연막 및 제2 스페이서용 절연막을 순차적으로 형성하고 식각하여 게이트 스페이서(124)를 형성한다. 제1 스페이서(124a)는 실리콘 산화막으로 형성될 수 있으며, 제2 스페이서(124b)는 실리콘 질화막으로 형성될 수 있다. 하드마스크막(123)은 당업자에 필요에 따라 생략되어도 무방하다.
도 6b를 참조하면, 소스 및 드레인 영역 형성 단계(S2)는 더미 게이트 패턴(120)의 양쪽에 소스 및 드레인 영역(132)을 형성하는 단계이다.
구체적으로, 게이트 패턴(120)의 양쪽에 에피택설 성장으로 불순물 이온이 주입된 소스 및 드레인 영역(132)을 형성하는 단계이다. 소스 및 드레인 영역(132) 형성을 위한 에피택시 공정은 약 500 내지 900 ℃, 약 1 내지 500 torr에서 수행될 수 있으며, 저압 화학 기상 증착법(LPCVD), 고진공 화학 기상 증착법(UHV-CVD) 등의 선택적 에피택셜 공정을 사용할 수 있으나, 본 발명의 목적 범위 내에서 적절하게 조절될 수 있다. 소스 및 드레인 영역(132)은 Si, SiC 또는 SiGe의 에피택셜층으로 이루어질 수 있으며, 에피택셜 공정시 실리콘 원료 가스로는 SiH4, SiH2Cl2, SiHCl3, SiCl4, SiHxCly(x+y=4), Si(OC4H9)4, Si(OCH3)4, Si(OC2H5)4 등을 사용할 수 있고, 게르마늄 원료 가스로는 GeH4, GeCl4, GeHxCly(x+y=4) 등을 사용할 수 있다. C의 원료로는 CxHy, CH3SiH3 등을 사용할 수 있는데, 이에 한정되는 것은 아니다. 또한, 선택적 특성을 향상시키기 위하여 HCl 또는 Cl2같은 가스를 첨가할 수 있다. 이 때 특별히 도핑(Doping)을 목적으로 하는 경우 B2H6 또는 PH3, AsH3와 같은 가스들을 첨가할 수 있다.
또한, 도 6c에 도시된 바와 같이, PMOS의 경우 소스 및 드레인 영역(232)은 에피택셜 성장된 실리콘 게르마늄층으로 이루어질 수 있다. 상기 실리콘 게르마늄층은 기판(110)의 소정 영역을 식각하여 형성된 트렌치 내에 에피택셜 성장시켜 형성될 수 있으며, 상기 트렌치의 주변을 저농도 불순물 영역(211) 및 고농도 불순물 영역(212)이 둘러싸고 있을 수 있다. 상기 트렌치는 육각형의 프로파일을 가질 수 있으며, 상기 트렌치의 팁(213)은 더미 게이트 패턴(120)의 측벽과 일직선 상에 위치할 수 있다.
여기서, 소스 및 드레인 영역(132)은 더미 게이트 패턴(120)과의 종횡비가 3:1 이하일 수 있으며, 더미 게이트 패턴(120)의 상면과의 단차가 250 A이내가 되도록 형성될 수 있다. 소스 및 드레인 영역(132)과 게이트 패턴(120)과의 단차가 작을수록 종횡비가 감소되어 후속 증착 공정 진행시 균일한 증착이 이루어질 수 있다.
도 6d를 참조하면, 보호층 형성 단계(S3)는 게이트 패턴(120) 및 소스 및 드레인 영역(132)을 덮는 보호층(141)을 형성하는 단계이다.
구체적으로, 게이트 패턴(120) 및 소스 및 드레인 영역(132)을 덮도록 기판(110)의 전면에 층간 절연막인 보호층(141)을 형성하는 단계이다. 보호층(141)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층 등으로 형성될 수 있다.
도 6e 및 도 6f를 참조하면, 더미 게이트 패턴 제거 단계(S4)는 더미 게이트 패턴(120)이 노출되도록 보호층(141)을 제거하고 노출된 더미 게이트 패턴(120)을 제거하여 기판(110)을 노출시키는 단계이다.
구체적으로, 보호층(141)을 CMP(chemical mechanical polishing)공정으로 연마하여 더미 게이트 패턴(120)을 노출시키고, 노출된 더미 게이트 패턴(120)을 선택적 식각으로 제거하여 기판(110)이 노출되도록 하는 단계이다. 이와 같은 방법에 의해 더미 게이트 패턴(120)이 제거된 영역에 트렌치가 형성된다.
도 6g 및 도 6h를 참조하면, 금속 게이트 형성 단계(S5)는 상기 트렌치를 매립하면서 보호층(141) 상에 절연막(125') 및 금속층(126')을 순차적으로 적층하고 평탄화하여 게이트 절연막(125) 및 금속 게이트(126)를 형성하는 단계이다.
구체적으로, 보호층(141) 및 더미 게이트 패턴(120)이 제거되어 형성된 상기 트렌치 내에 절연막(125') 및 금속층(126')을 순차적으로 적층하고, 보호층(141)이 노출되도록 절연막(125') 및 금속층(126')을 식각하여 평탄화하는 단계이다. 여기서, 소스 및 드레인 영역(142)과 게이트 패턴(120)과의 단차가 작으므로 보호층(141)을 식각하는 공정에서 소스 및 드레인 영역(132) 상의 보호층(141)이 완전히 제거되어 기판(110)으로부터 소스 및 드레인 영역(142)과 금속 게이트(126)의 높이가 동일하도록 평탄화될 수 있다. 절연막(125')은 통상의 실리콘 산화막, Ta2O5, Al2O3 등의 절연물질로 형성될 수 있으며, 금속층(126')은 텅스텐, WN, Ti, TiN, Mo, Ta 등으로 형성될 수 있으나, 이에 한정되는 것은 아니다.
이와 같은 방법으로 다결정 실리콘으로 이루어진 폴리 게이트를 제거하고 금속 게이트를 형성할 수 있으며, 금속 게이트는 폴리 게이트보다 미세선폭 상에서 저저항을 구현할 수 있다.
도 6i를 참조하면, 보호층 제거 단계(S6)는 소스 및 드레인 영역(132) 상에 잔류해 있는 보호층(141)을 제거하는 단계이다.
구체적으로, 금속 게이트 형성 단계(S5)에서 노출된 보호층(141)을 식각하여 소스 및 드레인 영역(132)의 상부가 노출되도록 하는 단계이다. 이 때, 소스 및 드레인 영역(132)의 파셋으로 인한 틈을 채우고 있던 보호층도 모두 제거한다.
도 6j는 제1 절연막 패턴 형성 단계(S10)의 단면도이다. 도 6k는 실리사이드층 형성 단계(S20), 도 6l은 제2 절연막 형성 단계(S30), 도 6m은 컨택홀 형성 단계(S40), 도 6n은 매립 단계(S50)의 공정 단계별 단면도를 나타낸다. 제1 절연막 패턴 형성 단계(S10), 실리사이드층 형성 단계(S20), 제2 절연막 형성 단계(S30), 컨택홀 형성 단계(S40) 및 매립 단계(S50)는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법에서 설명한 것과 실질적으로 동일하게 적용될 수 있으므로 여기서는 자세한 설명을 생략한다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 게이트 패턴과 소스 및 드레인 영역의 단차를 작게 함으로써 종횡비가 감소되어 후속 공정에서 균일한 증착막을 얻을 수 있다. 또한, 컨택홀 형성 전에 소스 및 드레인 영역 상에 실리사이드층을 형성함으로써 컨택홀 내부에 별도의 실리사이드층을 형성할 필요가 없으며, 샐리사이드 공정에서 금속 게이트가 손상되는 것을 방지할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (22)

  1. 기판 상에 형성된 게이트 패턴의 양측에 게이트 스페이서를 형성하고,
    상기 게이트 패턴의 양측에 소스 및 드레인 영역을 형성하되, 상기 소스 및 드레인과 상기 게이트 스페이서는 서로 접하고,
    상기 기판 상에 상기 소스 및 드레인 영역의 노출된 부분을 포함하는 제1 절연막 패턴을 형성하고,
    상기 소스 및 드레인 영역과 반응시키기 위해 상기 소스 및 드레인 영역의 상기 노출된 부분 상에 적어도 하나의 금속층을 증착시킴으로써 상기 소스 및 드레인 영역의 상기 노출된 부분 상에 실리사이드층을 형성하고,
    상기 소스 및 드레인 영역의 상기 노출된 부분 상에 상기 실리사이드층을 형성한 후에, 상기 제1 절연막 패턴 및 상기 실리사이드층을 덮도록 상기 기판의 표면 상에 제2 절연막을 형성하고,
    상기 실리사이드층을 노출시키기 위해 상기 제2 절연막을 식각하여 상기 제2 절연막 내에 컨택홀을 형성하고,
    상기 컨택홀의 내부를 도전성 물질로 매립하여 금속 배선 컨택을 형성하는 것을 포함하되,
    상기 게이트 패턴에 대한 상기 소스 및 드레인 영역의 종횡비는 3:1 이하이고,
    상기 소스 및 드레인 영역과 상기 게이트 패턴의 단차는 상기 기판으로부터 250Å 이하이고,
    상기 종횡비는 상기 소스 및 드레인 영역의 폭에 대한 상기 게이트 패턴의 상부와 상기 소스 및 드레인 영역의 상부 사이의 단차의 비율인 반도체 소자의 제조 방법.
  2. 제 1항에 있어서,
    상기 소스 및 드레인 영역의 상면이 상기 기판으로부터 상기 게이트 패턴의 상면과 동일한 높이까지 형성되는 반도체 소자의 제조 방법.
  3. 제 1항에 있어서,
    상기 소스 및 드레인 영역이 에피택셜 성장으로 n형 또는 p형 불순물 이온이 주입되어 형성된 반도체 소자의 제조 방법.
  4. 제 1항에 있어서,
    상기 소스 및 드레인 영역의 노출된 부분 상에 상기 실리사이드층을 형성하는 것은 상기 금속층을 상기 소스 및 드레인 영역의 실리콘과 반응시키는 것을 포함하는 반도체 소자의 제조 방법.
  5. 기판 상에 형성된 게이트 절연막과 게이트 전극을 포함하는 게이트 패턴;
    상기 게이트 패턴의 양 측벽에 형성되는 게이트 스페이서;
    상기 게이트 패턴의 양측에 형성되고, 상기 게이트 스페이서와 접하는 소스 및 드레인 영역;
    상기 소스 및 드레인 영역 상에 형성된 실리사이드층;
    상기 게이트 패턴과 상기 소스 및 드레인 영역 상에 형성된 절연막; 및
    상기 절연막 내에 형성되고 상기 실리사이드층을 노출시키는 컨택홀을 포함하되,
    상기 게이트 패턴과 상기 소스 및 드레인 영역은 상기 게이트 패턴의 상부와 상기 소스 및 드레인 영역의 상부 사이에 상기 기판으로부터 250Å 이하의 단차를 가지고,
    상기 게이트 패턴과 상기 소스 및 드레인 영역의 종횡비가 3:1 이하이고,
    상기 종횡비는 상기 소스 및 드레인 영역의 폭에 대한 상기 게이트 패턴의 상부와 상기 소스 및 드레인 영역의 상부 사이의 단차의 비율인 반도체 소자.
  6. 제5 항에 있어서,
    상기 게이트 전극은 금속을 포함하는 물질로 형성된 반도체 소자.
  7. 제5 항에 있어서,
    상기 소스 및 드레인 영역은 상기 기판의 일정 영역을 식각하여 형성된 트렌치 내에 실리콘 게르마늄을 에피택셜 성장시킴으로써 형성된 반도체 소자.
  8. 제7 항에 있어서,
    상기 트렌치는 육각형의 프로파일을 갖는 반도체 소자.
  9. 제5 항에 있어서,
    상기 절연막은 상기 게이트 패턴과 상기 소스 및 드레인 영역 상에 형성된 제1 절연막 및 상기 제1 절연막 상에 형성된 제2 절연막을 포함하고, 상기 제1 절연막과 상기 제2 절연막이 서로 다른 식각비를 갖는 반도체 소자.
  10. 제9 항에 있어서,
    상기 제1 절연막은 실리콘 질화막으로 형성되고, 상기 제2 절연막은 실리콘 산화막으로 형성된 반도체 소자.
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