KR100834741B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 반도체 기판 상에 형성된 게이트 절연막 및 게이트 절연막 상에 형성되고 폴리실리콘 게이트막 및 에피택셜 게이트막이 적층된 게이트 전극, 게이트 전극의 측벽에 형성된 제1 스페이서, 제1 스페이서의 측벽에 형성된 제2 스페이서, 제2 스페이서와 기판 사이에 형성되고 외측 프로파일이 제2 스페이서의 외측 프로파일에 정렬된 에피택셜 패턴 및 제1 스페이서에 정렬되어 상기 에피택셜 패턴과 상기 기판 내에 형성된 익스텐션 소오스/드레인 영역 및 상기 제2스페이서에 정렬되어 기판 내에 형성된 딥 소오스/드레인 영역을 구비하는 소오스/드레인 영역을 포함한다.
익스텐션 소오스/드레인 영역, 에피택셜 패턴, 스트레인, 단채널 효과

Description

반도체 소자 및 그 제조 방법{Semiconductor device and fabrication method thereof}
도 1a 및 도 1b는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 3는 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정에 대한 순서도이다.
도 4 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다.
도 14 내지 도 16은 본 발명의 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다.
도 17 내지 도 22는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다.
도 23 내지 도 25는 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 공정을 설명하기 위한 단면도들이다.
(도면의 주요 부분에 대한 부호의 설명)
10: 반도체 기판 11: 게이트 절연막
13: 게이트 전극 20: 제1 스페이서
30: 에피택셜 패턴 35: 기판 내 도핑된 영역
40: 익스텐션 소오스/드레인 영역 50: 제2 스페이서
60, 60': 딥 소오스/드레인 영역 61: 리세스 영역
70: 실리사이드막 80: 인핸서막
본 발명은 반도체 소자에 관한 것으로, 특히 익스텐션 소오스/드레인 영역의 단채널 효과 및 저항 특성을 개선시키면서도 채널 영역에 스트레인이 효과적으로 인가될 수 있어 반도체 소자의 특성을 향상시킬 수 있는 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근 각종 전기적 소자의 소형화, 경량화, 박막화 추세에 따라 반도체 소자가 고집적화됨에 따라 반도체 소자의 게이트 유효 채널 길이가 감소되어 소스 전극과 드레인 전극 사이의 펀치 스루 특성을 열화시키는 단채널 효과가 발생되고 있다.
이를 해결하고자 소오스 및 드레인 영역을 익스텐션 구조로 형성하여 단채널 효과를 억제하는 샬로우 정션 소오스/드레인(shallow junction source/drain) 구조가 개발되었다.
그런데, 익스텐션 소오스/드레인 영역이 샬로우하게 형성될수록 전술한 단채널 효과는 개선될 수 있는 반면, 저항이 커지는 현상이 발생한다.
한편, 최근에는 반도체 소자의 특성을 향상시키기 위하여 전자나 정공과 같은 캐리어의 이동도를 개선하고자 채널 영역에 효과적으로 스트레인을 인가하는 방법에 대한 시도가 계속되고 있다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인 영역에 의한 단채널 효과 및 저항 특성을 개선하면서도 채널 영역에 스트레인이 효과적으로 인가될 수 있는 구조를 갖는 반도체 소자를 제공하고자 하는 것이다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 상기 반도체 소자의 제조 방법을 제공하고자 하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판 상에 형성된 게이트 절연막 및 상기 게이트 절연막 상에 형성되고 폴리실리콘 게이트막 및 에피택셜 게이트막이 적층된 게이트 전극, 상기 게이트 전극의 측벽에 형성된 제1 스페이서, 상기 제1 스페이서의 측벽에 형성된 제2 스페이서, 상기 제2 스페이서와 상기 기판 사이에 형성되고 외측 프로파일이 상기 제2 스페이서의 외측 프로파일에 정렬된 에피택셜 패턴 및 상기 제1 스페이서에 정렬되어 상기 에피택셜 패턴과 상기 기판 내에 형성된 익스텐션 소오 스/드레인 영역 및 상기 제2스페이서에 정렬되어 상기 기판 내에 형성된 딥 소오스/드레인 영역을 구비하는 소오스/드레인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 제공하는 단계, 상기 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽을 둘러싸는 제1 스페이서를 형성하는 단계, 상기 제1 스페이서에 의해 노출된 상기 반도체 기판 상에 에피택셜층을 형성하는 단계, 상기 제1 스페이서에 정렬된 익스텐션 소오스/드레인 영역을 상기 에피택셜층과 그 하부의 반도체 기판에 형성하는 단계, 상기 에피택셜층의 상부에 형성되며 상기 제1 스페이서를 둘러싸는 제2 스페이서를 형성하는 단계, 상기 제2 스페이서를 식각마스크로 사용하여 상기 에피택셜층을 식각하여 외측 프로파일이 상기 제2 스페이서의 외측 프로파일에 정렬된 에피택셜 패턴을 형성하는 단계, 상기 제2 스페이서의 프로파일에 정렬되는 상기 반도체 기판 하부를 소정의 두께까지 식각하여 리세스 영역을 형성하되, 상기 폴리실리콘 게이트막의 일부를 함께 제거하는 단계, 상기 리세스 영역에 매립 에피택셜층을 형성하되, 상기 일부가 제거된 폴리실리콘 게이트막 상에 에피택셜 게이트막을 함께 형성하여 게이트 전극을 형성하는 단계 및 상기 매립 에피택셜층이 형성된 반도체 기판에 딥 소오스/드레인 영역을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하에서는 도 1a 및 도 1b를 참조하여 본 발명의 실시예들에 따른 반도체 소자를 설명한다.
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1a를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기 판(10) 상에 게이트 절연막(11)과 게이트 전극(13)을 구비한다. 이 때, 게이트 전극의 상부에는 실리사이드막(70)이 더 형성될 수 있다. 게이트 전극(13)의 측벽은 제1 스페이서(20)로 둘러 싸여지며, 제1 스페이서(20)의 외측에는 제2 스페이서(50)가 형성된다.
게이트 전극(13)의 양쪽에는 소오스/드레인 영역이 형성되어 있다. 여기서 소오스 드레인 영역은 익스텐션 소오스/드레인 영역(40)과 딥 소오스/드레인 영역(60)을 포함한다.
게이트 전극(13)은 불순물이 도우프된 폴리실리콘, 금속, 금속 실리사이드 등의 단일막 또는 이들을 조합한 적층막일 수 있는데 이에 한정되는 것은 아니다. 익스텐션 소오스/드레인 영역(40)은 엘리베이티드된 구조를 갖는다. 다시 말하면, 익스텐션 소오스/드레인 영역(40)은 제2 스페이서(50)와 기판 사이에 형성되고 제2 스페이서의 외측 프로파일에 정렬된 에피택셜 패턴(30) 내에 도핑된 영역과 에피택셜 패턴의 하부의 기판 내에 도핑된 영역(35)에 형성된다. 여기서, 에피택셜 패턴(30)의 재질은 Si로 이루어질 수 있으나, 불순물의 확산을 억제하면서도 게이트 전극 하부 기판에 형성되는 채널 영역에서의 캐리어 이동도를 향상시킨다는 점을 고려할 때 소오스/드레인 영역에 p형 도펀트가 주입된 경우에는 SiGe, n형 도펀트가 주입된 경우에는 SiC의 재질로 이루어지는 것이 바람직하다.
이러한 구조의 익스텐션 소오스/드레인 영역(40)은 엘리베이티드된 에피택셜 패턴(30)을 형성함으로써 적정 수준의 정션 깊이를 유지할 수 있다. 따라서, 이러한 익스텐션 소오스/드레인 영역(40)은 기판 내에 형성된 익스텐션 영역(35)이 샬 로우(shallow)하여 단채널 효과가 최소화되면서도 엘리베이티드된 에피택셜 패턴(30) 구조로 인해 샬로우 정션에 기인한 저항 특성의 열화를 개선할 수 있는 것이다.
또한, 이러한 엘리베이티드된 에피택셜 패턴(30)의 측면에는 실리사이드막이 더 구비될 수 있는데, 이러한 경우 익스텐션 소오스/드레인 영역의 저항 특성을 더욱 개선할 수 있다.
도펀트 주입에 따른 이온주입피크(Projection Range, 이하 Rp)가 기판 표면 수준 상에 형성되도록 조절됨으로써 기판 내에 형성된 익스텐션 영역(35)의 정션 프로파일이 최적화될 수 있다. 이러한 최적화된 정션 프로파일을 갖는 익스텐션 영역에서는 서브 쓰레숄드(sub-threshold) 영역에서의 소오스 드레인간 누설 특성이 개선될 수 있다.
딥 소오스/드레인 영역(60)은 제2 스페이서(50)에 정렬된다. 여기서, 딥 소오스/드레인 영역(60)의 상측은 중복적으로 도핑된 영역(37)이 존재하는데, 이것은 익스텐션 소오스/드레인 형성을 위한 도펀트 주입과 딥 소오스/드레인 형성을 위한 도펀트 주입이 중복적으로 이루어진 영역일 수 있다. 반면, 63은 딥 소오스/드레인 형성을 위한 도핑만 이루어진 영역을 의미한다.
이 때, 딥 소오스/드레인 영역(60)은 기판보다 엘리베이티드되거나 리세스된 구조를 갖지 않으며, 반도체 기판의 상면 수준에 정렬된다. 본 명세서에 있어서 "반도체 기판의 상면 수준"이라 함은 반도체 기판의 상부 표면을 기준으로 상하 각각 10nm까지의 범위를 의미한다. 이러한 반도체 기판의 상면 수준으로 형성된 구조 는 엘리베이티드된 구조에 비하여 채널 영역에 스트레인을 효과적으로 인가할 수 있으며, 또한 반도체 기판 하부로 리세스된 구조에 비하여 단채널 효과나 정션 리키지(junction leakage)가 개선될 수 있다.
이러한 소오스/드레인 영역의 상부에는 실리사이드막(70)이 더 형성될 수 있다.
도 1을 참조하면, 실리사이드막(70)은 에피택셜 패턴(30)의 측면과 딥 소오스/드레인 영역(60)의 상부에 형성될 수 있는데, 게이트 전극(13)이 폴리실리콘막으로 형성된 경우에는 게이트 전극(13) 상에도 실리사이드막이 형성될 수 있다.
또한, 소오스/드레인 영역의 상부에는 인핸서막(80)이 더 형성될 수 있다. 본 명세서에서 "인핸서막"이라 함은 반도체 소자의 종류에 따라 게이트 전극의 하부에 형성되는 채널 영역에서의 캐리어, 즉, 전자 또는 정공의 이동도를 개선하기 위하여 인장력 또는 압축력을 발생시키는 막을 의미한다.
인핸서막(80)이 형성되면, 이로 인하여 인핸서막(80)의 하부의 활성 영역에는 인핸서막(80)에 존재하는 스트레스와 같은 방향으로 스트레스가 발생한다. 즉, 인핸서막(80)에 인장력이 발생하는 경우에는 이것의 영향으로 인핸서막(80) 하부의 활성 영역에도 인장력이 발생하고, 반대로 인핸서막(80)에 압축력이 발생하는 경우에는 인핸서막(80) 하부의 활성 영역에도 압축력이 발생하게 된다.
따라서, p형 도펀트가 주입된 소오스/드레인 영역인 경우에는 압축력을 발생하는 물질로 구성된 인핸서막(80)이 구비되는 것이 바람직하다. 이것은 인핸서막의 하부에 위치하는 활성 영역에 압축력이 발생하게 되면 이러한 압축력에 의해 게이 트 전극의 하부에 위치하는 채널 영역에서의 정공의 이동도가 증가하게 되기 때문이다. 여기서, 압축력을 발생하는 물질로는 SiN, 또는 SiO2 또는 SiON 등이 있으며, 이에 한정되는 것은 아니다.
또한, n형 도펀트가 주입된 소오스/드레인 영역인 경우에는 인장력을 발생하는 물질로 이루어진 인핸서막(80)이 구비되는 것이 바람직하다. 이것은 인핸서막의 하부에 위치하는 활성 영역에 인장력이 발생하게 되면, 이러한 인장력에 의해 게이트 전극의 하부에 위치하는 채널 영역에서의 전자의 이동도가 증가하게 되기 때문이다. 여기서, 인장력을 발생하는 물질로는 SiN 또는 SiO2또는 SiON 등이 있으며 이에 한정되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 소자는 이러한 인핸서막을 반도체 기판의 상면 수준으로 정렬된 딥 소오스/드레인 영역의 상면에 직접 구비한다.
이로써 보다 효과적으로 스트레인을 채널 영역에 인가할 수 있어, 반도체 소자의 특성이 향상될 수 있다.
여기서, 인핸서막(80)은 콘택홀 형성과 같은 식각공정에 있어서 식각 정지막의 역할도 할 수 있다.
한편, 본 발명의 다른 실시예에 따른 반도체 소자는 전술한 형태의 NMOS 소자와 PMOS 소자를 동시에 포함하는 CMOS 소자일 수 있다.
한편, 도 1b를 참조하면, 딥 소오스/드레인 영역(60')은 반도체 기판 내에 형성된 매립 에피택셜층에 형성된 것일 수 있다. 그러나, 딥 소오스/드레인 영 역(60')은 매립 에피택셜층의 영역과 반드시 일치하는 것은 아니며, 매립 에피택셜층보다 더 깊게 또는 더 얕게 형성될 수도 있음은 물론이다. 여기서 매립 에피택셜층은 불순물의 확산을 억제하면서도 게이트 전극 하부 기판에 형성되는 채널 영역에서의 캐리어 이동도를 향상시킨다는 점을 고려할 때 소오스/드레인 영역에 p형 도펀트가 주입된 경우에는 SiGe, n형 도펀트가 주입된 경우에는 SiC로 이루어지는 것이 바람직하다.
도 2를 참조하여 본 발명의 다른 실시예에 따른 반도체 소자를 설명한다.
도 2는 본 발명의 또 다른 실시예에 따른 반도체 소자를 도시한다. 본 실시예에서 도 1a 내지 도 1b와 동일 참조부호는 동일 부재를 의미하므로, 동일한 참조부호에 대해서는 그 설명을 생략하며, 차이점을 위주로 설명한다.
도 2를 참조하면, 게이트 전극(13')은 폴리실리콘 게이트막(13a)과, 폴리실리콘 게이트막(13a) 상에 에피택셜 공정에 의해 형성된 에피택셜 게이트막(13b)의 적층구조일 수도 있다. 예를 들면, 에피택셜 게이트막(13b)은 PMOS의 경우에는 불순물이 도우프된 Si 또는 SiGe막으로 이루어질 수 있으며, NMOS의 경우에는 불순물이 도우프된 Si 또는 SiC막으로 이루어질 수 있다.
이 때, 딥 소오스/드레인 영역(60')은 반도체 기판 내에 형성된 매립 에피택셜층에 형성된 것으로서, 이에 대해서는 도 1b를 참조하여 설명한 바와 같다.
매립 에피택셜층(60')과 에피택셜 게이트막(13b)은 서로 같은 종류의 불순물 및 재료로 형성될 수 있다.
이하 본 발명의 실시예들에 따른 반도체 소자의 예시적인 제조 방법들을 설 명한다. 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 앞서 반도체 소자의 몇몇 실시예들에서 설명한 것과 실질적으로 동일하게 적용될 수 있는 부분에 대한 설명은 이후 그 설명을 생략하거나 간략하게 하기로 한다.
도 3 내지 도 13을 참조하여 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명한다. 도 3은 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 공정의 순서도이고, 도 4 내지 도 13은 도 3에 따른 반도체 소자의 제조 공정을 순차적으로 나타낸 단면도이다.
먼저, 반도체 기판을 제공한다(S10).
도 4를 참조하면, 반도체 기판(10) 내에 소자 분리 영역(미도시)을 형성하여 액티브 영역을 정의한다.
기판(10)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다.
다음으로, 게이트 절연막(11) 및 게이트 전극을 형성한다(S20).
도 5를 참조하면, 반도체 기판(10) 상에 형성된 게이트 절연막(11) 위에 게이트 전극(13)을 형성한다.
게이트 절연막(11)은 기판(10)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들 수 있다.
게이트 전극(13)은 불순물이 도우프된 폴리실리콘막을 포함하여 이루어질 수 있다. 이하에서는 설명의 편의상 폴리실리콘막으로 이루어진 게이트 전극을 예로서 설명하지만, 본 발명이 이에 한정되는 것은 아니며, 폴리실리콘막, 금속막, 금속 실리사이드막 등의 단일막이거나 이들의 적층 구조일 수도 있음은 전술한 바와 같다. 또한, 도면으로 도시하지는 않았으나, 상기 게이트 전극 형성 후에 산화공정을 함으로써 반도체 기판과 게이트의 표면에 산화막을 추가적으로 더 형성할 수도 있다.
여기서 게이트 절연막 및 게이트 전극을 형성하는 방법은 당업계에 잘 알려진 공정에 의할 수 있으며, 본 발명이 그 방법에 의해 제한되는 것은 아니다.
다음으로, 제1 스페이서를 형성한다(S30).
도 6을 참조하면, 전술한 게이트 전극(13)의 측벽을 둘러싸는 제1 스페이서(20)를 형성한다.
이러한 제1 스페이서(20)는 후술할 익스텐션 소오스/드레인 영역 형성시 기판 내에 형성되는 익스텐션 영역의 프로파일을 조절하여 단채널 효과를 감소시켜줄 수 있는 역할을 한다.
또한, 도면으로 도시하지는 않았으나, 상기 제1 스페이서 형성 후에 제1 스 페이서와 반도체 기판 상에 산화막을 더 형성시킬 수도 있다.
다음으로, 에피택셜층을 형성한다(S40).
도 7을 참조하면, 에피택셜층(30a)은 제1 스페이서(20)의 측벽 하부와 반도체 기판(10)의 상면에 소정의 두께로 형성된다. 이 때, 에피택셜층(30a)의 두께는 익스텐션 소오스/드레인 영역의 Rp가 반도체 기판 상면에 형성될 수 있는 두께로 형성할 수 있다. 또한, 이 때 폴리실리콘막으로 이루어진 게이트 전극(13) 상에도 동일한 재질의 에피택셜막(15)이 형성될 수 있다.
이러한 에피택셜층(30a)은 Si, SiGe, SiC 등으로 이루어질 수 있는데, 소오스/드레인 영역에 주입될 도펀트가 p형인 경우에는 Si 또는 SiGe로 형성하는 것이 바람직하며, n형인 경우에는 Si 또는 SiC로 형성하는 것이 바람직하다.
이러한 에피택셜층(30a)은 선택적 에피택시 성장(SEG) 공정에 의할 수 있는데, 예를 들면 저압화학기상증착법(LPCVD), 고진공화학기상증착법(UHV-CVD) 등에 의할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에피택셜층(30a)의 재질이 SiGe나 SiC인 경우에는 Ge나 C를 Si에 인시츄 또는 익스시츄로 주입하여 형성할 수 있다. 또한, 에피택셜층(30a) 형성시 익스텐션 소오스/드레인 영역에 적용될 도펀트를 인시츄로 도핑할 수도 있다.
에피택셜층(30a)을 이루는 Si, Ge 또는 C에 있어서, 예를 들면, Si의 소스로는 Si2H6, SiH4, SiH2Cl2, SiHCl3, SiCl4 등을 사용할 수 있고, Ge의 소스로는 GeH4를 사용할 수 있으며, C의 소스로는 CxHy, CH3SiH3 등을 사용할 수 있는데, 이에 한정되 는 것은 아니다. 또한, 선택적 특성을 향상시키기 위하여 HCl 또는 Cl2같은 가스를 첨가할 수 있다. 이 때 특별히 도핑(Doping)을 목적으로 하는 경우 B2H2 또는 PH2, AsH2와 같은 가스들을 첨가할 수 있다. HCl을 첨가하게 되면 산화막 또는 질화막으로 이루어진 소자 분리 영역에서는 에피택셜층이 형성되지 않고 Si이 드러난 영역에서만 에피택셜층이 형성되는 선택적 에피택시 성장이 가능하다.
이러한 선택적 에피택시 성장 공정은 당업계에 잘 알려져 있으므로 그 구체적인 설명은 생략하기로 한다.
이어서, 익스텐션 소오스/드레인 영역을 형성한다(S50).
도 8을 참조하면, 앞서 형성된 에피택셜층(30a) 상에 도펀트를 주입함으로써 에피택셜층(30a)과 함께 반도체 기판 내에 소정의 깊이까지 도펀트가 주입되도록 하여, 도펀트가 주입된 에피택셜층(30b)과 반도체 기판 내 익스텐션 영역(35b)를 형성한다. 이 때, 도펀트 주입에 따른 Rp가 반도체 기판의 상면 수준에 형성되도록 할 수 있다. 여기서, 반도체 기판 내에 형성된 익스텐션 영역(35a)의 프로파일은 제1 스페이서(20)의 외벽에 정렬된다.
다음으로, 제2 스페이서를 형성한다(S60).
도 9를 참조하면, 제2 스페이서(50)는 제1 스페이서의 측벽에 형성되며, 그 하면이 도펀트가 주입된 에피택셜층(30b)과 맞닿는다. 형성된 제2 스페이서(50)는 후속 공정에서 에피택셜층 식각시 식각 마스크로서 역할을 할 수 있다.
이어서, 에피택셜 패턴을 형성한다(S70).
도 10를 참조하면, 에피택셜 패턴(30)은 상기 제2 스페이서(50)를 식각 마스크로 사용하여 에피택셜층(30a)을 식각하여 반도체 기판이 노출되도록 함으로써 형성된다. 이 때, 게이트 전극(13) 상에 위치하는 에피택셜막(15)도 함께 제거될 수 있다. 본 발명의 일 실시예에서는 에피택셜 패턴을 형성하는 공정을 후술할 딥 소오스/드레인 영역 형성 공정 이전에 수행하지만, 본 발명의 다른 실시예에 의하면 딥 소오스/드레인 영역 형성 공정을 먼저 수행한 다음 에피택셜 패턴을 형성할 수도 있다.
다음으로, 딥 소오스/드레인 영역을 형성한다(S80).
도 11을 참조하면, 반도체 기판 상에 도펀트를 주입하여 딥 소오스/드레인 영역(60)을 형성한다. 이로써 에피택셜 패턴(30)과 반도체 기판 내 익스텐션 영역(35)에 형성된 익스텐션 소오스/드레인 영역(40) 및 딥 소오스/드레인 영역(60)을 포함하는 소오스/드레인 영역이 완성된다.
설명되지 않은 참조부호 37은 익스텐션 소오스/드레인 형성을 위한 도펀트 주입과 딥 소오스/드레인 형성을 위한 도펀트 주입이 중복적으로 이루어진 영역을 의미하며, 63은 딥 소오스/드레인 형성을 위한 도핑만 이루어진 영역을 의미한다.
이어서 실리사이드막을 형성한다(S90).
도 12를 참조하면, 실리사이드막(70)은 게이트 전극의 상부, 소오스/드레인 영역의 상부 및 에피택셜 패턴의 측면에 각각 형성할 수 있다. 이러한 실리사이드막 형성 공정은 당업계에 잘 알려진 공정에 의할 수 있으며, 본 발명이 그 방법에 의해 제한되는 것은 아니다.
이어서, 인핸서막을 형성한다(S100).
도 13를 참조하면, 인핸서막(80)은 소오스/드레인 영역을 덮으며, 기판상에 형성된 게이트 전극(13), 제2 스페이서(50)와 같은 다른 구조물의 상부를 덮을 수 있다.
이러한 인핸서막은 인장력 또는 압축력 발생 물질로 구성된 막으로서, 이에 대해서는 앞서 설명한 바와 동일하므로 여기서는 그 구체적인 설명은 생략하기로 한다.
여기서, 인핸서막을 형성하는 공정은 당업계에 잘 알려진 방법에 의할 수 있으며, 본 발명이 그 방법에 의해 제한되는 것은 아니다.
이후, 반도체 소자의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 전기적 신호의 입출력이 가능하도록 하는 배선들을 형성하는 단계, 기판상에 패시베이션층을 형성하는 단계 및 상기 기판을 패키지하는 단계 등을 더 수행하여 반도체 소자를 완성할 수 있다. 이와 같은 후속단계들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다.
이하에서는 도 14 내지 도 16을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명하기로 한다. 본 실시예에서는 앞서 도 3 내지 도 13을 참조하여 설명한 것을 실질적으로 동일하게 적용할 수 있는 부분에 대한 설명은 생략하거나 간략하게 하고, 차이점을 위주로 설명한다. 또한, 도 4 내지 도 9까지 도시된 공정은 본 실시예에서도 실질적으로 동일하게 적용될 수 있으므로, 이후의 공정부터 설명하기로 한다.
도 14에 도시된 바와 같이 에피택셜 패턴 형성시 반도체 기판의 하부를 더 식각하여 소정 깊이의 리세스 영역(61)을 형성시킬 수 있다. 이것은 후술할 매립 에피택셜층을 형성하기 위함이다. 도면에 도시된 바와 같이, 리세스 영역(61) 형성시 폴리실리콘막으로 이루어진 게이트 전극, 즉 폴리실리콘 게이트막(13)도 함께 식각될 수 있다. 이 때, 폴리실리콘 게이트막(13)이 완전 소진되어 게이트 절연막(11)이 노출되어서는 안된다.
그런 다음, 도 15에 도시된 바와 같이, 상기 도 13의 리세스 영역(61)에 매립 에피택셜층을 형성하고, 여기에 도펀트를 주입하여 딥 소오스/드레인 영역(60')을 형성할 수 있다. 이 때, 딥 소오스/드레인 영역 형성을 위한 도펀트의 주입은 매립 에피택셜층의 형성 후 익스시츄로 수행될 수 있고, 또한 매립 에피택셜층 형성시 인시츄로 수행될 수도 있다. 이러한 매립 에피택셜층 형성시 잔류된 폴리실리콘 게이트막(13a) 상부에도 역시 에피택셜층이 형성될 수 있으므로, 잔류된 폴리실리콘 게이트막(13a)과 에피택셜 공정에 의해 형성된 에피택셜 게이트막(13b)이 적층된 형태의 게이트 전극(13')이 형성될 수 있다.
또한, 도 15에서는 매립 에피택셜층과 딥 소오스/드레인 영역이 일치하는 것으로 표시되어 있으나, 이에 한정하는 것은 아니며, 예를 들면 딥 소오스/드레인 영역이 매립 에피택셜층 보다 샬로우하게 형성되는 경우 및 매립 에피택셜층의 하부 기판에 까지도 형성되는 경우를 포함한다.
이러한 매립 에피택셜층은 Si, SiGe, SiC 등으로 이루어질 수 있는데, 소오스/드레인 영역에 주입될 도펀트가 p형인 경우에는 SiGe로 형성하는 것이 바람직하 며, n형인 경우에는 SiC로 형성하는 것이 바람직하다.
여기서, 매립 에피택셜층은 선택적 에피택시 성장(SEG) 공정에 의할 수 있는데, 예를 들면 저압화학기상증착법(LPCVD), 고진공화학기상증착법(UHV-CVD) 등에 의할 수 있으며, 이에 한정되는 것은 아니다. 또한, 전술한 바와 같이 매립 에피택셜층 형성시 딥 소오스/드레인 영역에 적용될 도펀트를 인시츄로 도핑할 수도 있다.
매립 에피택셜층을 이루는 Si, Ge 또는 C에 있어서, 예를 들면, Si의 소스로는 Si2H6, SiH4, SiH2Cl2, SiHCl3, SiCl4 등을 사용할 수 있고, Ge의 소스로는 GeH4를 사용할 수 있으며, C의 소스로는 C2H2, CH3SiH3 등을 사용할 수 있는데, 이에 한정되는 것은 아니다. 또한, 선택적 특성을 향상시키기 위하여 HCl 또는 Cl2같은 가스를 첨가할 수 있다. 이 때 특별히 도핑(Doping)을 목적으로 하는 경우 B2H2 또는 PH3, AsH3와 같은 가스들을 첨가할 수 있다. HCl을 첨가하게 되면 산화막 또는 질화막으로 이루어진 소자 분리 영역에서는 에피택셜층이 형성되지 않고 Si이 드러난 영역에서만 에피택셜층이 형성되는 선택적 에피택시 성장이 가능하다.
이러한 선택적 에피택시 성장 공정은 당업계에 잘 알려져 있으므로 그 구체적인 설명은 생략하기로 한다.
이후 앞서 도 12 내지 도 13을 참조하여 설명한 것과 동일한 공정을 진행하여, 도 16에 도시된 바와 같이 실리사이드막(70)과 인핸서막(80)을 형성할 수 있 다. 이에 대한 설명과 이후 공정은 중복을 피하기 위하여 생략한다.
이하에서는 도 17 내지 도 22를 참조하여 본 발명의 또 다른 실시예에 따른 반도체 소자의 제조 방법에 대하여 설명한다. 본 실시예에서는 전술한 실시예들에서와 마찬가지로 적용할 수 있는 부분에 대한 설명은 생략하거나 간략하게 하고, 차이점을 위주로 설명한다.
도 17을 참조하면, 먼저 반도체 기판(10) 상의 게이트 절연막(11) 상에 하드 마스크(17)를 구비하는 게이트 전극(13)을 형성하고, 제1 스페이서(20)를 형성한다.
여기서 게이트 전극(13)은 전술한 바와 마찬가지로 폴리실리콘막, 금속막, 금속 실리사이드막 등의 단일막이거나 혹은 이들의 적층막일 수 있다. 또한, 하드 마스크(17)는 실리콘 질화막 또는 실리콘 산화막 등일 수 있다.
계속해서, 도 18에 도시된 바와 같이, 도펀트가 주입된 에피택셜층(30b)과 익스텐션 소오스/드레인 영역(35a)를 형성한다. 이 때, 게이트 전극(13) 상에는 하드 마스크(17)가 위치하므로, 게이트 전극(13)이 폴리실리콘막으로 이루어졌다고 하더라도 에피택셜층이 형성되지는 않는다.
그런 다음, 도 19에 도시된 바와 같이, 제1 스페이서(20) 상에 제2 스페이서(50)를 형성한다.
그런 다음, 도 20에 도시된 바와 같이 에피택셜 패턴(30)을 형성한다. 이 때, 제2 스페이서(50)에 정렬하여 에피택셜층(30a)을 식각하되, 반도체 기판(10)의 상면에서 식각을 정지할 수 있다. 이로써, 에피택셜 패턴(30)이 완성된다.
그런 다음, 도 21에 도시된 바와 같이, 도펀트를 주입하여 딥 소오스/드레인 영역(60)을 형성할 수 있다.
이후, 도 22를 참조하면, 에치백 등의 공정으로 게이트 전극(13) 상의 하드 마스크(17)를 제거한 다음, 게이트 전극(13), 딥 소오스 및 드레인 영역(60), 그리고 에피택셜 패턴(30)의 측면에 실리사이드막(70)을 형성하고, 이어서 인핸서막(80)을 형성할 수 있다. 후속 공정은 전술한 바와 같으므로, 이에 대해서는 그 설명을 생략한다.
이하에서는 도 23 내지 도 25를 참조하여, 본 발명의 또 다른 실시예에 대하여 설명한다. 본 실시예에서는 전술한 실시예들에서와 마찬가지로 적용할 수 있는 부분에 대한 설명은 생략하거나 간략하게 하고, 차이점을 위주로 설명한다. 또한, 도 17 내지 도 19를 참조하여 설명한 공정까지는 실질적으로 동일하게 적용할 수 있으므로, 그 이후의 공정부터 설명하기로 한다.
도 23에 도시된 바와 같이, 반도체 기판(10) 내에 리세스 영역(61)을 형성할 수 있다. 이 때, 게이트 전극(13) 상에는 하드 마스크(17)가 위치하므로, 게이트 전극(13)에 대한 식각은 이루어지지 않는다.
그런 다음, 도 24에 도시된 바와 같이, 선택적 에피택셜 공정에 의해 리세스 영역(61)에 매립 에피택셜층을 형성하고, 도펀트를 주입하여 딥 소오스/드레인 영역(60')을 형성한다. 게이트 전극(13) 상에는 하드 마스크(17)가 위치하므로, 선택적 에피택셜 공정에 의해 추가적인 에피택셜층이 형성되지는 않는다.
그런 다음, 도 25에 도시된 바와 같이, 건식 또는 습식 식각에 의해 게이트 전극(13) 상의 하드 마스크(17)를 제거하여 게이트 전극(13)의 상부를 노출한 다음, 게이트 전극(13), 딥 소오스 및 드레인 영역(60'), 그리고 에피택셜 패턴(30)의 측면에 실리사이드막(70)을 형성하고, 이어서 인핸서막(80)을 형성할 수 있다. 후속 공정은 전술한 바와 같으므로, 이에 대해서는 그 설명을 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 실시예들에 따른 반도체 소자는 익스텐션 소오스/드레인 영역이 샬로우하면서도 저항 특성이 개선될 뿐만 아니라, 채널 영역에 스트레인이 효과적으로 인가될 수 있는 등 반도체 소자의 신뢰성이 향상될 수 있다.

Claims (26)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 게이트 절연막;
    상기 게이트 절연막 상에 형성되고, 폴리실리콘 게이트막 및 에피택셜 게이트막이 적층된 게이트 전극;
    상기 게이트 전극의 측벽에 형성된 제1 스페이서;
    상기 제1 스페이서의 측벽에 형성된 제2 스페이서;
    상기 제2 스페이서와 상기 기판 사이에 형성되고 외측 프로파일이 상기 제2 스페이서의 외측 프로파일에 정렬된 에피택셜 패턴;
    상기 제1 스페이서에 정렬되어 상기 에피택셜 패턴과 상기 기판 내에 형성된 익스텐션 소오스/드레인 영역; 및
    상기 제2 스페이서에 정렬되어 상기 기판 내에 형성된 딥 소오스/드레인 영역을 구비하는 소오스/드레인 영역을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 딥 소오스/드레인 영역은 상기 반도체 기판 내에 형성된 매립 에피택셜층에 형성된 반도체 소자.
  3. 제2항에 있어서,
    상기 딥 소오스/드레인 영역은 p형이고 상기 매립 에피택셜층은 SiGe로 이루어진 반도체 소자.
  4. 제2항에 있어서,
    상기 딥 소오스/드레인 영역은 n형이고 상기 매립 에피택셜층은 SiC로 이루어진 반도체 소자.
  5. 제1항에 있어서,
    상기 게이트 전극의 상부, 딥 소오스/드레인 영역의 상부 및 상기 에피택셜패턴의 측면에 실리사이드막이 더 구비된 반도체 소자.
  6. 제5항에 있어서,
    상기 소오스/드레인 영역 상에 인핸서막을 더 구비하는 반도체 소자.
  7. 제6항에 있어서,
    상기 소오스/드레인 영역은 p형이고, 상기 인핸서막은 압축력을 형성하는 물질로 이루어진 반도체 소자.
  8. 제7항에 있어서,
    상기 에피택셜 패턴은 Si 또는 SiGe로 이루어진 반도체 소자.
  9. 제6항에 있어서,
    상기 소오스/드레인 영역은 n형이고, 상기 인핸서막은 인장력을 형성하는 물질로 이루어진 반도체 소자.
  10. 제9항에 있어서,
    상기 에피택셜 패턴은 Si 또는 SiC로 이루어진 반도체 소자.
  11. 제1항에 있어서,
    상기 소오스/드레인 영역은 p형이고, 상기 에피택셜 패턴은 Si 또는 SiGe인 반도체 소자.
  12. 제1항에 있어서,
    상기 소오스/드레인 영역은 n형이고, 상기 에피택셜 패턴은 Si 또는 SiC인 반도체 소자.
  13. 제1항에 있어서,
    상기 소오스/드레인 영역 상에 인핸서막을 더 구비하는 반도체 소자.
  14. 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에 게이트 절연막 및 게이트 전극을 형성하는 단계;
    상기 게이트 전극의 측벽을 둘러싸는 제1 스페이서를 형성하는 단계;
    상기 제1 스페이서에 의해 노출된 상기 반도체 기판 상에 에피택셜층을 형성하는 단계;
    상기 제1 스페이서에 정렬된 익스텐션 소오스/드레인 영역을 상기 에피택셜층과 그 하부의 반도체 기판에 형성하는 단계;
    상기 에피택셜층의 상부에 형성되며 상기 제1 스페이서를 둘러싸는 제2 스페이서를 형성하는 단계;
    상기 제2 스페이서를 식각마스크로 사용하여 상기 에피택셜층을 식각하여 외측 프로파일이 상기 제2 스페이서의 외측 프로파일에 정렬된 에피택셜 패턴을 형성하는 단계;
    상기 제2 스페이서의 프로파일에 정렬되는 상기 반도체 기판 하부를 소정의 두께까지 식각하여 리세스 영역을 형성하되, 상기 폴리실리콘 게이트막의 일부를 함께 제거하는 단계;
    상기 리세스 영역에 매립 에피택셜층을 형성하되, 상기 일부가 제거된 폴리실리콘 게이트막 상에 에피택셜 게이트막을 함께 형성하여 게이트 전극을 형성하는 단계; 및
    상기 매립 에피택셜층이 형성된 반도체 기판에 딥 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 딥 소오스/드레인 영역을 형성하는 단계는 상기 매립 에피택셜층을 형성하는 단계에서 인시츄로 이루어지는 반도체 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 딥 소오스/드레인 영역은 p형이고 상기 매립 에피택셜층은 SiGe로 이루어진 반도체 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 딥 소오스/드레인 영역은 n형이고 상기 매립 에피택셜층은 SiC로 이루어진 반도체 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 게이트 전극의 상부, 딥 소오스/드레인 영역의 상부 및 상기 에피택셜패턴의 측면에 실리사이드막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 소오스/드레인 영역 상에 인핸서막을 형성하는 단계를 더 포함하는 반 도체 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 소오스/드레인 영역은 P형이고, 상기 인핸서막은 압축력을 형성하는 물질로 이루어진 반도체 소자의 제조 방법.
  21. 제20항에 있어서,
    상기 에피택셜 패턴은 Si 또는 SiGe로 이루어진 반도체 소자의 제조 방법.
  22. 제19항에 있어서,
    상기 소오스/드레인 영역은 n형이고, 상기 인핸서막은 인장력을 형성하는 물질로 이루어진 반도체 소자의 제조 방법.
  23. 제22항에 있어서,
    상기 에피택셜 패턴은 Si 또는 SiC로 이루어진 반도체 소자의 제조 방법.
  24. 제14항에 있어서,
    상기 소오스/드레인 영역 상에 인핸서막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  25. 제14항에 있어서,
    상기 소오스/드레인 영역은 p형이고, 상기 에피택셜 패턴은 Si 또는 SiGe인 반도체 소자의 제조 방법.
  26. 제14항에 있어서,
    상기 소오스/드레인 영역은 n형이고, 상기 에피택셜 패턴은 Si 또는 SiC인 반도체 소자의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100221608B1 (ko) 1991-12-11 1999-09-15 구본준 모스 트랜지스터 제조방법 및 그 구조
US6326664B1 (en) 1994-12-23 2001-12-04 Intel Corporation Transistor with ultra shallow tip and method of fabrication
KR20040002215A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 트랜지스터의 제조 방법
KR20040058666A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 모스트랜지스터 제조방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100221608B1 (ko) 1991-12-11 1999-09-15 구본준 모스 트랜지스터 제조방법 및 그 구조
US6326664B1 (en) 1994-12-23 2001-12-04 Intel Corporation Transistor with ultra shallow tip and method of fabrication
KR20040002215A (ko) * 2002-06-29 2004-01-07 주식회사 하이닉스반도체 트랜지스터의 제조 방법
KR20040058666A (ko) * 2002-12-27 2004-07-05 주식회사 하이닉스반도체 모스트랜지스터 제조방법

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