KR100791342B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자는 반도체 기판, 상기 반도체 기판에 형성된 소스/드레인 영역, 소스/드레인 영역 사이에 형성된 리세스 채널으로서, 소스/드레인 영역 사이의 반도체 기판 내에 위치하는 리세스 영역의 내부를 따라 형성되고 불순물이 도핑된 에피택셜 반도체막에 형성된 리세스 채널, 리세스 채널 상에 형성된 게이트 절연막 및 리세스 영역을 매립하며 게이트 절연막 상에 형성된 게이트 전극을 포함한다.
리세스 채널, 에피택셜 반도체막, 반도체 소자

Description

반도체 소자 및 그 제조 방법{Semiconductor devise and method for fabricating the same}
도 1은 종래기술에 따른 반도체 소자의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다.
도 6 내지 도 10은 도 2에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 도 3에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 내지 도 18은 도 4에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 19 내지 도 21은 도 5에 도시된 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
(도면의 주요부분에 대한 부호의 설명)
100: 반도체 기판 103: 절연성 몰드막
105,205,305,405: 에피택셜 반도체막
111: 게이트 절연막 113: 게이트 전극
115: 하드마스크 117: 절연성 스페이서
203: 측벽 보호막
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 리세스 채널을 구비하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 모스(MOS) 소자의 크기가 점점 줄어들고 있으며, 소자의 동작 속도와 전류 구동 능력을 향상시키기 위해 채널의 길이는 딥 서브 마이크론(deep sub-micron)까지 감소되고 있다.
채널의 길이가 감소함에 따라 소스 전극과 드레인 전극의 공핍 영역이 채널 속으로 침투하여 유효 채널 길이가 줄어들게 된다. 따라서, 문턱 전압(threshold voltage)이 감소하여, 모스 트랜지스터에서 게이트 제어의 기능이 상실되는 단채널 효과(short channel effect)가 유발된다. 또한, 트랜지스터 동작시 소스 전극과 드레인 전극의 불순물들이 측면으로 확산되는 펀치쓰루(punchthrough) 효과가 발생되는 문제가 있다.
특히, 디자인 룰(design rule)이 축소됨에 따라 이러한 단채널 효과 및 이온 주입량의 증가 등으로 인해 누설 전류(leakage current)가 증가하여, 리프레시 타 임(refresh time) 확보가 어려워진다.
따라서, 충분한 채널 길이를 확보하기 위하여 트랜지스터의 채널이 될 영역에 리세스 채널 트렌치(recess channel trench)를 형성하여 채널 길이를 증가시킨 구조가 리세스 채널 어레이 트랜지스터(Recess Channel Array Transistor; RCAT)이다.
도 1을 일반적인 리세스 채널을 구비하는 반도체 소자를 도시한다. 일반적으로 채널 영역에는 채널 형성을 위한 불순물이 존재한다. 그런데, 도 1에 도시된 리세스 채널의 경우에는, 리세스 영역(r)의 프로파일을 따라 형성되는 리세스 채널에는 채널 형성을 위한 불순물의 농도가 균일하게 형성되지 못한다. 다시 말하면, 리세스 채널영역에 있어서 게이트의 하부에 위치하는 B 영역은 게이트의 측면에 위치하는 A 영역과 C 영역에 비하여 고농도의 불순물을 포함하게 된다. 이것은 통상 리세스 영역(r)을 형성한 다음 채널 형성을 위한 불순물이 주입되므로 주로 하부영역(B)에 비하여 측면영역(A,C)에서의 불순물 농도가 저하되는 문제점이 있다. 이러한 채널영역에서의 불순물 농도의 불균일성은 반도체 소자의 특성과 신뢰성을 열화시킬 우려가 있다.
본 발명이 이루고자 하는 기술적 과제는, 리세스 채널에서의 불순물 도핑 농도가 균일하여 보다 안정적으로 동작할 수 있는 반도체 소자를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는, 전술한 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판, 상기 반도체 기판에 형성된 소스/드레인 영역, 상기 소스/드레인 영역 사이에 형성된 리세스 채널으로서, 상기 소스/드레인 영역 사이의 상기 반도체 기판 내에 위치하는 리세스 영역의 내부를 따라 형성되고 불순물이 도핑된 에피택셜 반도체막에 형성된 리세스 채널, 상기 리세스 채널 상에 형성된 게이트 절연막 및 상기 리세스 영역을 매립하며 상기 게이트 절연막 상에 형성된 게이트 전극을 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법은 반도체 기판을 제공하고,상기 반도체 기판에 리세스 영역을 형성하고, 상기 리세스 영역의 내부를 따라 불순물이 도핑된 에피택셜 반도체막을 컨포멀하게 형성하여 리세스 채널을 형성하고, 상기 에피택셜 반도체막 상에 게이트 절연막을 형성하고, 상기 리세스 영역을 매립하는 게이트 전극과 상기 리세스 영역의 상단부의 양측의 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 것을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
따라서, 몇몇 실시예에서, 잘 알려진 공정 단계들, 잘 알려진 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는한 복수형도 포함한다. 명세서에서 사용되는 포함한다(comprises) 및/또는 포함하는(comprising)은 언급된 구성요소, 단계, 동작 및/또는 소자 이외의 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는 의미로 사용한다. 그리고, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 또, 이하 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 개략도들을 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화 도 포함하는 것이다. 또한 본 발명에 도시된 각 도면에 있어서 각 구성 요소들은 설명의 편의를 고려하여 다소 확대 또는 축소되어 도시된 것일 수 있다.
이하, 도 2 내지 도 5를 참조하여 본 발명의 실시예들에 따른 반도체 소자에 대하여 설명한다. 도 2 내지 도 5는 본 발명의 실시예들에 따른 반도체 소자의 단면도들이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 단면도이다. 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판(100), 반도체 기판(100) 내에 형성된 리세스 영역(R)에 형성된 리세스 채널, 리세스 채널 상에 형성된 게이트 절연막(111), 게이트 전극(113) 및 소스/드레인 영역(119)을 포함한다.
기판(100)으로는 Si, Ge, SiGe, GaP, GaAs, SiC, SiGeC, InAs 및 InP로 이루어지는 군에서 선택되는 하나 이상의 반도체 재료로 이루어진 기판, SOI(Silicon On Insulator) 기판 등이 사용될 수 있으나, 이는 예시적인 것에 불과하다. 반도체 기판(100)은 STI(Shallow Trench Isolation; STI) 또는 FOX(Field OXide; FOX)로 형성된 소자 분리막(미도시)에 의해 활성 영역과 소자 분리 영역으로 분리된다.
반도체 기판(100) 내에 형성된 소스/드레인 영역(119) 사이에는 리세스 채널이 구비된다.
리세스 채널은 소스/드레인 영역(119) 사이에 형성된 리세스 영역(R)의 내부를 따라 컨포멀하게 형성되고 불순물이 도핑된 에피택셜 반도체막(105)에 형성된다. 에피택셜 반도체막(105)은 리세스 채널을 형성하기 위한 불순물이 균일하게 도 핑되어 있다.
리세스 영역(R)의 내부에 형성된 에피택셜 반도체막(105)의 상단부는 소스/드레인 영역(119)에 속할 수 있으며, 그 아래쪽으로 에피택셜 반도체막(105)을 따라 리세스 채널이 형성되게 된다. 여기서, 리세스 채널은 불순물이 균일하게 도핑된 에피택셜 반도체막(105)에 형성되는 것이므로, 리세스 채널의 위치에 따라서 채널 불순물 도핑의 불균형을 해결할 수 있는 것이다. 이 때, 에피택셜 반도체막(105)은 약 100 내지 500Å 정도로 형성될 수 있는데, 반도체 소자에 따라서 적절하게 조절될 수 있다.
이렇듯, 리세스 채널은 반도체 기판(100) 내의 리세스 영역(R)의 내부 프로파일을 따라 형성된 에피택셜 반도체막(105)에 형성된다. 여기서, 리세스 채널은 에피택셜 반도체막(105) 내에 한정되어 형성되는 것은 아니며, 리세스 영역(R) 주변의 반도체 기판(100) 내부까지 확장될 수도 있음은 물론이다.
에피택셜 반도체막(105)은 Si, SiGe 또는 SiC와 같은 재질로 이루어질 수 있으며, 불순물이 도핑되어 있다. 이러한 불순물은 채널을 형성하는데 적절한 농도의 P형 또는 N형 불순물이다. 이때 불순물의 농도는 반도체 소자의 특성에 따라서 적절하게 조절될 수 있다.
구체적으로, 소스/드레인 영역(119)이 P형인 경우, 즉, PMOS 트랜지스터에서의 에피택셜 반도체막(105)은 Si 또는 SiGe로 이루어지는 것이 바람직하고, 소스/드레인 영역(119)이 N형인 경우, 즉 NMOS 트랜지스터에서의 에피택셜 반도체막(105)은 Si 또는 SiC로 이루어지는 것이 바람직하다. 이것은 각각의 트랜지스터 에 적합한 문턱전압, 캐리어 이동도 등을 부여하는데 적절하기 때문이다.
이러한 리세스 채널 상에는 게이트 절연막(111)이 위치하며, 게이트 절연막(111) 상에는 리세스 영역(R)을 매립하는 게이트 전극(113)이 형성된다. 설명하지 않은 도면부호 115와 117은 각각 하드마스크막과 절연성 스페이서를 의미한다.
여기서, 게이트 전극(113)의 측벽 프로파일은 리세스 영역(R)의 폭과 정렬되게 도시되었지만 이에 한정되는 것은 아니며, 반도체 소자의 디자인룰에 따라 증감되어 리세스 영역(R)의 프로파일과 정렬되지 않을 수 있음은 물론이다.
이렇듯, 본 발명의 일 실시예에 따른 반도체 소자는 반도체 기판(100)의 리세스 영역(R)의 프로파일을 따라 형성된 리세스 채널을 구비하므로, 채널의 유효길이를 증가시켜 단채널 효과를 억제할 수 있다. 뿐만 아니라, 리세스 채널은 리세스 영역(R)의 내부를 따라 형성되며 불순물이 균일하게 도핑된 에피택셜 반도체막(105)에 형성됨으로써 리세스 채널의 불순물 도핑 농도를 균일하게 유지할 수 있다. 따라서, 반도체 소자의 특성과 신뢰성이 더욱 향상될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자의 단면도이다. 도 3을 참조하면, 에피택셜 반도체막(205)은 리세스 영역(R)의 내부를 따라 형성될 뿐만 아니라 반도체 기판(100) 상으로 연장된다.
여기서, 에피택셜 반도체막(205) 중 리세스 영역(R)의 상단부에 위치하는 부분과 반도체 기판(100) 상으로 연장된 부분은 소스/드레인 영역(219)에 포함될 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다. 도 4를 참조하면, 반도체 기판(100)에는 상단부보다 하단부가 확장된 리세스 영역(R')이 형성된다. 확장된 리세스 영역(R')의 내부를 따라 에피택셜 반도체막(305)이 컨포멀하게 형성되며, 따라서 리세스 채널의 하단부는 상단부보다 확장된 구형일 수 있다.
이러한 반도체 소자는 채널 길이를 더욱 길게 확보할 수 있다. 또한, 트렌치의 하부가 구형으로 형성되면, 일반적인 트렌치보다 곡률 반경이 커지게 되고, 전계가 집중되는 것을 막을 수 있어, 리프레쉬 타임 특성이 좋아질 수 있다. 즉, 채널 길이가 증가하고, 리프레쉬 타임 특성이 좋아질 수 있으므로, 반도체 소자의 특성이 더욱 향상될 수 있다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 소자의 단면도이다. 도 5를 참조하면, 에피택셜 반도체막(405)은 확장된 리세스 영역(R')의 내부를 따라 형성될 뿐만 아니라 반도체 기판(100) 상으로 연장된다.
여기서, 에피택셜 반도체막(405) 중 리세스 영역(R')의 상단부에 위치하는 부분과 반도체 기판(100) 상으로 연장된 부분은 소스/드레인 영역(219)에 포함된다.
이렇듯, 본 발명의 실시예들에 따른 반도체 소자는 불순물이 균일하게 도핑된 리세스 채널을 구비하므로, 반도체 소자의 특성 및 신뢰성이 향상될 수 있다. 또한, 본 발명의 실시예들에 따른 반도체 소자는 셀 영역의 저압 트랜지스터는 물론, 주변 회로 영역의 고압 트랜지스터 소자에도 구현될 수 있음은 물론이다.
이하, 도 6 내지 도 10을 참조하여, 도 2에 도시된 반도체 소자의 제조 방법 을 예시적으로 설명한다. 도 6 내지 도 10은 반도체 소자의 제조 방법을 순차적으로 나타낸 단면도들이다. 이하 제조 방법 설명시 본 발명의 기술분야에서 통상의 지식을 가진 자에게 널리 알려진 공정 단계들에 따라 형성될 수 있는 공정에 대해서는 본 발명이 모호하게 해석되는 것을 피하기 위하여 개략적으로 설명한다. 또한, 앞서 반도체 소자에서 설명한 것과 실질적으로 동일하게 적용될 수 있는 구조, 재질 등에 대한 설명은 중복을 피하기 위해서 이하에서는 그 설명을 생략하거나 간략하게 하기로 한다.
먼저, 도 6에 도시된 바와 같이, 기판을 STI 등의 소자 분리막(미도시)에 의해 정의된 활성 영역을 구비하는 반도체 기판(100)을 제공한다. 소자 분리막은 LOCOS(Local Oxidation of Silicon) 공정 또는 STI(Shallow Trench Isolation) 공정을 수행하여 형성할 수 있다.
계속해서, 반도체 기판(100) 상에 개구부(H)가 형성된 절연 몰드막(103)을 형성한다. 여기서, 개구부(H)는 반도체 기판(100)의 상면을 노출시킨다. 노출된 반도체 기판(100)은 리세스 채널 형성을 위한 리세스 영역이 형성될 부분이다. 이러한 절연 몰드막(103)은 하드 마스크 패턴으로서, 예를 들면 실리콘 산화막, 실리콘 질화막과 같은 절연성 물질막으로 이루어질 수 있다.
이어서, 도 7에 도시된 바와 같이, 절연 몰드막(103)을 식각 마스크로 하여 반도체 기판(100) 내에 리세스 영역(R)을 형성한다.
이때, 절연 몰드막(103)의 개구부(H)에 의해 노출된 반도체 기판(100)을 이방성 식각하여 리세스 영역(R)을 형성할 수 있다. 도면에 도시된 바와 같이, 리세 스 영역(R)은 저면의 중앙부가 더 깊게 파여진 굴곡진 형태일 수 있는데 이에 한정되지는 않는다. 여기서, 이방성 식각은 RIE와 같은 건식식각에 의할 수 있는데 이에 한정되는 것은 아니다.
그런 다음, 도 8에 도시된 바와 같이 리세스 영역(R)의 내부를 따라 불순물이 도핑된 에피택셜 반도체막(105)을 컨포멀하게 형성한다. 여기서 불순물의 도핑농도는 채널형성에 적절한 도핑농도를 유지할 수 있다.
이러한 에피택셜 반도체막(105)은 선택적 에피택시 성장 공정(SEG)으로 형성될 수 있다. 선택적 에피택시 성장 공정에 의하면, 에피택셜 반도체막(105)은 노출된 반도체 기판(100) 상에만 형성되며, 절연 몰드막(103) 상에는 형성되지 않는다.
에피택셜 반도체막(105)은 Si, SiGe 또는 SiC 등의 재질로 형성될 수 있다. 반도체 소자의 특성을 고려하여, 예를 들어, 소스/드레인 영역에 주입될 도펀트가 p형인 경우에는 에피택셜 반도체막(105)을 Si 또는 SiGe로 형성하는 것이 바람직하며, n형인 경우에는 Si 또는 SiC로 형성하는 것이 바람직하다.
이러한 선택적 에피택시 성장 공정은 예를 들면 저압화학기상증착법(LPCVD), 고진공화학기상증착법(UHV-CVD) 등에 의할 수 있으며, 이에 한정되는 것은 아니다. 또한, 에피택셜 반도체막(105) 형성시 채널 형성을 위한 불순물을 인시츄로 도핑할 수 있다.
예를 들어, 에피택셜 반도체막(105)을 형성하기 위한 선택적 에피택시 공정은 약 500 ~ 900℃, 약 1 ~ 500Torr에서 수행될 수 있으며, 본 발명의 목적범위 내에서 적절하게 조절할 수 있다. 또한, 실리콘 소스가스로는 SiH4, SiH2Cl2, SiHCl3, SiCl4, SiHxCly(x+y=4), Si(OC4H9)4, Si(OCH3)4, Si(OC2H5)4 등을, Ge 소스가스로는 GeH4, GeCl4, GeHxCly(x+y=4)등을, 탄소 소스가스로는 CxHy, CH3SiH3 등을 사용할 수 있는데 이에 한정되는 것은 아니다. 또한, 선택적 특성을 향상시키기 위하여 HCl 또는 Cl2같은 가스를 첨가할 수 있다. HCl 등을 첨가하게 되면 산화막 또는 질화막으로 이루어진 소자분리막이나 절연 몰드막(103) 상에는 에피택셜층이 형성되지 않고 반도체 기판(100), 즉 Si이 드러난 영역에서만 에피택셜층이 형성되는 선택적 에피택시 성장이 가능하다. 이때 에피택셜 반도체막(105)에 불순물 도핑을 목적으로 하는 경우 불순물 가스들을 첨가할 수 있다. 이처럼 불순물의 도핑은 에피택셜 반도체막 형성시 인시츄 공정으로 수행할 수 있으나 이에 한정되는 것은 아니며, 에피택셜 반도체막 형성 후 익스시츄로 주입될 수도 있음은 물론이다.
이러한 에피택셜 반도체막(105)은 리세스 영역(R)의 내부 프로파일을 따라 컨포멀하게 형성될 수 있다. 에피택셜 반도체막(105)의 두께는 약 100 내지 500Å 정도일 수 있는데 이에 한정되지는 않는다.
이렇듯, 본 발명의 일 실시예에서는 리세스 채널 형성을 위한 리세스 영역을 형성한 다음 그 내부에 에피택셜 반도체막(105)을 컨포멀하게 형성하므로, 실질적으로 게이트 전극의 하단부가 형성될 리세스 부분의 폭은 에피택셜 반도체 막(105)의 두께만큼 리세스 영역(R)보다 좁아질 수 있다. 따라서, 실제 게이트 전극이 형성될 폭보다 넓게 리세스 영역을 형성할 수 있으므로, 디자인룰이 축소되더라도 포토공정상 마진을 확보할 수 있어 공정상 유리하다.
이어서, 도 9에 도시된 바와 같이, 절연 몰드막을 제거하고, 리세스 영역(R)에 게이트 절연막(111a)을 형성한다.
게이트 절연막(111a)은 기판(100)을 열산화시켜 형성한 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
그런 다음, 게이트 전극용 도전막(113a)을 형성하고, 게이트 형성을 위한 하드 마스크(115)를 형성한다.
계속해서, 도 10에 도시된 바와 같이, 하드 마스크(115)를 식각마스크로 하여 게이트 전극(113)을 패터닝한다. 이후, 도 1에 도시된 바와 같이, 소스/드레인 영역(119)을 형성하여 도 2에 도시된 반도체 소자를 제조할 수 있다.
소스/드레인 영역(119)은 예를 들면 반도체 소자의 특성에 따라서 LDD 또는 DDD 구조 등으로 형성할 수 있다. 또한, 소스/드레인 영역(119) 형성 공정 중 게이트 전극(113)의 측벽 상에 절연성 스페이서(117)을 형성할 수 있다.
이하에서는 도 11 내지 도 13을 참조하여 도 3에 도시된 반도체 소자를 제조하는 방법을 예시적으로 설명한다. 또한, 앞서 반도체 소자와 반도체 소자의 제조 방법에서 설명한 것과 실질적으로 동일하게 적용될 수 있는 구조, 재질, 제조공정 등에 대한 설명은 중복을 피하기 위해서 이하에서는 그 설명을 생략하거나 간략하게 하기로 하며 차이점을 위주로 설명한다. 또한, 도 6 내지 도 7을 참조하여 설명한 제조공정은 본 실시예에서 동일하게 적용할 수 있으므로, 이후 공정부터 설명하 기로 한다.
도 11을 참조하면, 먼저 에피택셜 반도체막(205) 형성 전에 리세스 영역(R) 형성을 위한 절연 몰드막(도 7의 103)을 제거한다. 그런 다음, 리세스 영역(R)의 내부는 물론, 반도체 기판(100) 상에 컨포멀하게 에피택셜 반도체막(205)을 형성한다.
그런 다음, 도 12에 도시된 바와 같이, 게이트 절연막(111a)을 형성한 다음, 게이트 전극용 도전막(113a)과 하드마스크(115)를 형성한다. 이어서, 도 13에 도시된 바와 같이, 하드마스크(115)를 식각마스크로 하여, 게이트 전극(113)을 패터닝한다. 이후, 소스/드레인 영역(219)을 형성하여 도 3에 도시된 반도체 소자를 제조할 수 있다. 여기서, 소스/드레인 영역(219)은 반도체 기판(100) 상에 형성된 에피택셜 반도체막(205)을 일부 포함하여 형성된다.
이하에서는 도 14 내지 도 18을 참조하여 도 4에 도시된 반도체 소자를 제조하는 방법을 예시적으로 설명한다. 또한, 앞서 반도체 소자와 반도체 소자의 제조방법에서 설명한 것과 실질적으로 동일하게 적용될 수 있는 구조, 재질, 제조공정 등에 대한 설명은 중복을 피하기 위해서 이하에서는 그 설명을 생략하거나 간략하게 하기로 하며 차이점을 위주로 설명한다. 또한, 도 6을 참조하여 설명한 제조공정은 본 실시예에서 실질적으로 동일하게 적용할 수 있으므로, 이후 공정부터 설명하기로 한다.
도 14를 참조하면, 몰드 절연막(103)을 식각마스크로 하여, 반도체 기판(100)을 이방성 식각하여 예비 리세스 영역(R")을 형성한다.
그런 다음, 예비 리세스 영역(R")의 저면에 위치하는 반도체 기판(100)을 노출시키는 측벽 보호막(203)을 형성한다. 측벽 보호막(203)은 예를 들어, 열산화 공정이나 CVD에 의해 MTO(Medium Temperature Oxide)막으로 형성될 수 있다. 이러한 측벽 보호막(203)은 먼저 예비 리세스 영역(R")의 내부에 컨포멀한 보호막을 형성한 다음, 이방성 식각함으로써 저면에 반도체 기판(100)을 노출시킬 수 있다. 이때, 도면상에는 몰드 절연막(103)의 측벽에도 측벽 보호막(203)이 잔류하는 것으로 도시되었지만, 몰드 절연막(103)의 측벽에는 측벽 보호막이 존재하지 않을 수도 있다. 이러한 측벽 보호막(203)은 후속 식각 공정으로부터 예비 리세스 영역(R")의 측벽이 식각되는 것을 방지해줄 수 있다.
그런 다음, 도 15에 도시된 바와 같이, 예비 리세스 영역(R")의 하단부를 확장하여, 상단부보다 하단부가 확장된 리세스 영역(R')을 완성한다. 이때 리세스 영역(R')의 하단부는 구형일 수 있는데 여기서 구형은 반경이 일정한 구 형태에 한정하는 의미는 아니다.
이때, 예비 리세스 영역(R")의 하단부를 확장하는 것은 등방성 식각에 의할 수 있다. 여기서 등방성 식각은 예를 들면 NH4OH, H2O2 및 H2O 혼합용액을 이용한 습식식각, CF4 및 O2 기체의 라디칼을 이용한 CDE(Chemical dry etching)을 이용하여 수행할 수 있는데 이에 한정되지는 않는다. 여기서, 리세스 영역(R')의 측벽에는 측벽 보호막(203)이 형성되어 있으므로, 반도체 기판(100) 내로만 등방성 식각이 진행될 수 있다. 이 후, 측벽 보호막(203)을 제거한다.
그런 다음, 도 16에 도시된 바와 같이, 리세스 영역(R')의 내부에 컨포멀한 에피택셜 반도체막(305)을 선택적으로 형성한다.
측벽 보호막(203)은 예를 들어 희석된 불산 또는 BOE(buffered oxide etchant) 용액을 이용하여 제거할 수 있다. 이러한 측벽 보호막(203)을 제거함으로써 리세스 영역(R') 내의 측벽이 노출될 수 있다.
이 후, 노출된 리세스 영역(R')을 따라서 에피택셜 반도체막(305)을 컨포멀하게 형성할 수 있다.
그런 다음, 도 17 및 도 18에 도시된 바와 같이, 절연성 몰드막을 제거한 다음 게이트 절연막(111a) 및 게이트 전극용 도전막(103a)을 형성하고, 하드마스크(115)를 식각마스크로 하여 패터닝한다. 이후, 소스/드레인 영역을 형성하여, 도 4에 도시된 반도체 소자를 제조할 수 있다.
이처럼, 리세스 채널의 하단부를 구형으로 형성하면 반도체 소자의 유효 채널 길이를 보다 길게 확보할 수 있다. 또한, 트렌치의 밑면이 구형으로 형성되면, 일반적인 트렌치보다 곡률 반경이 커지게 되고, 전계가 집중되는 것을 막을 수 있다. 따라서, 누설 전류가 줄어들게 되고, 리프레쉬 타임이 충분히 확보될 수 있다. 즉, 채널 길이가 증가하고, 리프레쉬 타임 특성이 좋아짐으로써, 트랜지스터가 보다 안정적으로 동작할 수 있다.
이하에서는 도 19 내지 도 21을 참조하여 도 5에 도시된 반도체 소자의 제조 방법에 대하여 예시적으로 설명한다. 또한, 앞서 반도체 소자와 반도체 소자의 제조방법에서 설명한 것과 실질적으로 동일하게 적용될 수 있는 구조, 재질, 제조공정 등에 대한 설명은 중복을 피하기 위해서 이하에서는 그 설명을 생략하거나 간략 하게 하기로 하며 차이점을 위주로 설명한다. 또한, 도 14 내지 도 15를 참조하여 설명한 제조공정은 본 실시예에서 실질적으로 동일하게 적용할 수 있으므로, 이후 공정부터 설명하기로 한다.
도 19를 참조하면, 에피택셜 반도체막(405) 형성 전에 측벽 보호막(도 15의 203) 및 절연성 몰드막(도 15의 103)을 제거한다. 이로써, 에피택셜 반도체막(405)은 리세스 영역(R')의 내부는 물론, 반도체 기판(100) 상에 컨포멀하게 형성될 수 있다.
그런 다음, 도 20 내지 도 21에 도시된 바와 같이, 게이트 절연막(111a), 게이트 전극용 도전막(113a)을 형성하고 하드마스크(115)를 식각마스크로 하여 패터닝하여 게이트 전극(113)을 형성하고, 소스/드레인 영역(219)을 형성하여 도 5에 도시된 반도체 소자를 제조할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 반도체 소자 및 그 제조 방법에 따르면 다음과 같은 효과가 하나 이상 있다.
첫째, 리세스 채널을 형성함으로써 유효채널 길이를 확보할 수 있으므로, 단 채널 효과를 감소시킬 수 있다.
둘째, 리세스 채널의 불순물 도핑 농도를 일정하게 유지할 수 있으므로, 반도체 소자의 특성을 향상시킬 수 있다.
셋째, 리세스 채널의 하단부를 상단부보다 확장한 형태로 형성함으로써 채널 길이를 더욱 길게 확보할 수 있다.
넷째, 밑면이 구형으로 형성되면, 일반적인 트렌치보다 곡률 반경이 커지게 되고, 전계가 집중되는 것을 막을 수 있기 때문에, 누설 전류가 줄어들게 되고, 리프레쉬 타임 특성이 좋아질 수 있다.
다섯째, 채널 길이가 증가하고, 리프레쉬 타임 특성이 좋아짐으로써, 트랜지스터가 보다 안정적으로 동작할 수 있다.

Claims (15)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판을 제공하고,
    상기 반도체 기판에 리세스 영역을 형성하고,
    상기 리세스 영역의 내부를 따라 불순물이 도핑된 에피택셜 반도체막을 컨포멀하게 형성하여 리세스 채널을 형성하고,
    상기 에피택셜 반도체막 상에 게이트 절연막을 형성하고,
    상기 리세스 영역을 매립하는 게이트 전극과 상기 리세스 영역의 상단부의 양측의 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 것을 포함하고,
    상기 리세스 영역을 매립하는 게이트 전극과 상기 리세스 영역의 상단부의 양측의 상기 반도체 기판 내에 소스/드레인 영역을 형성하는 것을 포함하고,
    상기 리세스 영역을 형성하는 것은,
    상기 반도체 기판을 이방성으로 식각하여 상기 리세스 영역을 형성하기 위한 예비 리세스 영역을 형성하고,
    상기 예비 리세스 영역의 측벽에 측벽보호막을 형성하고,
    상기 예비 리세스 영역을 등방성 식각하여 상기 리세스 영역의 저면을 구형 형태로 확장하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 에피택셜 반도체막을 형성하는 것은 상기 에피택셜 반도체막 형성과 동시에 불순물을 도핑시키는 것인 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 리세스 영역을 형성하기 전에 상기 반도체 기판 상에 상기 리세스 영역 을 형성할 영역을 노출시키는 절연 몰드막을 형성하고,
    상기 게이트 절연막을 형성하기 전에 상기 절연 몰드막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 리세스 영역을 형성하기 전에 상기 반도체 기판 상에 상기 리세스 영역을 형성할 영역을 노출시키는 절연 몰드막을 형성하고,
    상기 에피택셜 반도체막을 형성하기 전에 상기 절연 몰드막을 제거하는 것을 포함하는 반도체 소자의 제조 방법.
  10. 제6항에 있어서,
    상기 에피택셜 반도체막은 Si, SiGe 또는 SiC로 이루어진 반도체 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 소스/드레인 영역은 N 도전형이고, 상기 에피택셜 반도체막은 Si 또는 SiC로 이루어진 반도체 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 소스/드레인 영역은 P 도전형이고, 상기 에피택셜 반도체막은 Si 또는 SiGe로 이루어진 반도체 소자의 제조 방법.
  13. 삭제
  14. 삭제
  15. 제6항에 있어서,
    상기 등방성 식각 후에 상기 측벽보호막을 제거하는 것을 더 포함하는 반도체 소자의 제조 방법.
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