KR0149887B1 - 자기정렬된 홈구조의 채널을 가진 mos소자의 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000004065 semiconductor Substances 0.000 title claims abstract description 7
- 229910044991 metal oxide Inorganic materials 0.000 title claims abstract description 6
- 150000004706 metal oxides Chemical class 0.000 title claims abstract description 6
- 238000004519 manufacturing process Methods 0.000 title claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 8
- 229910052710 silicon Inorganic materials 0.000 claims description 8
- 239000010703 silicon Substances 0.000 claims description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 125000006850 spacer group Chemical group 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 4
- 150000002500 ions Chemical class 0.000 claims 1
- 238000000059 patterning Methods 0.000 claims 1
- 230000000694 effects Effects 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 230000003313 weakening effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
금속산화물 반도체 소자의 채널길이가 짧아지면서 생기는 문제점인 소위 단채널 효과를 개선하기 위한 자기정렬된 홈구조의 채널을 갖은 LDD형 MOS소자가 제공되는데, 게이트 전극이 소스 및 드레인 영역과 접하는 부분에 자기정렬법으로 홈구조의 제2게이트 전극을 형성함으로써 소스 및 드레인에 의한 전기장이 교차하는 면적을 줄여서 단채널 효과를 극복한다.
이러한 구조에서는 유효채널의 길이가 감소하지도 아니하고 홈의 깊이만큼의 소스 및 드레인 접합깊이를 확보하기 때문에 얕은 접합의 소스 및 드레인 영역을 형성할 필요도 없다.
Description
제1도는 종래 MOS 소자의 구조 단면도.
제2도는 본 발명의 홈구조의 채널을 가진 MOS 소자의 구조 단면도.
제3도의 (a)∼(d)는 본 발명에서 제안한 구조를 구현하기 위한 공정 순서도.
제4도는 본 발명에서 제안한 구조의 변형 실시예 도시도.
제5도는 본 발명에서 제안한 구조의 또다른 변형 실시예 도시도.
* 도면의 주요부분에 대한 부호의 설명
1, 2, 3, 11, 12, 22, 26, 28 : 절연막 4, 14 : 게이트
5, 15, 24 : 게이트 산화막 6, 16, 16a, 16b : 소스 및 드레인
7, 17 : 전극 8, 18 : 기판
20 : 제2게이트 30 : 홈구조의 게이트 산화막
32 : 스페이서 34 : 채널 형성용 이온주입
134, 234, 236 : 불순물 도핑
[산업상 이용분야]
본 발명은 금속 산화물 반도체 소자(Metal Oxide Semiconductor Device : 이하 MOS 소자라 함), 특히 게이트의 양쪽 가장자리에 자기정렬된 홈구조가 형성되어 있는 MOS 소자에 관한 것이다.
[발명의 배경]
일반적으로 MOS 소자는 기판과 이 기판(또는 웰:well)과는 반대 도전형의 불순물이 도핑된 소스 및 게이트 영역이 형성되고 이 영역사이에 게이트 산화막, 게이트 전극이 형성된 구조로 되어 있다.
그런데 반도체 집적회로의 집적기술이 발전함에 따라 채널길이가 짧아져서 이제는 딥 서브 마이크로(deep sub micrometer)까지 발전하게 되었다.
이러한 MOS 소자에서는 드레인 근처의 강한 전기장이 유기되어 핫 캐리어(hot carrier)에 의한 임팩트 이온화(impact ionization) 현상과 캐리어 증배(carrier multiplication)가 심하게 유발된다.
또한 드레인 영역 근처의 공핍층의 크기가 증가하여 급기야 소스영역 근처의 공핍층과 드레인 영역 근처의 공핍층이 연결되어 펀치쓰루(punch-through)현상이 나타나서 소스와 드레인간 누설전류가 크게 증가하며, 드레인에 의한 장벽저하(Drain Induced Barrier Lowering)에 의해 소스-채널 장벽이 낮아지면 소스의 캐리어들이 쉽게 채널로 주입되어서 게이트에 의한 문턱전압 조절능력에 치명적인 악영향을 미친다.
이러한 문제점을 개선하기 위한 한가지 방법으로서 채널과 접하는 소스 및 드레인 영역의 도핑농도를 원래의 소스 및 드레인 영역의 도핑농도 보다 낮게 함으로써 접합근처의 전계를 낮추어 주는 소위 LDD(Lightly Doped Drain) 구조가 제안되었다.
도면 제1도는 이러한 LDD 구조로 된 MOS 소자의 단면도로서 기판 또는 웰(8) 위에 게이트 절연막(5)을 입히고 다결정 실리콘(polycrystalline silicon)으로 게이트 전극(4)을 형성한 다음 소스나 드레인 영역을 정의하고, 1차로 저농도의 불순물을 도핑하여 도핑농도가 낮은 소스 및 드레인을 형성한다.
그 다음에 절연막을 입히고 반응성 이온에칭(RIE : Reactive Ion Etching)과 같은 비등방성(=이방성) 에칭을 하여 제1도의 도면부호(3)와 같이 게이트 전극(4)의 양쪽에만 절연막이 남도록 한다.
이렇게 한 뒤 2차로 소스 및 드레인 영역에 1차로 도핑할 때보다 더 높은 농도의 불순물을 주입하면 절연막(3)이 마스크 역할을 하기 때문에 도면부호(6)와 같은 형태의 드레인이 형성되어 LDD 구조가 완성된다.
이러한 제1도의 LDD형 MOS 소자에서는 채널과 접하는 쪽의 도핑농도가 낮기 때문에 앞에서 얘기한 단채널 효과(short channel effect)를 경감하는데 어느 정도 역할을 하였다.
그러나 종래의 LDD 구조의 MOS 소자는 채널의 길이가 딥 서브 마이크로로까지 낮아지게 되면 펀치-쓰루 현상이 발생하기 쉽고 앞에서 얘기했던 것과 같은 단채널 효과가 나타나게 되었다.
[발명의 개요]
본 발명은 이러한 문제점을 감안하여 이루어진 것으로서, 본 발명의 목적은 드레인 접합부위에서 발생하는 전기장의 분포가 소스의 전기장과 교차되는 면적을 줄여서 단채널 효과(short channel effect)를 개선하기 위한 것이다.
본 발명의 또다른 목적은 유효채널의 길이를 감소시키지 않고 단채널효과를 개선하는 것이다.
본 발명의 또다른 목적은 소스 및 드레인의 얕은 접합구조를 실현하지 않고서도 단채널 효과를 개선하기 위한 것이다.
이러한 목적을 달성하기 위한 본 발명의 LDD(Lightly Doped Drain)형 소스 및 드레인을 가지면서 홈구조의 금속 산화물 반도체(MOS) 소자를 제조하는 방법은, 실리콘 기판 상에 활성영역을 정의한 다음, 게이트 산화막을 성장시키고 제1게이트 전극을 패턴 형성하는 제1공정과, 상기 패턴 형성된 제1게이트 전극에 산화막을 증착시킨 후 이 위에 실리콘질화막을 형성하고서 이방성 식각에 의해 상기 제1게이트 전극 양측에 측벽 절연막을 형성하고, 이 절연막을 마스크로 하여 열산화에 의해 열산화막을 형성하는 제2공정과, 상기 절연막 및 그 하부의 열산화막을 식각에 의해 제거한 후 상기 제1게이트 전극 양측에 상기 실리콘 기판을 건식 또는 습식식각에 의해 일정 깊이만큼 식각하여 홈형태를 만드는 제3공정과, 게이트의 채널형성을 위한 이온주입을 수행한 후 홈 구조의 게이트 산화막을 형성하고, 이 위에 제2게이트 전극을 형성하는 제4공정과, LDD형 소스 및 드레인을 형성하기 위하여 상기 소스 및 드레인 영역에 상기 실리콘 기판과 반대 도전형의 불순물을 1차 이온주입을 수행하는 제5공정과, 이 결과물 위에 절연막을 증착한 후 이방성 식각에 의해 게이트 전극에 측벽에만 스페이서를 형성하는 제6공정과 및 다시 고농도의 2차 이온주입을 수행하여 소스 및 드레인을 형성하는 제7공정으로 이루어진 것을 특징으로 한다.
이렇게 구성된 본 발명의 MOS 소자는 소스 및 드레인 영역과 기판이 접하는 영역에서의 공핍층이 서로 교차되는 면적이 상기 제2게이트 전극에 의해 감소하게 되기 때문에 단채널 효과를 개선할 수 있게 된다.
또한 상기 제2게이트 전극 아래에도 채널이 형성되어 있기 때문에 유효채널의 길이가 짧아지지 않을 뿐만 아니라 소스 및 드레인의 접합 깊이를 상기 홈구조의 제2게이트 전극의 깊이만큼 확보할 수 있기 때문에 누설전류 특성 등의 개선을 위한 얕은 접합구조를 실현하지 않아도 된다.
[양호한 실시예의 상세한 설명]
이제부터, 본 발명의 실시예를 첨부된 도면을 참조로 설명하기로 한다.
제3도는 제2도의 홈구조를 가진 본 발명의 LDD형 MOS 소자를 제작하기 위한 공정순서를 나타낸 것이다.
제3도의 (a)에 나타낸 바와 같이 실리콘 기판상에 웰(well) 형성 및 활성영역(18)을 정의한 다음 이 위에 게이트 절연막인 실리콘 산화막(Sio2: 24)을 성장시킨다.
그 다음 다결정 실리콘(Polycrystalline silicon)이나 금속전극류를 게이트 전극(14)을 패턴 형성한다.
제3도의 (b)는 게이트 전극(14) 옆에 실리콘 질화막(Si3N4: 26)을 형성시킨 것을 나타내는 도면이다.
제3도의 (a)구조를 형성한 다음, 다결정 실리콘을 열산화시키거나 화학적 기상증착법(CVD : Chemical Vapor Deposition)에 의하여 산화막(22)을 증착시켜 폴리실리콘 주변에 산화막을 형성한다.
이 산화막(22) 위에 실리콘 질화막을 증착한 다음 건식식각법(dry etching)으로 이방성 에칭을 하여 다결정 실리콘(14)의 측벽에 실리콘 질화막(26)을 남긴다.
그 다음 열산화 공정을 사용하면, 앞에서 형성했던 산화막이 성장하는데, 실리콘 질화막(26)이 열산화의 마스크 역할을 하기 때문에 열산화는 다결정 실리콘(14) 상부와 드레인, 소스가 형성될 영역에서만 진행되어 산화막(22, 28)이 형성된다.
제3도의 (c)는 게이트 전극(14) 가장자리에 홈구조를 형성한 것을 나타낸다.
제3도의 (b)에서 형성한 실리콘 질화막(26)을 건식식각법이나 습식식각법을 이용하여 제거한 다음, 실리콘 질화막 아래의 산화막을 건식식각법으로 제거한다.
이렇게 노출된 실리콘 부분을 건식식각법 또는 습식식각법을 이용하여 일정 깊이만큼 에칭하여 홈구조를 형성한다.
이때 소스 및 드레인 영역은 산화막(28)에 의하여 보호된다.
여기에서 한가지 주목할 사실은 본 발명의 특징적 구성이라 할 수 있는 이러한 홈구조가 추가적인 마스크 공정을 사용하지 않고 자기정렬법에 의하여 형성된다는 사실이다.
제3도의 (d)는 제3도의 (a)에서 형성된 다결정 실리콘(14)의 측벽에 제2다결정 실리콘(20)을 형성한 것이다.
이것은 다음과 같은 순서로 이루어진다.
제3도의 (c)공정이 끝난 다음 게이트(20)의 채널형성을 위한 이온주입(34)을 수행하고 홈구조의 게이트 산화막(30)을 형성한다.
그 다음 다결정 실리콘을 증착한 다음 건식식각법으로 식각하여 다결정 실리콘(14)의 측벽에 제2다결정 실리콘(20)을 형성한다.
그리고 나서 LDD형 소스 및 드레인을 형성하기 위하여 1차 이온주입(16a)을 수행한다.
그리고 절연막을 증착한 후 게이트 전극(20)의 측벽에만 절연막(32)이 남도록 이방성 식각을 하여 스페이서(Spacer : 32)를 형성한다.
그 다음 다시 고농도의 소스 및 드레인 2차 이온주입(16b)을 수행하여 소스 및 드레인을 형성한다.
그 다음 공정은 통상적인 MOS 소자의 제조공정과 같다.
이러한 공정을 거친 홈구조의 MOS 소자의 단면구조는 제2도와 동일하다.
본 발명에 의한 MOS 소자는 제2도의 게이트(14) 아래의 채널영역 불순물 농도가 웰의 불순물 농도와 동일하거나 이 보다 높은 불순물 농도(p형 또는 n형)로 되도록 하며, 홈구조의 채널영역은 게이트(14)에 의한 채널영역보다 높은 불순물(p형 또는 n형) 농도를 가지도록 형성한다.
따라서 문턱전압은 게이트(14) 및 (20)의 각각의 채널도핑에 영향을 받게 되며 특히, 홈구조의 게이트(20)의 채널도핑에 따라 크게 영향을 받는 특징을 나타낸다.
제4도와 제5도는 본 발명의 또다른 실시예를 나타내는 것으로서, 제2도에서 보여지는 것과 동일한 구성부분에 대해서는 그 설명을 생략하며, 이하에서 설명하는 것은 이 실시예에서만 사용되는 공정임을 알아야 한다.
제4도는 본 발명의 변형된 실시예로서 제3도의 (c)공정이 완료된 다음 홈구조의 내부에만 이온주입 공정을 수행할 때 문턱접압 조절용의 도핑 대신에 LDD 구조를 위한 n형 또는 p형 불순물 도핑(134)을 수행한 구조로 드레인 전계를 약화시키는 방법을 고안한 것이다.
제3도의 (c)에서 볼 수 있는 바와 같이 소스 및 드레인 영역의 나머지 부분은 산화막(28)으로 가려져 있기 때문에 이 부분에만 불순물이 도핑된다.
이러한 불순물의 도핑 이후의 공정은 제3도의 (d)를 따르는데 다만, 게이트(20)의 측벽에 스페이서(32)를 만들지 않고 바로 이온주입공정(16b)을 수행하는 것이 다른 점이다.
즉, LDD 구조를 만들기 위해 제3도의 (d)에서 행하는 이온주입공정(16a)이 불순물 도핑공정(134)으로 대체되는 것이다.
제5도는 본 발명의 또다른 실시예로서 제4도의 LDD 구조의 이온주입공정(134)을 수행한 후 DIBL(Drain Induced Barrier Lowering) 등에 의한 누설전류를 차단하기 위하여 LDD 구조의 이온주입공정의 불순물(234) 접합 아래에 n형 또는 p형 불순물(236)을 주입한 구조를 나타낸 것이다.
이후의 공정은 위의 제4도와 관련하여 설명한 것과 마찬가지로 게이트 측벽에 스페이서를 만들지 않고 바로 이온주입공정(16b)이 수행된다.
따라서 본 발명에서 제안한 구조는 기존의 MOS 소자에 비하여 유효채널 길이가 늘어나게 되며 드레인 부근의 전기장의 분포를 개선하는 장점이 있어 소자의 누설전류가 억제되고 단채널 효과를 개선할 수 있다.
Claims (2)
- LDD(Lightly Doped Drain)형 소스 및 드레인을 갖고 홈구조를 갖는 금속 산화물 반도체(MOS) 소자를 제조하는 방법에 있어서, 실리콘 기판(18) 상에 활성영역(18)을 정의한 다음, 게이트 산화막(24)을 성장시키고 제1게이트 전극(14)을 패턴 형성하는 제1공정과; 상기 패턴형성된 제1게이트 전극에 산화막(22)을 증착시킨 후 이 위에 실리콘 질화막을 형성하고서 이방성 식각에 의해 상기 제1게이트 전극 양측에 측벽 절연막(26)을 형성하고, 이 절연막을 마스크로 하여 열산화에 의해 열산화막(22, 28)을 형성하는 제2공정과; 상기 절연막(26) 및 그 하부의 열산화막을 식각에 의해 제거한 후 상기 제1게이트 전극(14) 양측에 상기 실리콘 기판을 건식 또는 습식식각에 의해 일정 깊이만큼 식각하여 홈형태를 만드는 제3공정과; 게이트의 채널형성을 위한 이온주입을 수행한 후 홈구조의 게이트 산화막(30)을 형성하고, 이 위에 제2게이트 전극(20)을 형성하는 제4공정과; LDD형 소스 및 드레인을 형성하기 위하여 상기 소스 및 드레인 영역에 상기 실리콘 기판과 반대도전형의 불순물을 1차 이온주입(16a)을 수행하는 제5공정과; 상기 제5공정의 결과물 위에 절연막을 증착한 후 이방성 식각에 의해 게이트 전극(20)에 측벽에만 스페이서(32)를 형성하는 제6공정과; 및 다시 고농도의 2차 이온주입(16b)을 수행하여 소스 및 드레인을 형성하는 제7공정으로 이루어진 것을 특징으로 하는 홈구조의 금속 산화물 반도체 소자 제조방법.
- 제1항에 있어서, 상기 제3공정 후, 문턱전압 조절이나 누설전류 차단을 위해 상기 홈형태 아래에 불순물 이온을 주입하는 공정을 더 추가하는 것을 특징으로 하는 홈구조의 금속 산화물 반도체 소자 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940028801A KR0149887B1 (ko) | 1994-11-03 | 1994-11-03 | 자기정렬된 홈구조의 채널을 가진 mos소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940028801A KR0149887B1 (ko) | 1994-11-03 | 1994-11-03 | 자기정렬된 홈구조의 채널을 가진 mos소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR960019704A KR960019704A (ko) | 1996-06-17 |
| KR0149887B1 true KR0149887B1 (ko) | 1999-03-20 |
Family
ID=19397048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940028801A KR0149887B1 (ko) | 1994-11-03 | 1994-11-03 | 자기정렬된 홈구조의 채널을 가진 mos소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0149887B1 (ko) |
-
1994
- 1994-11-03 KR KR1019940028801A patent/KR0149887B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR960019704A (ko) | 1996-06-17 |
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