JPS60235471A - Ｍｉｓ電界効果トランジスタ及びその製造方法 - Google Patents
Ｍｉｓ電界効果トランジスタ及びその製造方法Info
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- JPS60235471A JPS60235471A JP59092271A JP9227184A JPS60235471A JP S60235471 A JPS60235471 A JP S60235471A JP 59092271 A JP59092271 A JP 59092271A JP 9227184 A JP9227184 A JP 9227184A JP S60235471 A JPS60235471 A JP S60235471A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＭＯＳＦＥＴにおいてホットキャリア効果お
よび短チャンネル効果の抑制を可能にするものである。
よび短チャンネル効果の抑制を可能にするものである。
従来例の構成とその問題点
素子寸法の微細化、特にチャネル長の微細化はホットキ
ャリアに起因する種々の問題（閾値電圧の劣化、相互コ
ンダクタンスの低下等）を引き起こす。チャンネル長の
微細化は、短チャンネル効果も引き起こす。ホット・キ
ャリアの発生を軽減し、さらに短チャンネル効果をおさ
える方法としては、第１図に示す様にＭＯ８型電界効果
トランジスタのドレイン拡散層２のチャンネル側にドレ
インと同一タイプでドレインよりも低濃度な不純物領域
３を設け、さらにこの低不純物濃度領域の下に基板１と
同一タイプで基板、１１高濃度な不純物領域４を設けた
構造ＣＤＩ＝ＬＤＤ（ｔｈｅＤｏｕｂｌｅ−Ｉｍｐｌａ
ｎｔｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造〕による方法がある。
ャリアに起因する種々の問題（閾値電圧の劣化、相互コ
ンダクタンスの低下等）を引き起こす。チャンネル長の
微細化は、短チャンネル効果も引き起こす。ホット・キ
ャリアの発生を軽減し、さらに短チャンネル効果をおさ
える方法としては、第１図に示す様にＭＯ８型電界効果
トランジスタのドレイン拡散層２のチャンネル側にドレ
インと同一タイプでドレインよりも低濃度な不純物領域
３を設け、さらにこの低不純物濃度領域の下に基板１と
同一タイプで基板、１１高濃度な不純物領域４を設けた
構造ＣＤＩ＝ＬＤＤ（ｔｈｅＤｏｕｂｌｅ−Ｉｍｐｌａ
ｎｔｅｄ Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）構造〕による方法がある。
１．り、この構造を得る為の製造方法としては、ゲート
電極６をマスクに二重拡散法により基板１と同一タイプ
で基板、ｒ、９高濃度な不純物領域４とドレイン同一タ
イプでドレイン２より低濃度な不純物濃度領域３を形成
しく第２図ａ）、Ｌ Ｐ ＣＶＤ法などによりつけた膜
を反応性イオンエツチング法などの異方性エツチングに
より除去してできたサイドウオール８をマスクに高濃度
のドレインを形成する方法がある（第２図ｂ）。
電極６をマスクに二重拡散法により基板１と同一タイプ
で基板、ｒ、９高濃度な不純物領域４とドレイン同一タ
イプでドレイン２より低濃度な不純物濃度領域３を形成
しく第２図ａ）、Ｌ Ｐ ＣＶＤ法などによりつけた膜
を反応性イオンエツチング法などの異方性エツチングに
より除去してできたサイドウオール８をマスクに高濃度
のドレインを形成する方法がある（第２図ｂ）。
この構造にすることにより、ドレイン近傍の電界は、低
不純物濃度領域により緩和されホットキャリアの発生全
軽減する。また、空乏層は高濃度領域４により、チャン
ネル下部の基板領域へののびをおさえることができる。
不純物濃度領域により緩和されホットキャリアの発生全
軽減する。また、空乏層は高濃度領域４により、チャン
ネル下部の基板領域へののびをおさえることができる。
したがって、ホットキャリア発生の軽減、短チャンネル
効の抑制が可能である。
効の抑制が可能である。
しかしこの構造ではドレイン接合面がゲート電極下にあ
り、したがって、高電界領域のピークもこの接合面上に
来る。ホットキャリアの発生は、この高電界領域のピー
ク付近で最も多いのでゲートへの影響も大きい。また、
この構造を得るための製造方法ではｐ型高謎度領域４及
びｎ型低濃度領域３の形成は共にイオン注入法等により
表面より行なわれる為ｐ型窩濃度領域に比べ、ｎ型低濃
度領域の方が高濃度である必要がある。この為自由な濃
度設定を行なうことができない。
り、したがって、高電界領域のピークもこの接合面上に
来る。ホットキャリアの発生は、この高電界領域のピー
ク付近で最も多いのでゲートへの影響も大きい。また、
この構造を得るための製造方法ではｐ型高謎度領域４及
びｎ型低濃度領域３の形成は共にイオン注入法等により
表面より行なわれる為ｐ型窩濃度領域に比べ、ｎ型低濃
度領域の方が高濃度である必要がある。この為自由な濃
度設定を行なうことができない。
発明の目的
本発明は、この様な従来の問題点を除去するものでホッ
トキャリア効果および短チャンネル効果を抑制したＭＯ
３電界効果トランジスタ及びその製造方法を提供せんと
するものである。
トキャリア効果および短チャンネル効果を抑制したＭＯ
３電界効果トランジスタ及びその製造方法を提供せんと
するものである。
発明の構成
本発明は、上記目的を達する為、ドレイン拡散層のチャ
ンネル側に基板と同一タイプの低濃度領域を形成しドレ
イン接合面は、ゲート電極の外側になる様に形成するこ
とにより短チャンネル効果を抑制したＭＯ３電界効果ト
ランジスタを得るものである。
ンネル側に基板と同一タイプの低濃度領域を形成しドレ
イン接合面は、ゲート電極の外側になる様に形成するこ
とにより短チャンネル効果を抑制したＭＯ３電界効果ト
ランジスタを得るものである。
実施例の説明
本発明の具体的な実施例を図面を用いて説明する。第３
図は、本発明ｉＮチャンネルＭＯ３型電界効果トランジ
スタに適用した場合の継面図である。１ばｐ型シリコン
基板、２はドレイン領域、３はｐ型低濃度（あるいは真
性）領域、４はｐ型窩濃度領域、５はチャンネル領域、
６はゲート電極で、７はゲート酸化膜である。基板１は
面方位（１００＞のｐ型基板で不純物源はボロンである
。
図は、本発明ｉＮチャンネルＭＯ３型電界効果トランジ
スタに適用した場合の継面図である。１ばｐ型シリコン
基板、２はドレイン領域、３はｐ型低濃度（あるいは真
性）領域、４はｐ型窩濃度領域、５はチャンネル領域、
６はゲート電極で、７はゲート酸化膜である。基板１は
面方位（１００＞のｐ型基板で不純物源はボロンである
。
また基板の不純物濃度は約２×１ｏ１５／ｃｎｆである
。
。
チャンネル部５及びＰ−領域３と基板２とにはさまれた
ｐ型窩濃度領域４の濃度は約３ Ｘ １０１６／ｃｒｒ
ｔである。Ｐ−領域の濃度は約Ｉ Ｘ １０１５／ｅｖ
ｉｌ 、チャンネル部の表面濃度は１×１０１６／ｃｄ
で深さは約０．１μｍである。ドレイン濃度は表面で３
Ｘ １０１８／（ｄ、ドレイン接合深さは約０．２３
μｍである。
ｐ型窩濃度領域４の濃度は約３ Ｘ １０１６／ｃｒｒ
ｔである。Ｐ−領域の濃度は約Ｉ Ｘ １０１５／ｅｖ
ｉｌ 、チャンネル部の表面濃度は１×１０１６／ｃｄ
で深さは約０．１μｍである。ドレイン濃度は表面で３
Ｘ １０１８／（ｄ、ドレイン接合深さは約０．２３
μｍである。
第３図中のＡ、Ｂ、Ｃで示した断面における不純物濃度
分布を第４図に示す。Ｓｉ表面の深さを○とし、基板側
を十として示した。
分布を第４図に示す。Ｓｉ表面の深さを○とし、基板側
を十として示した。
本実施例に上げた構造ではチャンネル部５の下の領域４
か高濃度領域となっていることがら空乏層ののびがおさ
えられソース・ドレインの耐圧が高くなり、ショートチ
ャンネル効果も緩和できる。
か高濃度領域となっていることがら空乏層ののびがおさ
えられソース・ドレインの耐圧が高くなり、ショートチ
ャンネル効果も緩和できる。
址だ、表面のドレイン接合部がゲート電極の外にある為
この接合付近でピークになる電界により生ずるホット・
キャリアは酸化膜に注入されにくい。
この接合付近でピークになる電界により生ずるホット・
キャリアは酸化膜に注入されにくい。
才だドレインに接したＰ−領域は低濃度である為に低い
ドレイン電圧で空乏層となるので、この領域に注入され
たホントキャリアは、閾値電圧にほとんど影響しない。
ドレイン電圧で空乏層となるので、この領域に注入され
たホントキャリアは、閾値電圧にほとんど影響しない。
寸だドレイン接合面の大半をしめるドレイン接合下部は
、直接基板と接しているため、本構造を用いることによ
る接合容量の増大は、はとんどない。
、直接基板と接しているため、本構造を用いることによ
る接合容量の増大は、はとんどない。
次に、本実施例に示した構造を得る為の製造方法につい
て第５図に従って説明する。
て第５図に従って説明する。
用いた基板は、ｐ型（１００＞不純物はボロンで、不純
物濃度は約２×１ｏ１５／Ｃｄである（第５図ａ）９次
に、この基板１上に、ｐ型３ Ｘ １０”／Ｃ−なるエ
ピタキシャル層２を約０．１μｍ形成する（第５図ｂ）
。さらにその上にｐ型Ｉ Ｘ １０ ／ｃｒｔｌなるエ
ピタキシャル層３を約０．１μｍ形成する（第５図Ｃ）
。次に公知の選択的イオン注入法によりチャンネル長が
約０．５μｍとなる様にチャンネル部を形成する（第６
図ｄ）。次にゲート酸化膜７約２００八を熱酸住方によ
り形成し、全面にポリシリコン層６（膜厚２００ｏ人）
を形成さらにその上にＣＶＤ窒化膜層８を形成する。選
択的エツチング法により、まず窒化膜層８及びポリシリ
コン層６をチャンネル部５の両端より外側にそれぞれ０
．３μｍ大きく残して除去する（第６図ｅ）。
物濃度は約２×１ｏ１５／Ｃｄである（第５図ａ）９次
に、この基板１上に、ｐ型３ Ｘ １０”／Ｃ−なるエ
ピタキシャル層２を約０．１μｍ形成する（第５図ｂ）
。さらにその上にｐ型Ｉ Ｘ １０ ／ｃｒｔｌなるエ
ピタキシャル層３を約０．１μｍ形成する（第５図Ｃ）
。次に公知の選択的イオン注入法によりチャンネル長が
約０．５μｍとなる様にチャンネル部を形成する（第６
図ｄ）。次にゲート酸化膜７約２００八を熱酸住方によ
り形成し、全面にポリシリコン層６（膜厚２００ｏ人）
を形成さらにその上にＣＶＤ窒化膜層８を形成する。選
択的エツチング法により、まず窒化膜層８及びポリシリ
コン層６をチャンネル部５の両端より外側にそれぞれ０
．３μｍ大きく残して除去する（第６図ｅ）。
イン・ソース接合深さは、約０．２３μｍとする。
次にポリシリコン層６のみを窒化膜層８をマスクに等方
性除去法を用い０．２μｍ除去した後、窒化膜層８を除
去すれば（第５図ｆ）。第３図に示しだ様な構造を得る
ことができる。
性除去法を用い０．２μｍ除去した後、窒化膜層８を除
去すれば（第５図ｆ）。第３図に示しだ様な構造を得る
ことができる。
この様な方法により製造されたＭＩＳ電界効果トランジ
スタは、Ｐ−領域３をエピタキシャル成長法により形成
する為、濃度が他の部分の濃度に無関係に決めることが
出来る。
スタは、Ｐ−領域３をエピタキシャル成長法により形成
する為、濃度が他の部分の濃度に無関係に決めることが
出来る。
発明の効果
以上の様に本発明は、ＭＩＳ電界効果トランジスタのチ
ャンネル側にチャンネル部と導電型が同一なるチャンネ
ル部より低不純物濃度の領域を有しチャンネル領域の基
板側に基板と導電型が同一なる基板より高不純物濃度の
領域を有し、チャンネル側ドレイン接合部がゲート電極
のドレイン側端部より外側になるようにするものである
。
ャンネル側にチャンネル部と導電型が同一なるチャンネ
ル部より低不純物濃度の領域を有しチャンネル領域の基
板側に基板と導電型が同一なる基板より高不純物濃度の
領域を有し、チャンネル側ドレイン接合部がゲート電極
のドレイン側端部より外側になるようにするものである
。
本発明によりホットキャリア効果による特性劣化が起こ
りにくくパンチ・スルー耐圧の高いＭＯ３電界効果トラ
ンジスタを得ることが出来る。
りにくくパンチ・スルー耐圧の高いＭＯ３電界効果トラ
ンジスタを得ることが出来る。
第１図は、従来のドレイン接合の内側に低濃度領域を有
するＭＩＳ型電界効果トランジスタの構造断面図、第２
図ａ、ｂは、従来例第１図を実現する為の製造工程を示
した断面図、第３図は本発明の具体的な一実施例にかか
るＭＩＳ型電界効果トランジスタの断面図、第４図は本
実施例に示した構造における各部の不純物濃度分布を示
した図、第５図ａ−ｆは本発明の実施例の製造工程を示
す図である。 １・・・・・半導体基板、３・・・・・・低不純物濃度
領域、６・・・・・・ゲート電極、７・・・・・・ゲー
ト酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図 Ａ −（）を町 第５ＦＡ
するＭＩＳ型電界効果トランジスタの構造断面図、第２
図ａ、ｂは、従来例第１図を実現する為の製造工程を示
した断面図、第３図は本発明の具体的な一実施例にかか
るＭＩＳ型電界効果トランジスタの断面図、第４図は本
実施例に示した構造における各部の不純物濃度分布を示
した図、第５図ａ−ｆは本発明の実施例の製造工程を示
す図である。 １・・・・・半導体基板、３・・・・・・低不純物濃度
領域、６・・・・・・ゲート電極、７・・・・・・ゲー
ト酸化膜。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第４図 Ａ −（）を町 第５ＦＡ
Claims (4)
- （１） ドレイン拡散層のチャンネル側にチャンネル部
と導電型が同一でかつ前記チャンネル部よシ低不純物濃
度の領域を形成したことを特徴とするＭＩＳ電界効果ト
ランジスタ。 - （２）低不純物濃度領域の基板側及びチャンネル領域の
基板側に、前記基板と導電型が同一で前記基板より高不
純物濃度の領域を形成したことを特徴とする特許請求の
範囲第１項に記載のＭＩＳ電界効果トランジスタ。 - （３）チャンネル側ドレイン接合部が、ゲート電極のド
レイン側端部ｘ、す外側にあること全特徴とする特許請
求の範囲第１項に記載のＭＩＳ電界効果トランジスタ。 - （４）ＭＩＳ電界効果トランジスタの製造において一方
の導電型の半導体基板表面に、基板と導電型が同じで基
板より高不純物濃度である第１の半導体層を形成した後
、さらにその表面に前記第１の半導体層と導電型が同じ
でこの第１の半導体層より低不純物濃度なる第２の半導
体層を形成し、この基板上にチャンネル領域とドレイン
領域の間に体＃量の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092271A JPS60235471A (ja) | 1984-05-08 | 1984-05-08 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59092271A JPS60235471A (ja) | 1984-05-08 | 1984-05-08 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60235471A true JPS60235471A (ja) | 1985-11-22 |
Family
ID=14049728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59092271A Pending JPS60235471A (ja) | 1984-05-08 | 1984-05-08 | Ｍｉｓ電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60235471A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060033A (en) * | 1988-08-18 | 1991-10-22 | Seiko Epson Corporation | Semiconductor device and method of producing semiconductor device |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US6064077A (en) * | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
-
1984
- 1984-05-08 JP JP59092271A patent/JPS60235471A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5060033A (en) * | 1988-08-18 | 1991-10-22 | Seiko Epson Corporation | Semiconductor device and method of producing semiconductor device |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US6064077A (en) * | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
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