JPS63305566A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、微細化を容易に可能にすると共に高速度・低
消費電力・高信頼性の半導体装置およびその製造方法に
関するものである。

〔従来の技術〕

従来の半導体装置の１例を第６図に示したショットキゲ
ートトランジスタの断面図を用いて説明する。基板１が
ｐ形シリコン基板の場合、ソース電極２およびドレイン
電極３は、基板１と逆の導電形で高濃度のｎ゛不純物領
域から成るソース領域４およびドレイン領域５と接続し
ており、またゲート電極６は、低濃度のｎ−不純物領域
から成るチャネル領域７とショットキ接合領域８を介し
て接続している。

ショットキゲートトランジスタに限らず、ＭＯ８系トラ
ンジスタ等のＦＥＴは一般に、第６図に示すゲート幅Ｚ
とゲート長りの比Ｚ／Ｌを大きくする程、利得すなわち
トランスコンダクタンス（ｇｍ）が増大するため、与え
られたＺに対ししを小さくすることが素子の高性能化に
とって不可欠である。しかし、従来構造では、Ｉ５を縮
小化して基板１内の各不純物Ｍ域からそれぞれの電極を
取り出すためには厳密なマスク合わせが必要となり、Ｌ
の微細化には限界があった。

上記の解決手段として、第７図に示したソース領域４お
よびドレイン領域５に対し、チャネル上の側壁に堆積し
た絶縁膜の膜厚ｌによる間隔を隔ててショットキ領域８
をセルファライン法で形成する方法がある。これは、例
えば特願昭５９−２１１２７０号（半導体装置およびそ
の製造方法。

板上他３名）に記載されている。第７図において、９は
高濃度に不純物をドープしたポリシリコン薄膜、１０は
ゲー、トメタル薄膜、１１は第１の絶縁膜、１２は熱酸
化膜、１３は第２の絶縁膜、１４は第３の絶縁膜であり
、同図において第６図と同一部分又は相当部分には同一
符号が付しである。

〔発明が解決しようとする問題点〕

ゲート長しの微細化には上記の手法は極めて有効である
が、０．５μｍ以下の寸法になると５Ｖ程度のドレイン
耐圧は困難となり、ホットエレクトロン効果に対する電
気特性の信頼性を確保し、更にはショートチャネル効果
の１つであるしきい値低下を抑制することができな（な
ってくる。

〔問題点を解決するための手段〕

このような問題点を解決するために本発明は、チャネル
上の側壁に堆積させた絶縁膜を利用して形成した複数の
パンチスルーカット領域とバッファ領域をチャネル領域
に付加し、かつ上記絶縁膜の間隔を隔ててゲート領域を
セルファライン法で形成するものである。

〔作用〕

本発明によれば、ゲート長がチャネル長よりも縮小して
形成され、またパンチスルーカット領域とバッファ領域
の導入によりホットエレクトロン効果やショートチャネ
ル効果に対する問題を解決できる。

〔実施例〕

第１図は本発明による半導体装置の一実施例を説明する
ための電界トランジスタの断面構造図であり、前述の第
６図および第７図と同一部分又は相当部分には同一符号
が付しである。同図において、第１の導電形の半導体基
板ｌに対し、基本電極群は、第２の導電形不純物を高濃
度にドープしたポリシリコン薄膜９と接続されたソース
電極２およびドレイン電極３と、ゲートメタルｇＪ、膜
１゜に接続されたゲート電極６とから構成されている。

薄膜１１は各電極間相互を絶縁する第１の絶縁膜であり
、またショットキ接合領域８は、熱酸化膜１２と例えば
ＣＶＤ絶縁膜から成る第２の絶縁膜１３および例えばノ
ンドープポリシリコン薄膜がら成る第３の絶縁膜１４の
それぞれの膜厚の総和ｌの２倍だけをフォトマスクで定
めたチャネル長Ｌ１から差し引いた寸法ＬＬ−２Ｊで定
められる。

基板と垂直方向のチャネル不純物分布は、表面側から、
第２の導電形の低濃度領域７．第１の導電形のバンチス
ルーカット領域１７および１８゜そして第１の導電形の
基＋Ｆｉ１の領域の順に変化しており、これらの領域を
イオン注入で形成した例を第３図（Ｄ）に示す。同図は
、第２の導電形不純物イオンとしてＡｓ’イオンを加速
電圧６５ｋｅＶ、ドーズＩｆ　Ｘ　１０１２ｃｍ−”の
条件で、また第１の導電形不純物イオンとしてＢ゛イオ
ン加速電圧１００ｋｅＶおよび３５０ｋｅＶ、それぞれ
のドースｆｆ１４　ｘ　１０１２ｃｍ−２の条件で注入
したシミュレーション結果である。

一方、基板の深さ方向にパンチスルーカットＢＭ域が打
ち込まれていない領域１９は第３図（ｂ）のような不純
物分布となっており、第３図ｆａ）の場合に比べ低抵抗
となり、バッファ領域として機能する。

チャネルＲＭ　ｂｌｉ　直下に２種類のパンチスルー力
ｙ　ｂ領域１７と１８を設けることにより、ショートチ
ャネル効果を抑制するチャネルの薄層化と、ドレイン電
界を緩和するのに効果的な構造（第１図ではドレイン、
ソースから見たパンデスルーカット領域１７．１８の階
段状構造）が実現できる。

前記ショートチャネル効果の抑制に有効な浅いチャネル
の形成を実現するのに２重イオン注入法を用いる手法が
既に報告済み（牟田、鈴木、山田、長橋、田中、岡林お
よび用村、エンハンスメント形ショットキバリアゲート
ＦＥＴを用いたフェムトジュール論理回路、アイ・イー
・イー・イー会報−電子デバイス、イー・デー２３巻、
９号。

１０２３頁〜１０２７頁、　１９７６、　　ｒ　ｆｌ、
Ｍｕｔａ、Ｓ、５ｕｚｕｋｉ、に、Ｙａ−ｍａｄａ、Ｙ
、Ｎａｇａｈａｓｈｉ、Ｔ、Ｔａｎａｋａ、１１．０ｋ
ａｂａｙａｓｈｉ　ａｎｄ　Ｎ。

Ｋａｗａｍｕｒａ、　　”　Ｆｅｍｔｏ　Ｊｏｕｌｅ　
Ｌｏｇｉｃ　ＣｉｒｃｕｉＬｗｉｔｈ　Ｅ−ｎｈａｎｃ
ｅｍｅｎｔ−Ｔｙｐｅ　５ｃｈｏｔｔｋｙ　Ｂａｒｒｉ
ｅｒ　Ｇａｔｅ　ＦＥＴ　”、ＩＥＥＥ　Ｔｒａｎｓ　
Ｅｌｅｃｔｒｏｎ　Ｄｅｖｉｃｅｓ、ｖｏｌ、ＥＤ−２
３，ｎｏ、９゜ｐｐ、　１０２３−１０２７．１９７６
）であるが、本実施例のようにチャネル領域を選択的に
２重注入して、バンチスルーカット領域およびバッファ
領域を設けた例は無い。

次に、本発明による半導体装置の製造方法の一実施例に
ついて説明する。第２図（ａ）〜ｆｈｌは製造プロセス
の各工程での断面図を示したもので、工程ｉａ）〜（ｄ
ｌは本発明者が既に提案している方法（特願昭５９−２
１１２７０号）と同様である。まず、同図（ａ）に示す
ように半導体基板１の主面側に素子間分離領域１５を形
成した後に高濃度の不純物を含むポリシリコン薄膜９を
パターニングし、全体を第１の絶縁膜１１で被覆する。

ここで、ポリシリコン薄膜９はソースおよびドレインに
対する不純物拡散源として作用すると同時に導電層とし
ての役割をももたせるために約ＩＱ１９ｃｍ−’以上の
高濃度で且つ膜厚もシート抵抗ρ、が数百９７口以下と
なるように０．１μｍ〜０．４μｍ程度とする。

また、第１の絶縁膜１１はポリシリコン薄膜９からの不
純物が半導体基板１内に熱拡散の生じない条件で形成す
る必要がある。例えば常圧ＣＶＤによる５ｉＯｚ膜では
約４００°Ｃ程度で可能となる。

この膜厚はゲート電極６とソース電極２およびドレイン
電極３との間の浮遊容量を抑える点では厚いほど良いが
、微細加工の観点から０．２〜０．５μｍ程度とする。

次に同図（ｂ）に示すように方向性のりアクティブイオ
ンエツチング（以下ｒＲＩ　Ｅｌという）法を用いて第
１の絶縁膜１１を完全に除去し、さらにポリシリコン薄
膜９も同時に可能な限り薄（、例えば約５００程度度残
してエツチング除去する。

このとき、ソース・ドレイン間距離を決めるスリットパ
ターンはあらかじめフォトリソグラフィのレジストパタ
ーンで形成しておく。引き続き、残されたポリシリコン
薄膜９をウェットエツチング法で除去する。このとき半
導体基板１が面方位〈１１１〉のシリコン基板の場合に
はＫ　ＯＨとイソプロピルアルコールおよび水の混液と
を用いると、ポリシリコンとシリコン単結晶とのエツチ
ング速度の選択比を大きくとることができ、チャネル領
域がオーバエツチングされない。他の面方位に対しても
ある程度のオーバエツチング量が許容されればこの工程
は適用できる。

次に、完全にポリシリコン薄膜９を除去した後、同図（
Ｃ１に示すように、チャネル層表面を制御可能な限り薄
く、例えば酸素雰囲気中で約９００℃で７０分間程度酸
化し、約３００程度度の熱酸化膜］２を形成する。ここ
で、このチャネル層上の熱酸化膜１２は次に行なうチャ
ネル領域形成のためのイオン注入の表面汚染を防止し、
かつソース。

ドレインの主面側界面リークを抑えるのに重要な機能を
もたせている。また、ポリシリコン薄膜９の側壁上の熱
酸化膜１２はポリシリコン薄膜９からチャネル表面側へ
の不純物拡散を抑える機能をもたせている。次に非酸化
性雰囲気中で高濃度不純物を含むポリシリコン薄膜９か
ら熱拡散法により、例えば０．１〜０．２μｍ程度の接
合深さのソース、ドレイン領域４，５を形成する。

次に同図＋ｄ）に示すように、半導体主面側から全面に
ｎ゛不純物領域４と同一形のチャネル形成用不純物をイ
オン注入し、ゲートＳＪｆ域７とする。このとき、この
ゲート領域７は、ソース、ドレイン領域４，５に対して
セルファライン的に形成され、しかもゲート領域７はソ
ース、ドレイン領域４゜５の形成時に等方的な横方向拡
散があるため、ソース、ドレイン領域４，５に電気的に
接続された構造となる。

第２図＋ｄｌの工程でチャネル領域の一部７を形成した
後、第２の絶縁膜１３をＣＶＤで全面に堆積し、ボロン
イオンをマスクレスで全面に第２図（ｅｌの領域１７に
注入し、これを第１のパンチスルーカット領域とする。

次に、第３の絶縁膜１４として例えばノンドープポリシ
リコンをＣＶＤ法で全面に堆積し、これを方向性ＲＩＥ
で加工し、チャネルの側壁部にのみポリシリコンを残し
、第２図（「）の形状とする。

更に絶縁膜１３をＲＩＥでエツチング加工し、上記のポ
リシリコンの場合と同様にチャネルの側壁部を残すと、
第２図（ｇｌの断面形状が得られる。

この段階で再度ボロンイオンをマスクレスで全面にイオ
ン注入し、上記の領域１７よりも深い領域に第２のパン
チスルーカット領域１８を形成する。

チャネル領域付近の不純物領域を拡大して示したのが第
４図（ａｌであり、従来構造例を第４図（ｂｌに示す。

なお、第４図において第１図と同一部分又は相当部分に
は同一符号が付しである。

第２図（ｄｌ、　（ｅｌおよび（ｇｌの工程におけるそ
れぞれの不純物注入条件は素子の電気的特性のしきい値
等の設計基準に従って定めれば良く、特に本構造を制限
するものではない。

第２図ｆｈｌの工程では、熱酸化膜１２をＮｏ、４のＨ
Ｆ系エツチング液で除去し、ゲートメタル薄１１９１０
の堆積、そして通常の電極形成工程を経て最終形状とす
る。

次に、このようにして得られる電界効果トランジスタの
ゲート電極配置例を第５図（ａ）、　（ｂｌに示す。

同図（ａｌは、ショットキゲート領域８がソース電極２
およびドレイン電極３に対して平行に配置された平行形
電極構成例であり、活性領域１６は素子間分離領域１５
に取り囲まれている。一方、同図（ｂ）は、ショットキ
ゲート領域８を環状形に配置した構造のため、ソース電
極を共通とする回路では素子間分離が不要となる。前者
は高密度化に優れ、後者は耐放射線用など素子間のリー
ク電流を抑える点で有利である。

なお、前述した実施例においては基板がｐ形の場合のシ
ョットキ電界効果トランジスタの適用例について説明し
たが、本発明はこれに限定されるものではなく、逆の導
電形の基板を使用できるし、また、接合形もしくはＭＯ
３形電界効果トランジスタあるいはバイポーラトランジ
スタに通用しても前述と同様の優れた効果が得られるこ
とは言うまでもない。

〔発明の効果〕

以上説明したように本発明は、ソースおよびドレイン領
域と接続された半導体主面と垂直方向の側壁に堆積した
絶縁膜によってセルファライン的にゲート領域を形成し
たことにより、ゲート長の縮小化、トランスコンダクタ
ンスの増大を図れる効果がある。

また、複数のパンチスルーカット領域をチャネル直下に
設けたことにより、ドレイン側からソース側への空乏層
の侵入を抑えることができ、パンチスルーによる特性劣
化を無くすことができる効果がある。

さらに、ソース又はドレインとゲート直下のチャネル領
域間にバッファ領域を形成したことにより、パンチスル
ーカット領域との間に生ずるドレイン電界が緩和される
ので、単一のパンチスルーカット領域のみの場合に比べ
て電界強度を低く抑えることができる効果がある。

従って、極薄のチャネル構造の実現で、ショートチャネ
ル効果を回避し、かつ、ホットエレクトロン効果等によ
る信頼性劣化の問題はサブミクロンの微細ゲート長の素
子においても生じない。

【図面の簡単な説明】

第１図は本発明による半導体装置の一実施例を示す断面
図、第２図は本発明による半導体装置の製造方法を説明
するための断面図、第３図はチャネルの深さ方向の不純
物分布を示すグラフ、第４図はチャネル領域の断面図、
第５図（ａ）は平行形ゲート電界効果トランジスタを示
す平面図、第５図（ｂ）は環状形ゲート電界効果トラン
ジスタを示す平面図、第６図は従来の半導体装置を示す
断面斜視図、第７図は提案されたセルファライン形半導
体装置の断面図である。 １・・・半導体基板、２・・・ソース電極、３・・・ド
レイン電極、４・・・ソース領域、５・・・ドレイン領
域、６・・・ゲート電極、７・・・チャネル領域、８・
・・ショットキ接合領域、９・・・ポリシリコン薄膜、
１０・・・ゲートメタル薄膜、１１・・・第１の絶縁膜
、１２・・・熱酸化膜、１３・・・第２の絶縁膜、１４
・・・第３の絶縁膜、１５・・・素子間分離領域、１６
・・・活性領域、１７・・・第１のパンチスルーカット
領域、１８・・・第２のパンチスルーカット領域、１９
・・・バッファ領域。

Claims (6)

【特許請求の範囲】
1. （１）第１の導電形の低濃度不純物を含む半導体基板の
   主面の一部に、第２の導電形の高濃度不純物を含むポリ
   シリコンからの拡散で形成したソースおよびドレイン領
   域と、第２の導電形の低濃度不純物領域から成るチャネ
   ル領域とを備え、第２の導電形で且つ前記ソースおよび
   ドレイン領域とチャネル領域との中間の不純物濃度から
   成るバッファ領域を前記ソース領域とチャネル領域との
   間および前記ドレイン領域とチャネル領域との間にそれ
   ぞれ有し、前記チャネル領域の前記半導体基板の反主面
   側の対向面は第１の導電形で前記半導体基板よりも高濃
   度の不純物を含む複数のパンチスルーカット領域と接し
   、このパンチスルーカット領域は主面と垂直方向に形成
   されたソースおよびドレイン電極の側壁に堆積した少な
   くとも２つ以上の絶縁層の膜厚に対応する間隔だけ前記
   ソースおよびドレイン領域から隔てられて規定され、前
   記チャネル領域上にゲート電極を形成したことを特徴と
   する半導体装置。
2. （２）チャネル領域とゲート電極とはショットキ接合を
   なすことを特徴とする特許請求の範囲第１項記載の半導
   体装置。
3. （３）ショットキ接合の領域は、ソース領域又はドレイ
   ン領域を取り囲むことを特徴とする特許請求の範囲第２
   項記載の半導体装置。
4. （４）チャネル領域とゲート電極とはＭＯＳ接合をなす
   ことを特徴とする特許請求の範囲第１項記載の半導体装
   置。
5. （５）チャネル領域とゲート電極とはｐｎ接合をなすこ
   とを特徴とする特許請求の範囲第１項記載の半導体装置
   。
6. （６）第１の導電形の半導体基板の主面に第２の導電形
   の不純物を含むポリシリコン膜および第１の絶縁膜を順
   次形成する工程と、前記ポリシリコン膜およびチャネル
   形成部位上の前記第１の絶縁膜を選択的に除去して前記
   主面の一部を露出させる工程と、前記主面の露出部およ
   び前記ポリシリコン膜の側壁部に熱酸化膜を形成する工
   程と、前記ポリシリコン膜中の不純物を拡散して前記主
   面にソースおよびドレイン領域を形成する工程と、前記
   熱酸化膜を介して前記主面に第２の導電形の不純物イオ
   ンを注入してチャネル領域およびバッファ領域の一部を
   形成する工程と、第２の絶縁膜を全面に堆積し、前記ポ
   リシリコン膜の側壁に堆積した絶縁膜をイオン注入のマ
   スクの一部として利用し、前記ソースおよびドレイン領
   域から前記側壁に堆積した絶縁膜の膜厚分だけ隔てた位
   置に第１の導電形の不純物を注入してセルフアライン的
   に第１のパンチスルーカット領域を形成する工程と、第
   ３の絶縁膜を全面に堆積し、前記第２の絶縁膜の側壁上
   の第３の絶縁膜と第２の絶縁膜のみを方向性リアクティ
   ブイオンエッチングで残存させる工程と、前記残存させ
   た２層構成の側壁上の絶縁膜をイオン注入マスクの一部
   として第１の導電形の不純物を注入してセルフアライン
   的に第２のパンチスルーカット領域を形成する工程と、
   前記主面上の前記熱酸化膜を除去してゲート電極を形成
   する工程とを含むことを特徴とする半導体装置の製造方
   法。