JPH0328059B2 - - Google Patents
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- 125000006850 spacer group Chemical group 0.000 claims description 34
- 239000000758 substrate Substances 0.000 claims description 28
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical group [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 21
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims description 21
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000004065 semiconductor Substances 0.000 claims description 14
- 230000005669 field effect Effects 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 5
- 238000001020 plasma etching Methods 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 59
- 238000000034 method Methods 0.000 description 23
- 238000005468 ion implantation Methods 0.000 description 16
- 150000002500 ions Chemical class 0.000 description 13
- 230000000694 effects Effects 0.000 description 10
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052732 germanium Inorganic materials 0.000 description 6
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 6
- 239000007943 implant Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910045601 alloy Inorganic materials 0.000 description 5
- 239000000956 alloy Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000002161 passivation Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 229910052697 platinum Inorganic materials 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 239000002344 surface layer Substances 0.000 description 4
- MBGCACIOPCILDG-UHFFFAOYSA-N [Ni].[Ge].[Au] Chemical compound [Ni].[Ge].[Au] MBGCACIOPCILDG-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000001465 metallisation Methods 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 238000005275 alloying Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004943 liquid phase epitaxy Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 239000002105 nanoparticle Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- -1 platinum diarsenide Chemical compound 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66848—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET
- H01L29/66856—Unipolar field-effect transistors with a Schottky gate, i.e. MESFET with an active layer made of a group 13/15 material
- H01L29/66863—Lateral single gate transistors
- H01L29/66878—Processes wherein the final gate is made before the formation, e.g. activation anneal, of the source and drain regions in the active layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0891—Source or drain regions of field-effect devices of field-effect transistors with Schottky gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
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Description
次の順序で本発明を説明する。
Ａ 産業上の利用分野
Ｂ 開示の概要
Ｃ 従来技術
Ｄ 発明が解決しようとする問題点
Ｅ 問題点を解決するための手段
Ｆ 実施例
F1 第１の実施例の構造（第１図）
F2 第２の実施例の構造（第２図）
F3 第１の実施例の構造の製造工程（第１Ａ〜
１Ｆ図） F4 第２の実施例の構造の製造工程（第２Ａ〜
２Ｆ図） Ｇ 発明の効果 Ａ 産業上の利用分野 この発明は広くはガリウム砒素（GaAs）集積
回路技術に関し、特に、短チヤネル、エンハンス
モード、自己整合の軽くドープされたドレイン
（LDD）のGaAs金属半導体電界効果トランジス
タ（MESFET）に関するものである。 Ｂ 開示の概要 この発明により開示されるのは、自己整合
GaAsの、軽くドープされたドレインをもつ金属
半導体電界効果トランジスタである。第１の実施
例では、デバイスが、GaAs基板上に形成された
浅いn-活性チヤネル領域と、そのn-領域に重な
るシヨツトキーゲートと、ゲート両側に形成され
た濃くドープされた深いn+ソース及びドレイン
領域とを備えている。そして、ゲート端面とソー
ス及びドレインとの間のチヤネル領域には、ｎ型
のソース・ドレイン延長領域が配置される。この
延長領域は、デバイスの直列抵抗を最小限に留
め、短チヤネル効果を抑え、チヤネル長さをサブ
ミクロンのレベルまで低減することを可能ならし
めるために、中間の深さとドーピング濃度を有し
ている。 第２の実施例では、デバイスの閾値電圧をより
よく制御しチヤネル長をさらに低減するため、上
記ソース・ドレイン延長領域の下方にｐ型ポケツ
ト領域が設けられる。 上記第１の実施例の製造方法においては、
GaAs基板のデバイス能動領域にn-半導体層が形
成される。次に、そのn-層に直接接するように
シヨトキーゲートが形成される。次に、誘電体層
が付着されて反応性イオンエツチング（RIE）が
施され、ゲート側壁が形成される。次に、ｎ型の
ソース・ドレイン延長領域が形成され、そのあと
ゲートの側壁を拡張するために誘電体層の付着と
RIEが繰り返される。最後に、ソース・ドレイン
が打ち込まれる。 上記の第２の構造を形成するためには、ソー
ス・ドレイン延長領域の形成の先または後に、深
いｐ型ポケツト領域を形成するためにｐ型イオン
の打ち込みが実行される。 Ｃ 従来技術 高速低消費電力GaAsデイジタル集積回路のた
めの最も簡単で最も魅力的なトランジスタはノー
マリ・オフ（常開）またはエンハンスメントモー
ドのMESFET（Ｅ−MESFET）である。例えば、
K.スヤマらによる、IEEE電子デバイス会報
（Transaction on Electron Devices）Vol.ED−
27、No.６、pp.1092−1097（1980年６月）に渇載の
“GaAsノーマリオフMESFET集積回路の設計と
性能（Design and Performance of GaAs
Normally off MESFET Integrated Circuits）”
と題する論文に述べられているように、特に超大
規模集積回路（VLSI）においてはＥ−MESFET
が望ましい。というのは、Ｅ−MESFETは論理
関数の直接結合を可能とし、単一の正電源で動作
し得るからである。第３図には従来のＥ−
MESFET構造の断面図が示されている。この構
造は、n-層１１をもつ半導体GaAs基板１０から
なる。n-層１１はエピタキシヤル成長またはｎ
型イオンの打ち込みにより形成される。ゲート電
極１２は、濃くドープされたソース１３及びドレ
イン１４の間のn-層１１上に直接接触するよう
に支持され、金属−半導体（シヨツトキー）接点
を形成する。そのn-層１１は典型的には0.1μｍ程
度に十分薄く形成され、典型的には１×1017原
子／cm3程度のドーピング濃度に軽くドープされ、
以てシヨツトキーゲート下方のデプリーシヨン領
域をしてチヤネルを零ゲート電圧にピンチオフす
ることを可能ならしめることによりデバイスのノ
ーマリオフ動作が可能となる。ソース１３とドレ
イン１４は各々の合金接点１５及び１６との良好
なオーミツク接点を保証するために濃くドープさ
れ、一方合金接点１５及び１６は金属結線１７及
び１８との電気的接触をそれぞれはかつている。 そして、n-層１１が軽くドープされ浅く形成
されていることにより、ソースとドレイン間のチ
ヤネルは高いシート抵抗を示す。その結果、この
従来従術のMESFETではソース．ドレイン間の
直列抵抗が大きくなり、デバイスの性能が低下し
てしまう。さらに、ソースとドレイン領域に施さ
れた濃いドーピングがデバイスの動作に制限を加
えてしまう。第１に、その濃いドーピングは、ド
レインの降伏電圧の低さゆえに、最大供給電圧に
制限を与える。第２に、この場合、エンハンスメ
ント・モードの動作を保証するためには、ソース
とドレインをゲートの端縁から十分に離隔する必
要がある。この要請により、高抵抗チヤネル領域
の長さが増大するので、上述した直列抵抗の問題
がさらに生じてくる。従来技術の別の欠点は、デ
バイスのサイズがかなり大きいため回路の集積密
度を高めることが困難であることである。 Ｄ 発明が解決しようとする問題点 この発明の主な目的は、低い直列抵抗をもつ高
性能自己整合GaAs MESFETを提供することに
ある。 この発明の別の目的は、チヤネル長の短い
GaAs MESFETを提供することにある。 この発明のさらに別の目的は、上述の特徴をも
つGaAs MESFETの製造方法を提供することに
ある。 Ｅ 問題点を解決するための手段 この発明の第１の実施例は、自己整合軽ドープ
ドレイン・エンハンスメント・モード金属半導体
電界効果トランジスタ（LDD−Ｅ−MESFET）
である。構造的には、このデバイスは半絶縁体
GaAs基板上に形成された浅いn-チヤネル領域
と、そのn-チヤネル領域上に配置されたシヨツ
トキー金属ゲートと、ゲートの両端に離隔して基
板内に形成された比較的濃くドープされた深い
n+ソース及びドレイン領域とからなる。ゲート
の側端とソース・ドレインの間のチヤネル領域に
は、中間の深さとドーピング濃度をもつｎ型ソー
ス・ドレイン延長領域が配置される。このソー
ス・ドレイン延長領域はLDD MESFETの軽く
ドープされたドレイン領域を構成し、デバイスの
直列抵抗を最小限にとどめ、エンハンスメント・
モードの動作に影響を与えることなく短チヤネル
効果を抑え、デバイスのチヤネル長をサブミクロ
ンレベルまで低減することを可能ならしめる、と
いう働きを行う。 LDD−Ｅ−MESFETの別の実施例は、この発
明では２重打ち込み軽ドープドレイン・エンハン
スメントモードMESFET（DI−LDD−Ｅ−
MESFET）と呼ばれ、ソース・ドレインに隣接
する軽ドープドレイン領域の下方にさらにｐ型の
ポケツト領域を含んでなる。このｐ型のポケツト
領域は、デバイスの閾値電圧の制御を可能とし、
以つてチヤネル長をさらに短くすることを可能な
らしめる。 第１の実施例のLDD−Ｅ−MESFETの製造に
関しては、半導体GaAs基板において、デバイス
能動領域をなすn-半導体層がエピタキシヤル成
長または低濃度イオンの打ち込みによつて基板上
に形成される。次に、そのn-層に直接接触する
ようにシヨツトキー・ゲートが金属層のブランケ
ツト付着（blonket deposition）により形成さ
れ、そのあと周知のフオトリソグラフイまたはリ
フトオフ技術、あるいは選択的エツチングが施さ
れる。次に、この構造上に比較的厚い２酸化シリ
コンまたは窒化シリコンが付着され、反応性イオ
ンエツチング（RIE）が施されてゲートの側面に
側壁絶縁スペーサが残される。次に、そのゲート
とスペーサとをマスクとして使用し、中間の濃度
とエネルギーのｎ型イオン打ち込みにより自己整
合軽ドープソース・ドレイン延長領域が形成され
る。尚、この延長領域のイオン打ち込み濃度は
n-層の形成に使用されたイオン打ち込み濃度よ
りも高い。上記絶縁層の付着とRIE工程はシヨツ
トキーゲートの両側端上の側壁スペーサを拡張す
るために繰り返される。その後、この構造には高
濃度高エネルギーのｎ型イオン打ち込みが施さ
れ、これによりソース・ドレイン延長領域に隣接
する深いソース・ドレイン領域が形成される。最
後に、ソース及びドレインにはオーミツク接点が
形成される。 尚、軽くドープされたドレイン領域の下方にｐ
型ポケツト領域をもつDI−LDD−Ｅ−MESFET
を形成するためには、中間の濃度及びエネルギー
のｎ型イオン打ち込み工程の前または後に、高エ
ネルギーのｐ型イオン打ち込み工程を含むように
変更される。 Ｆ 実施例 F1 第１の実施例の構造 第１図は、この発明に基づく第１の実施例の
GaAs LDD−Ｅ−MESFETの構造を示す図式的
な断面図である。第１図において、GaAs基板２
０の一部には自己整合ゲートＮチヤネル
MESFET４０が設けられる。MESFET４０は、
約0.1μｍ以下と比較的浅く、典型的には１×1016
〜５×1016原子／cm3のドーピング濃度範囲にある
n-チヤネル領域２１Ａを有している。そのチヤ
ネル２１Ａの両側端に隣接して軽くドープされた
ｎ型ソース延長領域２５Ａ及びドレイン延長領域
２６Ａが配置されている。このソース・ドレイン
延長領域２５Ａ及び２６Ａは典型的には、約0.10
〜0.02μｍの中間的な深さにあり、ドーパント濃
度が約１×1017〜１×1018原子／cm3の範囲にあ
る。さらに、n+をドープされたソース２９とド
レイン３０がそれぞれソース延長領域２５Ａとド
レイン延長領域２６Ａに隣接して配置されてい
る。ソース２９及びドレイン３０は深さ約0.20〜
0.30μｍにあり、そのドーピング濃度は約1016原
子／cm3を超えるように高い値である。また、チヤ
ネル領域２１Ａに重ね合わさり且つソース２９及
びドレイン３０と自己整合関係にあるように金属
シヨツトキーゲート２２が配置されている。 構造４０はさらに、ゲート２２に隣接する側壁
絶縁スペーサ３１，３１と、ソース２９及びドレ
イン３０に対するオーミツク接点３２及び３３
と、そららに接続された金属化線３４及び３５と
を備えている。 第１図の新規なLDD−Ｅ−MESFETデバイス
４０は直列抵抗が小さいこと、短チヤネル効果を
実質的に低減すること、及びエンハンスメント・
モードの動作を維持することなどの幾つかの長所
を有する。先ず、直列抵抗の低減は、n-チヤネ
ル領域２１Ａに比例してソース領域２９、ドレイ
ン領域３０、ソース延長領域２５Ａ及びドレイン
延長領域２６Ａのドーピング濃度が高いことと、
これらの領域２５Ａ，２６Ａ，２９及び３０の自
己整合関係によりゲート２２及びソース２９・ド
レイン３０間の隙間が減少することとによる。ま
た、ｎ型ソース及びドレイン延長領域２５Ａ及び
２６Ａの各々が、n+ソース２９及びドレイン３
０よりも軽くドープされており、以てドレイン電
界が能動チヤネル領域２１Ａ中に進入するのが防
止されるため、短チヤネル効果が低減される。 F2 第２の実施例の構造 第２図は、この発明に基づく第２の実施例の
GaAs LDD−Ｅ−MESFETの図式的な断面図で
ある。第２図において、ｎチヤネルDf−LDD−
Ｅ−MESFET７０は、典型的には約１メガオー
ム・cmまたはそれ以上のシート抵抗をもつ半導体
GaAs基板５０を備えている。そして、この基板
５０上には、典型的には0.1μｍ以下の深さ程度に
浅く、ドーピング濃度が１×1016〜５×1016原
子／cm3範囲ときわめて軽くドーピングされたn-
チヤネル領域５３Ａが形成されている。このチヤ
ネル領域５３Ａに隣接して、深さが0.10〜0.20μ
ｍの範囲にあつてドーピング濃度や１×1017〜１
×1018原子／cm3の範囲にあるソース延長領域５７
Ａ及びドレイン延長領域５８Ａが形成され、この
領域５７Ａ及び５８Ａに隣接して、ドーピング濃
度が１×1018原子／cm3以上と高く、深さが典型的
には0.20〜0.30μｍのソース６４及びドレイン６
５が形成されている。さらに、ソース・ドレイン
延長領域５７Ａ及び５８Ａの下方にはそれぞれ、
深いｐ型のポケツト領域５９Ａ及び６０Ａが形成
されている。また、チヤネル領域５３Ａに重合し
て、ソース６４及びドレイン６５と自己整合する
導電型のシヨツトキーゲート５４が配置される。
このｐ型ポケツト領域５９Ａ及び６０Ａは、短チ
ヤネル長でのデバイスの突き抜け現象（punch
through）を防止し、サブミクロン・チヤネル長
でのデバイスの動作を低下させる寄生基板電流を
減少させる働きをもつ。ｐ型ポケツト領域５９Ａ
及び６０Ａはまた、ドレイン電界がゲート５４下
方の能動チヤネル領域に進入するのを防止するこ
とによつて短チヤネル効果を削減する働きもも
つ。この短チヤネル効果の低減は、閾値電圧制御
の改良につながる。 基板７０はまた、ソース６４及びドレイン６５
の各々に対する高導電性自己整合２砒化プラチナ
接点６７及び６８を備えている。その接点６７及
び６８は、高導電性であるためソース・ドレイン
直列抵抗を、ソース及びドレインのみの濃いドー
ピングによつて達成可能な程度よりもさらに相当
程度低減する。 F3 第１の実施例の構造の製造工程 第１Ａ〜１Ｆ図は、第１の実施例の構造の製造
工程を順次に示すための図である。これらの工程
は次の表のようにまとめられる。
１Ｆ図） F4 第２の実施例の構造の製造工程（第２Ａ〜
２Ｆ図） Ｇ 発明の効果 Ａ 産業上の利用分野 この発明は広くはガリウム砒素（GaAs）集積
回路技術に関し、特に、短チヤネル、エンハンス
モード、自己整合の軽くドープされたドレイン
（LDD）のGaAs金属半導体電界効果トランジス
タ（MESFET）に関するものである。 Ｂ 開示の概要 この発明により開示されるのは、自己整合
GaAsの、軽くドープされたドレインをもつ金属
半導体電界効果トランジスタである。第１の実施
例では、デバイスが、GaAs基板上に形成された
浅いn-活性チヤネル領域と、そのn-領域に重な
るシヨツトキーゲートと、ゲート両側に形成され
た濃くドープされた深いn+ソース及びドレイン
領域とを備えている。そして、ゲート端面とソー
ス及びドレインとの間のチヤネル領域には、ｎ型
のソース・ドレイン延長領域が配置される。この
延長領域は、デバイスの直列抵抗を最小限に留
め、短チヤネル効果を抑え、チヤネル長さをサブ
ミクロンのレベルまで低減することを可能ならし
めるために、中間の深さとドーピング濃度を有し
ている。 第２の実施例では、デバイスの閾値電圧をより
よく制御しチヤネル長をさらに低減するため、上
記ソース・ドレイン延長領域の下方にｐ型ポケツ
ト領域が設けられる。 上記第１の実施例の製造方法においては、
GaAs基板のデバイス能動領域にn-半導体層が形
成される。次に、そのn-層に直接接するように
シヨトキーゲートが形成される。次に、誘電体層
が付着されて反応性イオンエツチング（RIE）が
施され、ゲート側壁が形成される。次に、ｎ型の
ソース・ドレイン延長領域が形成され、そのあと
ゲートの側壁を拡張するために誘電体層の付着と
RIEが繰り返される。最後に、ソース・ドレイン
が打ち込まれる。 上記の第２の構造を形成するためには、ソー
ス・ドレイン延長領域の形成の先または後に、深
いｐ型ポケツト領域を形成するためにｐ型イオン
の打ち込みが実行される。 Ｃ 従来技術 高速低消費電力GaAsデイジタル集積回路のた
めの最も簡単で最も魅力的なトランジスタはノー
マリ・オフ（常開）またはエンハンスメントモー
ドのMESFET（Ｅ−MESFET）である。例えば、
K.スヤマらによる、IEEE電子デバイス会報
（Transaction on Electron Devices）Vol.ED−
27、No.６、pp.1092−1097（1980年６月）に渇載の
“GaAsノーマリオフMESFET集積回路の設計と
性能（Design and Performance of GaAs
Normally off MESFET Integrated Circuits）”
と題する論文に述べられているように、特に超大
規模集積回路（VLSI）においてはＥ−MESFET
が望ましい。というのは、Ｅ−MESFETは論理
関数の直接結合を可能とし、単一の正電源で動作
し得るからである。第３図には従来のＥ−
MESFET構造の断面図が示されている。この構
造は、n-層１１をもつ半導体GaAs基板１０から
なる。n-層１１はエピタキシヤル成長またはｎ
型イオンの打ち込みにより形成される。ゲート電
極１２は、濃くドープされたソース１３及びドレ
イン１４の間のn-層１１上に直接接触するよう
に支持され、金属−半導体（シヨツトキー）接点
を形成する。そのn-層１１は典型的には0.1μｍ程
度に十分薄く形成され、典型的には１×1017原
子／cm3程度のドーピング濃度に軽くドープされ、
以てシヨツトキーゲート下方のデプリーシヨン領
域をしてチヤネルを零ゲート電圧にピンチオフす
ることを可能ならしめることによりデバイスのノ
ーマリオフ動作が可能となる。ソース１３とドレ
イン１４は各々の合金接点１５及び１６との良好
なオーミツク接点を保証するために濃くドープさ
れ、一方合金接点１５及び１６は金属結線１７及
び１８との電気的接触をそれぞれはかつている。 そして、n-層１１が軽くドープされ浅く形成
されていることにより、ソースとドレイン間のチ
ヤネルは高いシート抵抗を示す。その結果、この
従来従術のMESFETではソース．ドレイン間の
直列抵抗が大きくなり、デバイスの性能が低下し
てしまう。さらに、ソースとドレイン領域に施さ
れた濃いドーピングがデバイスの動作に制限を加
えてしまう。第１に、その濃いドーピングは、ド
レインの降伏電圧の低さゆえに、最大供給電圧に
制限を与える。第２に、この場合、エンハンスメ
ント・モードの動作を保証するためには、ソース
とドレインをゲートの端縁から十分に離隔する必
要がある。この要請により、高抵抗チヤネル領域
の長さが増大するので、上述した直列抵抗の問題
がさらに生じてくる。従来技術の別の欠点は、デ
バイスのサイズがかなり大きいため回路の集積密
度を高めることが困難であることである。 Ｄ 発明が解決しようとする問題点 この発明の主な目的は、低い直列抵抗をもつ高
性能自己整合GaAs MESFETを提供することに
ある。 この発明の別の目的は、チヤネル長の短い
GaAs MESFETを提供することにある。 この発明のさらに別の目的は、上述の特徴をも
つGaAs MESFETの製造方法を提供することに
ある。 Ｅ 問題点を解決するための手段 この発明の第１の実施例は、自己整合軽ドープ
ドレイン・エンハンスメント・モード金属半導体
電界効果トランジスタ（LDD−Ｅ−MESFET）
である。構造的には、このデバイスは半絶縁体
GaAs基板上に形成された浅いn-チヤネル領域
と、そのn-チヤネル領域上に配置されたシヨツ
トキー金属ゲートと、ゲートの両端に離隔して基
板内に形成された比較的濃くドープされた深い
n+ソース及びドレイン領域とからなる。ゲート
の側端とソース・ドレインの間のチヤネル領域に
は、中間の深さとドーピング濃度をもつｎ型ソー
ス・ドレイン延長領域が配置される。このソー
ス・ドレイン延長領域はLDD MESFETの軽く
ドープされたドレイン領域を構成し、デバイスの
直列抵抗を最小限にとどめ、エンハンスメント・
モードの動作に影響を与えることなく短チヤネル
効果を抑え、デバイスのチヤネル長をサブミクロ
ンレベルまで低減することを可能ならしめる、と
いう働きを行う。 LDD−Ｅ−MESFETの別の実施例は、この発
明では２重打ち込み軽ドープドレイン・エンハン
スメントモードMESFET（DI−LDD−Ｅ−
MESFET）と呼ばれ、ソース・ドレインに隣接
する軽ドープドレイン領域の下方にさらにｐ型の
ポケツト領域を含んでなる。このｐ型のポケツト
領域は、デバイスの閾値電圧の制御を可能とし、
以つてチヤネル長をさらに短くすることを可能な
らしめる。 第１の実施例のLDD−Ｅ−MESFETの製造に
関しては、半導体GaAs基板において、デバイス
能動領域をなすn-半導体層がエピタキシヤル成
長または低濃度イオンの打ち込みによつて基板上
に形成される。次に、そのn-層に直接接触する
ようにシヨツトキー・ゲートが金属層のブランケ
ツト付着（blonket deposition）により形成さ
れ、そのあと周知のフオトリソグラフイまたはリ
フトオフ技術、あるいは選択的エツチングが施さ
れる。次に、この構造上に比較的厚い２酸化シリ
コンまたは窒化シリコンが付着され、反応性イオ
ンエツチング（RIE）が施されてゲートの側面に
側壁絶縁スペーサが残される。次に、そのゲート
とスペーサとをマスクとして使用し、中間の濃度
とエネルギーのｎ型イオン打ち込みにより自己整
合軽ドープソース・ドレイン延長領域が形成され
る。尚、この延長領域のイオン打ち込み濃度は
n-層の形成に使用されたイオン打ち込み濃度よ
りも高い。上記絶縁層の付着とRIE工程はシヨツ
トキーゲートの両側端上の側壁スペーサを拡張す
るために繰り返される。その後、この構造には高
濃度高エネルギーのｎ型イオン打ち込みが施さ
れ、これによりソース・ドレイン延長領域に隣接
する深いソース・ドレイン領域が形成される。最
後に、ソース及びドレインにはオーミツク接点が
形成される。 尚、軽くドープされたドレイン領域の下方にｐ
型ポケツト領域をもつDI−LDD−Ｅ−MESFET
を形成するためには、中間の濃度及びエネルギー
のｎ型イオン打ち込み工程の前または後に、高エ
ネルギーのｐ型イオン打ち込み工程を含むように
変更される。 Ｆ 実施例 F1 第１の実施例の構造 第１図は、この発明に基づく第１の実施例の
GaAs LDD−Ｅ−MESFETの構造を示す図式的
な断面図である。第１図において、GaAs基板２
０の一部には自己整合ゲートＮチヤネル
MESFET４０が設けられる。MESFET４０は、
約0.1μｍ以下と比較的浅く、典型的には１×1016
〜５×1016原子／cm3のドーピング濃度範囲にある
n-チヤネル領域２１Ａを有している。そのチヤ
ネル２１Ａの両側端に隣接して軽くドープされた
ｎ型ソース延長領域２５Ａ及びドレイン延長領域
２６Ａが配置されている。このソース・ドレイン
延長領域２５Ａ及び２６Ａは典型的には、約0.10
〜0.02μｍの中間的な深さにあり、ドーパント濃
度が約１×1017〜１×1018原子／cm3の範囲にあ
る。さらに、n+をドープされたソース２９とド
レイン３０がそれぞれソース延長領域２５Ａとド
レイン延長領域２６Ａに隣接して配置されてい
る。ソース２９及びドレイン３０は深さ約0.20〜
0.30μｍにあり、そのドーピング濃度は約1016原
子／cm3を超えるように高い値である。また、チヤ
ネル領域２１Ａに重ね合わさり且つソース２９及
びドレイン３０と自己整合関係にあるように金属
シヨツトキーゲート２２が配置されている。 構造４０はさらに、ゲート２２に隣接する側壁
絶縁スペーサ３１，３１と、ソース２９及びドレ
イン３０に対するオーミツク接点３２及び３３
と、そららに接続された金属化線３４及び３５と
を備えている。 第１図の新規なLDD−Ｅ−MESFETデバイス
４０は直列抵抗が小さいこと、短チヤネル効果を
実質的に低減すること、及びエンハンスメント・
モードの動作を維持することなどの幾つかの長所
を有する。先ず、直列抵抗の低減は、n-チヤネ
ル領域２１Ａに比例してソース領域２９、ドレイ
ン領域３０、ソース延長領域２５Ａ及びドレイン
延長領域２６Ａのドーピング濃度が高いことと、
これらの領域２５Ａ，２６Ａ，２９及び３０の自
己整合関係によりゲート２２及びソース２９・ド
レイン３０間の隙間が減少することとによる。ま
た、ｎ型ソース及びドレイン延長領域２５Ａ及び
２６Ａの各々が、n+ソース２９及びドレイン３
０よりも軽くドープされており、以てドレイン電
界が能動チヤネル領域２１Ａ中に進入するのが防
止されるため、短チヤネル効果が低減される。 F2 第２の実施例の構造 第２図は、この発明に基づく第２の実施例の
GaAs LDD−Ｅ−MESFETの図式的な断面図で
ある。第２図において、ｎチヤネルDf−LDD−
Ｅ−MESFET７０は、典型的には約１メガオー
ム・cmまたはそれ以上のシート抵抗をもつ半導体
GaAs基板５０を備えている。そして、この基板
５０上には、典型的には0.1μｍ以下の深さ程度に
浅く、ドーピング濃度が１×1016〜５×1016原
子／cm3範囲ときわめて軽くドーピングされたn-
チヤネル領域５３Ａが形成されている。このチヤ
ネル領域５３Ａに隣接して、深さが0.10〜0.20μ
ｍの範囲にあつてドーピング濃度や１×1017〜１
×1018原子／cm3の範囲にあるソース延長領域５７
Ａ及びドレイン延長領域５８Ａが形成され、この
領域５７Ａ及び５８Ａに隣接して、ドーピング濃
度が１×1018原子／cm3以上と高く、深さが典型的
には0.20〜0.30μｍのソース６４及びドレイン６
５が形成されている。さらに、ソース・ドレイン
延長領域５７Ａ及び５８Ａの下方にはそれぞれ、
深いｐ型のポケツト領域５９Ａ及び６０Ａが形成
されている。また、チヤネル領域５３Ａに重合し
て、ソース６４及びドレイン６５と自己整合する
導電型のシヨツトキーゲート５４が配置される。
このｐ型ポケツト領域５９Ａ及び６０Ａは、短チ
ヤネル長でのデバイスの突き抜け現象（punch
through）を防止し、サブミクロン・チヤネル長
でのデバイスの動作を低下させる寄生基板電流を
減少させる働きをもつ。ｐ型ポケツト領域５９Ａ
及び６０Ａはまた、ドレイン電界がゲート５４下
方の能動チヤネル領域に進入するのを防止するこ
とによつて短チヤネル効果を削減する働きもも
つ。この短チヤネル効果の低減は、閾値電圧制御
の改良につながる。 基板７０はまた、ソース６４及びドレイン６５
の各々に対する高導電性自己整合２砒化プラチナ
接点６７及び６８を備えている。その接点６７及
び６８は、高導電性であるためソース・ドレイン
直列抵抗を、ソース及びドレインのみの濃いドー
ピングによつて達成可能な程度よりもさらに相当
程度低減する。 F3 第１の実施例の構造の製造工程 第１Ａ〜１Ｆ図は、第１の実施例の構造の製造
工程を順次に示すための図である。これらの工程
は次の表のようにまとめられる。
【表】
以下の記述は、主としてLDD−Ｅ−MESFET
の製造に関するものであるが、この記述は本発明
の原理を具体化するデバイスの製造方法の一例で
もある。尚、これらの図で示された厚さ及びその
寸法は説明の便宜のために選択されているのであ
り、発明の技術的範囲を限定するように意図され
たものではないことに注意されたい。 第１Ａ図を参照すると、製造工程は、ドープさ
れないかまたはクロムをドープされたGaAs基板
２０上にｎ型導電性の能動領域を形成することか
ら開始される（工程１）。この工程は、先ず基板
２０上にSiO2またはSi3N4などの誘導体を用いて
パシベーシヨン表面層を形成し、デバイスの能動
層を形成する予定の基板の表面領域において、周
知のリソグラフまたはエツチング技術を用いてパ
シベーシヨン表面層を除去し、その露出した基板
上に直接シリコンまたはゲルマニウムのようなｎ
型イオンを直接打ち込むことからなる。この打ち
込まれるイオンのエネルギーとドーズ量は、その
結果得られる半導体n-GaAs層２１がほぼ0.1μｍ
よりも浅く、濃度が約１×1016〜１×1017原子／
cm3の範囲にあるように選択される。このn-層２
１はまた、分子線エピタキシ、液相エピタキシ、
有機金属蒸気エピタキシまたはCVD法によつて
も形成することができる。尚、便宜上、第１Ｂ〜
１Ｆ図では、層２１をもつ基板部分のみが図示さ
れているので注意されたい。 次に、第１Ｂ図を参照すると、能動チヤネル層
２１上に直接アルミニウム、チタンまたはチタ
ン・タングステンのような導電物質をブランケツ
ト付着し、それから周知のフオトリソグラフイツ
ク及びエツチング技術を用いてゲートを画成する
ことにより、能動チヤネル層２１上の選択された
位置にシヨツトキーゲート２２が形成される（工
程２）。あるいは、フオトレジスト層を層２１上
に付着し、ゲート電極を形成する予定の領域のフ
オトレジストを除去し、露出された層２１及び残
りフオトレジスト上に誘電物質の層を付着し、フ
オトレジストを除去することによつてもゲート２
２を形成することができる。ゲート電極２２はほ
ぼ水平な面２２Ａとほぼ垂直な面２２Ｂとを有し
ている。 第１Ｃ図に図示された次の工程は、ゲート電極
２２と、ゲート２２によつて覆われていない層２
１上に２酸化シリコンや窒化シリコンなどの絶縁
層２３を形成することである（工程３）。もし層
２３が２酸化シリコンであるなら、層２３を形成
するための１つの方法は低温低圧でのシランを用
いたCVDである。第１Ｃ図に図示されているよ
うに、絶縁層２３はほぼ水平な面と垂直な面とか
ら成つている。この層２３の厚さは典型的には
0.2〜0.5μｍの範囲にある。 次に、この構造は、絶縁層２３を水平面からほ
ぼ除去し、ゲート２２の面２２Ｂ及び２２Ｃに隣
接する側壁スペーサ２４，２４を形成するために
非等方性イオンエツチングに曝される（工程４）。
こうして出来上がつた構造が第１Ｄ図に示されて
いる。この側壁スペーサ２４は約0.1μｍまたはそ
れ以下の厚さをもつことが望ましい。この厚さは
製造上の再現性及びその他の配慮により制約され
る。ここで言う配慮にはMESFETデバイス全体
の大さと、MESFETの性能を限定するので望ま
しくないとされる、チヤネル直列抵抗及びそれに
伴う寄生キヤパシタンスとを低減するために側壁
スペーサ２４，２４を薄くするのが好ましい、と
いうことが含まれる。また一方では、横方向の拡
散によつて側壁スペーサ２４，２４の下方に延長
してあとで形成されるソース及びドレイン延長領
域２５及び２６がゲート２２に到達してしまわな
いことを保証するために側壁スペーサ２４，２４
を厚くする必要がある、ということがある。この
後の方の条件は、MESFETデバイスの早期降伏
に対して重要である。 第１Ｄ図を参照すると、ここでこの構造は、ソ
ース及びドレイン延長領域２５及び２６をそれぞ
れ形成するために、ゲート２２及び側壁スペーサ
２４，２４によつて覆われていない層２１の領域
にｎ型イオン注入を施される（工程５）。こうし
て形成されたソース・ドレイン延長領域２５及び
２６はゲート２２に自己整合している。この工程
に適合する不純物にはシリコン及びゲルマニウム
がある。このイオン注入工程で使用されるエネル
ギー及びドーズ量は、ソース延長領域２５及びド
レイン延長領域２６が、ゲート２２及びそれに隣
接する側壁スペーサ２４，２４の下方に層２１Ａ
として存在するn-層２１（第１Ｃ図）よりも深
く、ドーピング濃度が高くなるように設定され
る。典型的には、ソース・ドレイン延長領域２５
及び２６は約0.1μｍから0.2μｍの範囲の深さにあ
り、ドーパントの濃度は１×1017原子／cm3から１
×1018原子／cm3の範囲にある。 第１Ｅ図の構造へと処理を進めるにあたつて、
次の処理工程は、ゲート２２及びその隣接する側
壁スペーサ２４，２４上のみならず、ソース・ド
レイン延長領域２５及び２６上にも絶縁層２７を
形成することである。この工程（工程６）は典型
的には第１の絶縁層の形成（工程３）と同様にし
て実行される。 第１Ｆ図に図示された工程７では、以前の側壁
スペーサ２４，２４に隣接する第２の側壁スペー
サ２８，２８を形成するために、工程４で行なわ
れたような反応性イオンエツチング工程が層２７
に施される。 側壁スペーサ２８，２８の厚さは、スペーサ２
４，２４に関連した上述と同様の配慮によつて決
定される。 こうして、n-層２１Ａに隣接するソース延長
領域２５の一部２５Ａ及びドレイン延長領域２６
の一部２６Ａを覆う側壁スペーサ２８，２８が形
成されると、次にこの構造は、濃くドープされた
深いソース・ドレイン領域２９及び３０をそれぞ
れ形成するために、高エネルギー高ドーズ量のｎ
型イオン注入工程（工程８）を施される。このソ
ース２９及びドレイン３０を形成するための種と
しては、シリコン及びゲルマニウムがある。ソー
ス２９及びドレイン３０を形成するために使用さ
れるイオンのエネルギーとドーズ量は、それらの
深さ及びドーピング濃度がソース及びドレイン延
長領域２５Ａ及び２６Ａの深さ及びドーピング濃
度よりも大きくなるように選択される。 尚、シリコンイオン注入を使用する特定の実施
例においては、第１Ｆ図に示されたさまざまな
n-、ｎ及びn+領域が次の表のようなエネルギ
ー及びドーズ量を利用して形成される。
の製造に関するものであるが、この記述は本発明
の原理を具体化するデバイスの製造方法の一例で
もある。尚、これらの図で示された厚さ及びその
寸法は説明の便宜のために選択されているのであ
り、発明の技術的範囲を限定するように意図され
たものではないことに注意されたい。 第１Ａ図を参照すると、製造工程は、ドープさ
れないかまたはクロムをドープされたGaAs基板
２０上にｎ型導電性の能動領域を形成することか
ら開始される（工程１）。この工程は、先ず基板
２０上にSiO2またはSi3N4などの誘導体を用いて
パシベーシヨン表面層を形成し、デバイスの能動
層を形成する予定の基板の表面領域において、周
知のリソグラフまたはエツチング技術を用いてパ
シベーシヨン表面層を除去し、その露出した基板
上に直接シリコンまたはゲルマニウムのようなｎ
型イオンを直接打ち込むことからなる。この打ち
込まれるイオンのエネルギーとドーズ量は、その
結果得られる半導体n-GaAs層２１がほぼ0.1μｍ
よりも浅く、濃度が約１×1016〜１×1017原子／
cm3の範囲にあるように選択される。このn-層２
１はまた、分子線エピタキシ、液相エピタキシ、
有機金属蒸気エピタキシまたはCVD法によつて
も形成することができる。尚、便宜上、第１Ｂ〜
１Ｆ図では、層２１をもつ基板部分のみが図示さ
れているので注意されたい。 次に、第１Ｂ図を参照すると、能動チヤネル層
２１上に直接アルミニウム、チタンまたはチタ
ン・タングステンのような導電物質をブランケツ
ト付着し、それから周知のフオトリソグラフイツ
ク及びエツチング技術を用いてゲートを画成する
ことにより、能動チヤネル層２１上の選択された
位置にシヨツトキーゲート２２が形成される（工
程２）。あるいは、フオトレジスト層を層２１上
に付着し、ゲート電極を形成する予定の領域のフ
オトレジストを除去し、露出された層２１及び残
りフオトレジスト上に誘電物質の層を付着し、フ
オトレジストを除去することによつてもゲート２
２を形成することができる。ゲート電極２２はほ
ぼ水平な面２２Ａとほぼ垂直な面２２Ｂとを有し
ている。 第１Ｃ図に図示された次の工程は、ゲート電極
２２と、ゲート２２によつて覆われていない層２
１上に２酸化シリコンや窒化シリコンなどの絶縁
層２３を形成することである（工程３）。もし層
２３が２酸化シリコンであるなら、層２３を形成
するための１つの方法は低温低圧でのシランを用
いたCVDである。第１Ｃ図に図示されているよ
うに、絶縁層２３はほぼ水平な面と垂直な面とか
ら成つている。この層２３の厚さは典型的には
0.2〜0.5μｍの範囲にある。 次に、この構造は、絶縁層２３を水平面からほ
ぼ除去し、ゲート２２の面２２Ｂ及び２２Ｃに隣
接する側壁スペーサ２４，２４を形成するために
非等方性イオンエツチングに曝される（工程４）。
こうして出来上がつた構造が第１Ｄ図に示されて
いる。この側壁スペーサ２４は約0.1μｍまたはそ
れ以下の厚さをもつことが望ましい。この厚さは
製造上の再現性及びその他の配慮により制約され
る。ここで言う配慮にはMESFETデバイス全体
の大さと、MESFETの性能を限定するので望ま
しくないとされる、チヤネル直列抵抗及びそれに
伴う寄生キヤパシタンスとを低減するために側壁
スペーサ２４，２４を薄くするのが好ましい、と
いうことが含まれる。また一方では、横方向の拡
散によつて側壁スペーサ２４，２４の下方に延長
してあとで形成されるソース及びドレイン延長領
域２５及び２６がゲート２２に到達してしまわな
いことを保証するために側壁スペーサ２４，２４
を厚くする必要がある、ということがある。この
後の方の条件は、MESFETデバイスの早期降伏
に対して重要である。 第１Ｄ図を参照すると、ここでこの構造は、ソ
ース及びドレイン延長領域２５及び２６をそれぞ
れ形成するために、ゲート２２及び側壁スペーサ
２４，２４によつて覆われていない層２１の領域
にｎ型イオン注入を施される（工程５）。こうし
て形成されたソース・ドレイン延長領域２５及び
２６はゲート２２に自己整合している。この工程
に適合する不純物にはシリコン及びゲルマニウム
がある。このイオン注入工程で使用されるエネル
ギー及びドーズ量は、ソース延長領域２５及びド
レイン延長領域２６が、ゲート２２及びそれに隣
接する側壁スペーサ２４，２４の下方に層２１Ａ
として存在するn-層２１（第１Ｃ図）よりも深
く、ドーピング濃度が高くなるように設定され
る。典型的には、ソース・ドレイン延長領域２５
及び２６は約0.1μｍから0.2μｍの範囲の深さにあ
り、ドーパントの濃度は１×1017原子／cm3から１
×1018原子／cm3の範囲にある。 第１Ｅ図の構造へと処理を進めるにあたつて、
次の処理工程は、ゲート２２及びその隣接する側
壁スペーサ２４，２４上のみならず、ソース・ド
レイン延長領域２５及び２６上にも絶縁層２７を
形成することである。この工程（工程６）は典型
的には第１の絶縁層の形成（工程３）と同様にし
て実行される。 第１Ｆ図に図示された工程７では、以前の側壁
スペーサ２４，２４に隣接する第２の側壁スペー
サ２８，２８を形成するために、工程４で行なわ
れたような反応性イオンエツチング工程が層２７
に施される。 側壁スペーサ２８，２８の厚さは、スペーサ２
４，２４に関連した上述と同様の配慮によつて決
定される。 こうして、n-層２１Ａに隣接するソース延長
領域２５の一部２５Ａ及びドレイン延長領域２６
の一部２６Ａを覆う側壁スペーサ２８，２８が形
成されると、次にこの構造は、濃くドープされた
深いソース・ドレイン領域２９及び３０をそれぞ
れ形成するために、高エネルギー高ドーズ量のｎ
型イオン注入工程（工程８）を施される。このソ
ース２９及びドレイン３０を形成するための種と
しては、シリコン及びゲルマニウムがある。ソー
ス２９及びドレイン３０を形成するために使用さ
れるイオンのエネルギーとドーズ量は、それらの
深さ及びドーピング濃度がソース及びドレイン延
長領域２５Ａ及び２６Ａの深さ及びドーピング濃
度よりも大きくなるように選択される。 尚、シリコンイオン注入を使用する特定の実施
例においては、第１Ｆ図に示されたさまざまな
n-、ｎ及びn+領域が次の表のようなエネルギ
ー及びドーズ量を利用して形成される。
【表】
ソース２９及びドレイン３０にイオンを注入し
たあと、ソース２９及びドレイン３０のみならず
ソース延長領域２５Ａ及びドレイン延長領域２６
Ａに注入された不純物をも活動化するために、こ
の構造には低温のアニール工程が施される。この
熱アニール工程は、約800℃で、構造全体を窒化
シリコン層で覆うか、または被覆なしで砒素ガス
圧のもとで実行される。 ここで第１図を参照すると、この図においては
符号３１，３１がシヨツトキーゲート２２の側端
上の側壁スペーサ２４と側壁スペーサ２８の結合
体であり、ソース２９及びドレイン３０の各々に
はオーミツク接点３２及び３３が設けられている
（工程９）。この工程に続いて、オーミツク接点３
２及び３３上には導電性の結線３４及び３５が形
成される。接点３２及び３３を形成するための接
点用金属の例としては、金・ゲルマニウム・ニツ
ケル合金がある。この場合、出来上がる合金が所
望の共融状態（例えばゲルマニウムの重量が12
％）に対応するように、金、ゲルマニウム及びニ
ツケルがソース２９及びドレイン３０上に共蒸着
される。次に、金−ゲルマニウム−ニツケル層の
典型的には10倍の厚さの金の厚膜層が結線用導体
３４及び３５を形成する上層として付着される。
この合金化は、この構造を水素または窒素の雰囲
気中で15秒から５分までの範囲の時間、400〜550
℃の間の温度まで加熱することによつて実行され
る。低抵抗の接点３２及び３３を実現するために
は、高速加熱及び高速冷却手続が使用される。こ
の金−ゲルマニウム−ニツケル層は、典型的には
周知のリフトオフ技術により形成される。さら
に、もし必要なら、上方の金の層から下方の合金
層へ金が拡散するのを防止するために、上方の合
金層の間に銀の障壁層を介在させてもよい。 F4 第２の実施例の構造の製造工程 第１Ａ〜２Ｆ図は、第２の実施例の構造の構造
工程を順次に示すための図である。これらの工程
は、各工程と第２Ａ〜２Ｆ図の対応関係を示す表
にリストされている。尚、表の工程のうち多
くの工程が表の工程と並行しているので、以下
では表と異なる工程に詳細な説明を限定する。
たあと、ソース２９及びドレイン３０のみならず
ソース延長領域２５Ａ及びドレイン延長領域２６
Ａに注入された不純物をも活動化するために、こ
の構造には低温のアニール工程が施される。この
熱アニール工程は、約800℃で、構造全体を窒化
シリコン層で覆うか、または被覆なしで砒素ガス
圧のもとで実行される。 ここで第１図を参照すると、この図においては
符号３１，３１がシヨツトキーゲート２２の側端
上の側壁スペーサ２４と側壁スペーサ２８の結合
体であり、ソース２９及びドレイン３０の各々に
はオーミツク接点３２及び３３が設けられている
（工程９）。この工程に続いて、オーミツク接点３
２及び３３上には導電性の結線３４及び３５が形
成される。接点３２及び３３を形成するための接
点用金属の例としては、金・ゲルマニウム・ニツ
ケル合金がある。この場合、出来上がる合金が所
望の共融状態（例えばゲルマニウムの重量が12
％）に対応するように、金、ゲルマニウム及びニ
ツケルがソース２９及びドレイン３０上に共蒸着
される。次に、金−ゲルマニウム−ニツケル層の
典型的には10倍の厚さの金の厚膜層が結線用導体
３４及び３５を形成する上層として付着される。
この合金化は、この構造を水素または窒素の雰囲
気中で15秒から５分までの範囲の時間、400〜550
℃の間の温度まで加熱することによつて実行され
る。低抵抗の接点３２及び３３を実現するために
は、高速加熱及び高速冷却手続が使用される。こ
の金−ゲルマニウム−ニツケル層は、典型的には
周知のリフトオフ技術により形成される。さら
に、もし必要なら、上方の金の層から下方の合金
層へ金が拡散するのを防止するために、上方の合
金層の間に銀の障壁層を介在させてもよい。 F4 第２の実施例の構造の製造工程 第１Ａ〜２Ｆ図は、第２の実施例の構造の構造
工程を順次に示すための図である。これらの工程
は、各工程と第２Ａ〜２Ｆ図の対応関係を示す表
にリストされている。尚、表の工程のうち多
くの工程が表の工程と並行しているので、以下
では表と異なる工程に詳細な説明を限定する。
【表】
【表】
２重打ち込みLDD−Ｅ−MESFET70の処理工
程は、第２Ａ図に示すように、半絶縁性GaAs基
板５０上に２酸化シリコンまたは窒化シリコンの
パシベーシヨン表面層を形成し、基板５０の能動
領域５２をフオトリソグラフイツク及びエツチン
グ技術により画成することから開始される。（工
程１）。この工程で後に残されるパシベーシヨン
表面層は符号５１で示されている。その層５１
は、後の金属化工程（工程９）で絶縁領域に金属
が付着するのを防止するために残される。さら
に、層５１を残しておくことは、その層５１が除
去されてしまうと余分に必要となるようなマスク
工程の節約となる。というのは、金属化工程の間
はデバイス絶縁領域を適切に保護する必要がある
からである。 次に第１Ａ図を参照すると、表の工程１につ
いて説明したように、ｎ型イオンの注入によつて
浅い低導電性n-層５３が形成される。そのあと、
第２Ｂ図に示すように、n-層５３の部分上にシ
ヨツトキーゲート５４が形成され（工程２）、さ
らに表の工程２及び３で説明したように絶縁層
５５が付着される（工程３）。次に、第２Ｃ図に
示すように、層５５には反応性イオンエツチング
工程が施され（工程４）、これによりゲート５４
の両側端に側壁スペーサ５６，５６が形成され
る。この処理工程は、表の工程４と同様にして
実行される。 第２Ｃ図における次の処理工程は２重イオン注
入工程（工程５）であり、その工程は、比較的浅
いｎ型のソース及びドレイン延長領域５７及び５
８を形成するための比較的低エネルギー低ドーズ
量のｎ型イオン注入工程と、ソース及びドレイン
延長領域５７及び５８のそれぞれの下方に延長さ
れたポケツト領域５９及び６０を形成するための
比較的高エネルギー高ドーズ量のｐ型イオン注入
工程とから成る。典型的なｎ型注入種はSi及び
Geであり、そのドーズ量は１×1012〜１×1013原
子／cm3の範囲にあり、エネルギーは約60KeVで
ある。工程５を実行するための典型的なｐ型注入
種は錫またはカドミウムであり、そのドーズ量は
少くとも１×1013原子／cm3、エネルギーは100〜
150KeVの範囲にある。この処理工程（工程５）
では、どのようなオーダーでｎ型及びｐ型イオン
注入が実行されるかはさほど重要でない。尚、ｎ
型ソース及びドレイン延長領域５７及び５８の
各々の深さ及びドーピング濃度がn-チヤネル領
域５３Ａの深さ及びドーピング濃度よりも大きい
ことに注意されたい。 次に、第２Ｄ図及び第２Ｅ図の処理工程におい
ては、ゲート５４の両側端に既に存在する側壁ス
ペーサ５６，５６に、側壁スペーサ６２，６２を
付加して側壁スペーサを拡大するために、この構
造上に第２の絶縁層が付着され（工程６）、続い
て反応性イオンエツチングが施される（工程７）。
これらの処理工程（工程６及び７）は、それぞれ
第１Ｅ図及び第１Ｆ図に関連して既に説明された
表の処理工程６及び７に沿つて実行される。第
２Ｆ図においては、スペーサ５６及び６２の結合
である拡大された側壁スペーサが符号６３により
示されている。 次にこの構造は、表の処理工程８に類似し
て、ソース・ドレイン領域６４及び６５を形成す
るために、きわめて高いエネルギーで高いドーズ
量のｎ型イオン注入に曝される。この処理工程の
間に、側壁スペーサ６２，６２は、ｎ型のソース
及びドレイン延長領域５７，５８の保護部分５７
Ａ，５８Ａと、ｐ型ポケツト領域５９，６０の部
分５９Ａ，６０Ａがさらになるイオン注入を受け
るのを防止する。この工程で使用されるｎ型イオ
ン（典型的にはシリコンまたはゲルマニウム）の
ドーズ量は、この工程の終了後、側壁スペーサ６
２により覆われなかつたｐ型にドープされたポケ
ツト領域が補償されるのみならず、イオン注入さ
れた領域６４及び６５の結果として得られた不純
物の型が圧倒的にｎ型になされるように調節され
ている。ｎ型にドープされた領域５７Ａ，５９
Ａ，６４（第２Ｅ図）の相対的な深さは、特定の
デバイスへの適用により、あるいは所望のデバイ
スの特性により設定される。例えば、寄生的な基
板電流が特に注目されているなら、領域６４より
も領域５９Ａをより深くすることによつて寄生的
な基板電流は低減されよう。 第２Ｆ図を参照すると、次の処理工程はソース
６４及びドレイン６５と砒化プラチナの自己整合
な接点を形成することである（工程９及び10）。
工程９では、この構造の全体に亘つてプラチナが
ブランケツト付着され、これによりその表面に薄
い導電層６６が形成される。次に、この構造は、
ソース領域６４及びドレイン領域６５上に形成さ
れたプラチナ層６６を、これらの領域中の砒素原
子と反応させるために300〜500℃の熱工程に曝さ
れる。次に、H2O：HNO3：HClの比が１：１：
２である水溶液中でエツチングすることにより、
未反応のプラチナが除去される。こうして出来が
つた構造（第３図参照）は、高い導電性の自己整
合PtAs2のソース及びドレイン接点６７及び６８
を備えている。 尚、この発明は、エンハンスメントモードの
MESFETに関連して説明されているが、第１及
び２図に開示された基本的構造は、デプリーシヨ
ンモードまたはノーマリオンのLDD MESFET
及びDI−LDD−MESFETを形成するように変更
することができる。すなわち、デプリーシヨンモ
ードのデバイスは、第１及び２図における浅い
n-チヤネル領域２１Ａ及び５３Ａをより深くま
たはより濃くドープすることにより形成される。
これには、余分なマスク工程が必要である。こう
して出来上がつたLDD−Ｄ−MESFETとDI−
LDD−Ｄ−MESFETは、既に説明した本発明の
エンハンスメントモードデバイスに関連して説明
したすべての長所を具備し、高速で低パワーの回
路に好適である。 Ｇ 発明の効果 以上のように、側壁スペーサ技術に関連する上
述の新規な処理によつて製造されたLDD−Ｅ−
MESFETは、自己整合構造をもち、比較的浅く、
短く（0.1μｍ以下）、軽くドープされたチヤネル
と、それに隣接する比較的深く、濃くドープされ
たソース及びドレイン延長領域を備えたことによ
り、直列抵抗を大幅に低減できるので、これによ
りデバイスが高速論理動作に適合するようにな
る。この発明によつて得られる別の長所は、ｎ型
ドレイン延長領域によつてデプリーシヨン領域を
拡げることにより、ドレインにおけるピーク電界
を低減するということである。その結果、降伏電
圧が増大してドレイン電圧を向上しデバイスの性
能を向上することができる。ドレインにおけるピ
ーク電界の減少はまた、移動度の向上をももたら
す。さらに、自己整合LDD−Ｅ−MESFETはチ
ツプの占有面積が少なく、よつて集積密度の向上
をはかることができる。 DI−LDD−Ｅ−MESFETは、ソース及びドレ
イン延長領域の下方に深いｐ型のポケツト領域を
形成したことにより、ドレインの電界が能動チヤ
ネル（すなわち、ゲートの下方の領域）に侵入す
るのをさらに防止することにより、短チヤネル効
果を低減する。短チヤネル効果が低減されるとい
うことは、閾値電圧の制御特性が向上することを
意味する。
程は、第２Ａ図に示すように、半絶縁性GaAs基
板５０上に２酸化シリコンまたは窒化シリコンの
パシベーシヨン表面層を形成し、基板５０の能動
領域５２をフオトリソグラフイツク及びエツチン
グ技術により画成することから開始される。（工
程１）。この工程で後に残されるパシベーシヨン
表面層は符号５１で示されている。その層５１
は、後の金属化工程（工程９）で絶縁領域に金属
が付着するのを防止するために残される。さら
に、層５１を残しておくことは、その層５１が除
去されてしまうと余分に必要となるようなマスク
工程の節約となる。というのは、金属化工程の間
はデバイス絶縁領域を適切に保護する必要がある
からである。 次に第１Ａ図を参照すると、表の工程１につ
いて説明したように、ｎ型イオンの注入によつて
浅い低導電性n-層５３が形成される。そのあと、
第２Ｂ図に示すように、n-層５３の部分上にシ
ヨツトキーゲート５４が形成され（工程２）、さ
らに表の工程２及び３で説明したように絶縁層
５５が付着される（工程３）。次に、第２Ｃ図に
示すように、層５５には反応性イオンエツチング
工程が施され（工程４）、これによりゲート５４
の両側端に側壁スペーサ５６，５６が形成され
る。この処理工程は、表の工程４と同様にして
実行される。 第２Ｃ図における次の処理工程は２重イオン注
入工程（工程５）であり、その工程は、比較的浅
いｎ型のソース及びドレイン延長領域５７及び５
８を形成するための比較的低エネルギー低ドーズ
量のｎ型イオン注入工程と、ソース及びドレイン
延長領域５７及び５８のそれぞれの下方に延長さ
れたポケツト領域５９及び６０を形成するための
比較的高エネルギー高ドーズ量のｐ型イオン注入
工程とから成る。典型的なｎ型注入種はSi及び
Geであり、そのドーズ量は１×1012〜１×1013原
子／cm3の範囲にあり、エネルギーは約60KeVで
ある。工程５を実行するための典型的なｐ型注入
種は錫またはカドミウムであり、そのドーズ量は
少くとも１×1013原子／cm3、エネルギーは100〜
150KeVの範囲にある。この処理工程（工程５）
では、どのようなオーダーでｎ型及びｐ型イオン
注入が実行されるかはさほど重要でない。尚、ｎ
型ソース及びドレイン延長領域５７及び５８の
各々の深さ及びドーピング濃度がn-チヤネル領
域５３Ａの深さ及びドーピング濃度よりも大きい
ことに注意されたい。 次に、第２Ｄ図及び第２Ｅ図の処理工程におい
ては、ゲート５４の両側端に既に存在する側壁ス
ペーサ５６，５６に、側壁スペーサ６２，６２を
付加して側壁スペーサを拡大するために、この構
造上に第２の絶縁層が付着され（工程６）、続い
て反応性イオンエツチングが施される（工程７）。
これらの処理工程（工程６及び７）は、それぞれ
第１Ｅ図及び第１Ｆ図に関連して既に説明された
表の処理工程６及び７に沿つて実行される。第
２Ｆ図においては、スペーサ５６及び６２の結合
である拡大された側壁スペーサが符号６３により
示されている。 次にこの構造は、表の処理工程８に類似し
て、ソース・ドレイン領域６４及び６５を形成す
るために、きわめて高いエネルギーで高いドーズ
量のｎ型イオン注入に曝される。この処理工程の
間に、側壁スペーサ６２，６２は、ｎ型のソース
及びドレイン延長領域５７，５８の保護部分５７
Ａ，５８Ａと、ｐ型ポケツト領域５９，６０の部
分５９Ａ，６０Ａがさらになるイオン注入を受け
るのを防止する。この工程で使用されるｎ型イオ
ン（典型的にはシリコンまたはゲルマニウム）の
ドーズ量は、この工程の終了後、側壁スペーサ６
２により覆われなかつたｐ型にドープされたポケ
ツト領域が補償されるのみならず、イオン注入さ
れた領域６４及び６５の結果として得られた不純
物の型が圧倒的にｎ型になされるように調節され
ている。ｎ型にドープされた領域５７Ａ，５９
Ａ，６４（第２Ｅ図）の相対的な深さは、特定の
デバイスへの適用により、あるいは所望のデバイ
スの特性により設定される。例えば、寄生的な基
板電流が特に注目されているなら、領域６４より
も領域５９Ａをより深くすることによつて寄生的
な基板電流は低減されよう。 第２Ｆ図を参照すると、次の処理工程はソース
６４及びドレイン６５と砒化プラチナの自己整合
な接点を形成することである（工程９及び10）。
工程９では、この構造の全体に亘つてプラチナが
ブランケツト付着され、これによりその表面に薄
い導電層６６が形成される。次に、この構造は、
ソース領域６４及びドレイン領域６５上に形成さ
れたプラチナ層６６を、これらの領域中の砒素原
子と反応させるために300〜500℃の熱工程に曝さ
れる。次に、H2O：HNO3：HClの比が１：１：
２である水溶液中でエツチングすることにより、
未反応のプラチナが除去される。こうして出来が
つた構造（第３図参照）は、高い導電性の自己整
合PtAs2のソース及びドレイン接点６７及び６８
を備えている。 尚、この発明は、エンハンスメントモードの
MESFETに関連して説明されているが、第１及
び２図に開示された基本的構造は、デプリーシヨ
ンモードまたはノーマリオンのLDD MESFET
及びDI−LDD−MESFETを形成するように変更
することができる。すなわち、デプリーシヨンモ
ードのデバイスは、第１及び２図における浅い
n-チヤネル領域２１Ａ及び５３Ａをより深くま
たはより濃くドープすることにより形成される。
これには、余分なマスク工程が必要である。こう
して出来上がつたLDD−Ｄ−MESFETとDI−
LDD−Ｄ−MESFETは、既に説明した本発明の
エンハンスメントモードデバイスに関連して説明
したすべての長所を具備し、高速で低パワーの回
路に好適である。 Ｇ 発明の効果 以上のように、側壁スペーサ技術に関連する上
述の新規な処理によつて製造されたLDD−Ｅ−
MESFETは、自己整合構造をもち、比較的浅く、
短く（0.1μｍ以下）、軽くドープされたチヤネル
と、それに隣接する比較的深く、濃くドープされ
たソース及びドレイン延長領域を備えたことによ
り、直列抵抗を大幅に低減できるので、これによ
りデバイスが高速論理動作に適合するようにな
る。この発明によつて得られる別の長所は、ｎ型
ドレイン延長領域によつてデプリーシヨン領域を
拡げることにより、ドレインにおけるピーク電界
を低減するということである。その結果、降伏電
圧が増大してドレイン電圧を向上しデバイスの性
能を向上することができる。ドレインにおけるピ
ーク電界の減少はまた、移動度の向上をももたら
す。さらに、自己整合LDD−Ｅ−MESFETはチ
ツプの占有面積が少なく、よつて集積密度の向上
をはかることができる。 DI−LDD−Ｅ−MESFETは、ソース及びドレ
イン延長領域の下方に深いｐ型のポケツト領域を
形成したことにより、ドレインの電界が能動チヤ
ネル（すなわち、ゲートの下方の領域）に侵入す
るのをさらに防止することにより、短チヤネル効
果を低減する。短チヤネル効果が低減されるとい
うことは、閾値電圧の制御特性が向上することを
意味する。
第１図は、本発明に係る第１の実施例の構造を
あらわす図式的な断面図、第１Ａ〜１Ｆ図は、第
１図の構造の各製造工程をあらわす図式的な断面
図、第２図は、本発明に係る第２の実施例の構造
をあらわす図式的な断面図、第２Ａ〜２Ｆ図は、
第２図の構造の各製造工程をあらわす図式的な断
面図、第３図は、従来技術に係るLDD−
MESFETの構造をあらわす図式的な断面図であ
る。 ２０，５０……基板、２９，６４……ソース領
域、３０，６５……ドレイン領域、２１Ａ，５３
Ａ……チヤネル領域、２５Ａ，５７Ａ……ソース
延長領域、２６Ａ，５８Ａ……ドレイン延長領
域、２２，５４……ゲート電極、２４，５６……
第１の側壁絶縁スペーサ、２８，６２……第２の
側壁絶縁スペーサ。
あらわす図式的な断面図、第１Ａ〜１Ｆ図は、第
１図の構造の各製造工程をあらわす図式的な断面
図、第２図は、本発明に係る第２の実施例の構造
をあらわす図式的な断面図、第２Ａ〜２Ｆ図は、
第２図の構造の各製造工程をあらわす図式的な断
面図、第３図は、従来技術に係るLDD−
MESFETの構造をあらわす図式的な断面図であ
る。 ２０，５０……基板、２９，６４……ソース領
域、３０，６５……ドレイン領域、２１Ａ，５３
Ａ……チヤネル領域、２５Ａ，５７Ａ……ソース
延長領域、２６Ａ，５８Ａ……ドレイン延長領
域、２２，５４……ゲート電極、２４，５６……
第１の側壁絶縁スペーサ、２８，６２……第２の
側壁絶縁スペーサ。
Claims (1)
- 【特許請求の範囲】 １ (a) 半導体基板中に互いに離隔して形成され
た第１の導電型のソース及びドレイン領域と、 (b) 上記ソース及びドレイン領域の間に、該ソー
ス及びドレイン領域よりも浅く且つドーピング
濃度が低いように上記基板に形成された第１の
導電型のチヤネル領域と、 (c) 上記ドレイン領域とソース領域にそれぞれ隣
接して上記チヤネル領域を挟むように互いに離
隔して配置され、深さ及びドーピング濃度にお
いて、上記ソース及びドレイン領域よりは小さ
く、上記チヤネル領域よりは大きいように上記
基板に形成された第１の導電型のソース及びド
レイン延長領域と、 (d) 上記ソース及びドレイン延長領域の下に、上
記ソース及びドレイン領域に接して形成された
第２の導電型のポケツト領域と、 (e) 上記チヤネル領域上に配置されたゲート電極
とを具備する電界効果トランジスタ構造。 ２ 上記半導体基板がガリウム砒素である特許請
求の範囲第１項に記載の電界効果トランジスタ構
造。 ３ 上記第１の導電型がｎ型であり、上記第２の
導電型がｐ型である特許請求の範囲第２項に記載
の電界効果トランジスタ構造。 ４ (a) 半導体基板中に第１の導電型の軽くドー
プされた浅いチヤネル層を形成し、 (b) 上記チヤネル層上にゲート電極を形成し、 (c) 上記チヤネル層及び上記ゲート電極上に第１
の絶縁層を付着し、 (d) 上記ゲート電極の側方に狭い幅の第１の側壁
絶縁スペーサを残すように上記第１の絶縁層を
反応性イオンエツチングによつてエツチング
し、 (e) 上記ゲート電極及び上記第１の側壁絶縁スペ
ーサによつて覆われていない箇所に第１の導電
型のドーパント及び第２の導電型のドーパント
を任意の順序で導入することにより上記チヤネ
ル層よりも深くドーピング濃度が高い第１の導
電型のソース及びドレイン延長領域と該ソース
及びドレイン延長領域の下に位置する第２の導
電型のポケツト領域とを形成し、 (f) 上記チヤネル層及び上記ゲート電極上に第２
の絶縁層を付着し、 (g) 上記第１の側壁絶縁スペーサの側方に第２の
側壁絶縁スペーサを残すように上記第２の絶縁
層を反応性イオンエツチングによつてエツチン
グし、 (h) 上記ゲート電極と上記第１及び第２の側壁絶
縁スペーサによつて覆われていない箇所に第１
の導電型のドーパントを導入することにより上
記ソース及びドレイン延長領域よりも深くドー
ピング濃度が高いソース及びドレイン領域を形
成する工程を含む電界効果トランジスタ構造の
製造方法。 ５ 上記半導体基板がガリウム砒素である特許請
求の範囲第４項に記載の電界効果トランジスタの
製造方法。 ６ 上記第１の導電型がｎ型であり、上記第２の
導電型がｐ型である特許請求の範囲第５項に記載
の電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US644830 | 1984-08-27 | ||
| US06/644,830 US4636822A (en) | 1984-08-27 | 1984-08-27 | GaAs short channel lightly doped drain MESFET structure and fabrication |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6155973A JPS6155973A (ja) | 1986-03-20 |
| JPH0328059B2 true JPH0328059B2 (ja) | 1991-04-17 |
Family
ID=24586502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081515A Granted JPS6155973A (ja) | 1984-08-27 | 1985-04-18 | 電界効果トランジスタ構造とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4636822A (ja) |
| EP (1) | EP0175864B1 (ja) |
| JP (1) | JPS6155973A (ja) |
| DE (1) | DE3570556D1 (ja) |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0181091B1 (en) * | 1984-11-02 | 1990-06-13 | Kabushiki Kaisha Toshiba | Schottky gate field effect transistor and manufacturing method thereof |
| US5187111A (en) * | 1985-09-27 | 1993-02-16 | Kabushiki Kaisha Toshiba | Method of manufacturing Schottky barrier gate FET |
| JPS6279673A (ja) * | 1985-10-03 | 1987-04-13 | Mitsubishi Electric Corp | 電界効果トランジスタ |
| US4847212A (en) * | 1987-01-12 | 1989-07-11 | Itt Gallium Arsenide Technology Center | Self-aligned gate FET process using undercut etch mask |
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| FR2794898B1 (fr) | 1999-06-11 | 2001-09-14 | France Telecom | Dispositif semi-conducteur a tension de seuil compensee et procede de fabrication |
| US6258679B1 (en) | 1999-12-20 | 2001-07-10 | International Business Machines Corporation | Sacrificial silicon sidewall for damascene gate formation |
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| EP0181091B1 (en) * | 1984-11-02 | 1990-06-13 | Kabushiki Kaisha Toshiba | Schottky gate field effect transistor and manufacturing method thereof |
-
1984
- 1984-08-27 US US06/644,830 patent/US4636822A/en not_active Expired - Fee Related
-
1985
- 1985-04-18 JP JP60081515A patent/JPS6155973A/ja active Granted
- 1985-07-12 EP EP85108697A patent/EP0175864B1/en not_active Expired
- 1985-07-12 DE DE8585108697T patent/DE3570556D1/de not_active Expired
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPS60227478A (ja) * | 1984-04-26 | 1985-11-12 | Nec Corp | 電界効果型トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0175864A3 (en) | 1986-12-03 |
| DE3570556D1 (en) | 1989-06-29 |
| JPS6155973A (ja) | 1986-03-20 |
| EP0175864B1 (en) | 1989-05-24 |
| EP0175864A2 (en) | 1986-04-02 |
| US4636822A (en) | 1987-01-13 |
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