JPH06283553A - 電界効果トランジスタ、及びその製造方法 - Google Patents
電界効果トランジスタ、及びその製造方法Info
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- JPH06283553A JPH06283553A JP7138093A JP7138093A JPH06283553A JP H06283553 A JPH06283553 A JP H06283553A JP 7138093 A JP7138093 A JP 7138093A JP 7138093 A JP7138093 A JP 7138093A JP H06283553 A JPH06283553 A JP H06283553A
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Abstract
(57)【要約】
【目的】 ドレイン端の高電界領域で発生した正孔がソ
ース側に蓄積するのを抑制し、ドレイン耐圧を向上させ
る。 【構成】 電界効果型トランジスタのソース側の高濃度
ｎ型層３ａのまわりをＰ型層１９で囲み、高濃度Ｐ層１
８を介して接地する。これにより、ドレイン側で発生し
た正孔がソース側に蓄積することによりソース側の基板
内の電界を弱め、一方、その高濃度正孔領域１５がドレ
イン側５にのびることによってドレイン側５での電界を
強めてブレークダウンする、ということを抑制する。 【効果】 ゲート・ドレイン耐圧より、ドレイン・ソー
ス耐圧が問題となるプレーナ型のＦＥＴにおいて、ドレ
イン・ソース耐圧の向上を図ることができる。
ース側に蓄積するのを抑制し、ドレイン耐圧を向上させ
る。 【構成】 電界効果型トランジスタのソース側の高濃度
ｎ型層３ａのまわりをＰ型層１９で囲み、高濃度Ｐ層１
８を介して接地する。これにより、ドレイン側で発生し
た正孔がソース側に蓄積することによりソース側の基板
内の電界を弱め、一方、その高濃度正孔領域１５がドレ
イン側５にのびることによってドレイン側５での電界を
強めてブレークダウンする、ということを抑制する。 【効果】 ゲート・ドレイン耐圧より、ドレイン・ソー
ス耐圧が問題となるプレーナ型のＦＥＴにおいて、ドレ
イン・ソース耐圧の向上を図ることができる。
Description
【０００１】
【産業上の利用分野】この発明は、電界効果トランジス
タ、及びその製造方法に関し、特に化合物半導体電界効
果型トランジスタのソース・ドレイン耐圧の向上に関す
るものである。
タ、及びその製造方法に関し、特に化合物半導体電界効
果型トランジスタのソース・ドレイン耐圧の向上に関す
るものである。
【０００２】
【従来の技術】図４に、従来の高融点ゲート型電界効果
トランジスタの構造の断面図を示す。図４において、４
は化合物半導体基板の半絶縁性ｉ層、またはｐ層であ
り、該化合物半導体基板４の表面領域には、これにｎ形
不純物を注入することにより、チャネルとなるｎ型活性
層が形成されている。このチャネルとなるｎ形活性層２
上には、形成されたＷＳｉ等からなる高融点金属ゲート
が形成される。上記チャネル層を形成するｎ形活性層２
の、上記ゲート電極１の両側には、不純物注入により，
ソース，ドレイン領域となる高濃度ｎ形層３ａ，３ｂが
形成される。該高濃度ｎ形ソース，ドレイン層４上には
ソース電極，ドレイン電極６，５が形成される。そし
て、Ａは、後述する衝突イオン化が起こる，ゲート，ド
レイン間のドレイン端側の高電界領域である。
トランジスタの構造の断面図を示す。図４において、４
は化合物半導体基板の半絶縁性ｉ層、またはｐ層であ
り、該化合物半導体基板４の表面領域には、これにｎ形
不純物を注入することにより、チャネルとなるｎ型活性
層が形成されている。このチャネルとなるｎ形活性層２
上には、形成されたＷＳｉ等からなる高融点金属ゲート
が形成される。上記チャネル層を形成するｎ形活性層２
の、上記ゲート電極１の両側には、不純物注入により，
ソース，ドレイン領域となる高濃度ｎ形層３ａ，３ｂが
形成される。該高濃度ｎ形ソース，ドレイン層４上には
ソース電極，ドレイン電極６，５が形成される。そし
て、Ａは、後述する衝突イオン化が起こる，ゲート，ド
レイン間のドレイン端側の高電界領域である。
【０００３】上記構造の化合物半導体電界効果トランジ
スタにおいて、ソース及びドレイン電極６，５間に大き
な電流が流れている場合の耐圧、即ち、ドレイン耐圧
が、どのようにして決まるかを、図５を参照して以下に
述べる。
スタにおいて、ソース及びドレイン電極６，５間に大き
な電流が流れている場合の耐圧、即ち、ドレイン耐圧
が、どのようにして決まるかを、図５を参照して以下に
述べる。
【０００４】図５(a),(b),(c) 中、１は高融点金属ゲー
ト、２はｎ型チャネル層、３ａ，３ｂはそれぞれソー
ス、ドレイン高濃度ｎ型層、７は上記チャネル層２中に
形成されるゲート下空乏層、８はゲート下空乏層７中を
ソース領域３ａからドレイン領域３ｂへ流れる電子の流
れ、９はゲート下空乏層７中の電子の流れ８のドレイン
端での終端部分である衝突イオン化の起こる領域、１０
は衝突イオン化でエネルギーを失った電子、１１は衝突
イオン化で生じた正孔である。また、１２はソース領
域、１３はゲート領域、１４はドレイン領域、１５は正
孔の流れ、１６は正孔濃度の高くなった領域であり、Ｅ
ｃは化合物半導体の伝導帯エネルギー、Ｅｖは価電子帯
エネルギーである。
ト、２はｎ型チャネル層、３ａ，３ｂはそれぞれソー
ス、ドレイン高濃度ｎ型層、７は上記チャネル層２中に
形成されるゲート下空乏層、８はゲート下空乏層７中を
ソース領域３ａからドレイン領域３ｂへ流れる電子の流
れ、９はゲート下空乏層７中の電子の流れ８のドレイン
端での終端部分である衝突イオン化の起こる領域、１０
は衝突イオン化でエネルギーを失った電子、１１は衝突
イオン化で生じた正孔である。また、１２はソース領
域、１３はゲート領域、１４はドレイン領域、１５は正
孔の流れ、１６は正孔濃度の高くなった領域であり、Ｅ
ｃは化合物半導体の伝導帯エネルギー、Ｅｖは価電子帯
エネルギーである。
【０００５】また、図６は、上記図５(b) のＤ−Ｄ’線
にそった深さを横軸にとり、縦軸に該各深さ位置でのエ
ネルギーの大きさをとったエネルギーバンド構造を示す
図である。
にそった深さを横軸にとり、縦軸に該各深さ位置でのエ
ネルギーの大きさをとったエネルギーバンド構造を示す
図である。
【０００６】本電界効果トランジスタの動作において、
ｎ形チャネル層２中をソース側６からドレイン側５に向
けて流れる電子は、ゲート・ドレイン間に形成される高
電界領域Ａの高電界により加速され、ドレイン端９にお
いて衝突イオン化を起こし、電子・正孔対１０，１１を
生成する（図５(a) ）。
ｎ形チャネル層２中をソース側６からドレイン側５に向
けて流れる電子は、ゲート・ドレイン間に形成される高
電界領域Ａの高電界により加速され、ドレイン端９にお
いて衝突イオン化を起こし、電子・正孔対１０，１１を
生成する（図５(a) ）。
【０００７】該ドレイン端１において生成した正孔は、
図５(b) の破線で示すように、ソース側６に引かれて移
動するが、ｎ形チャネル層２と半絶縁ｉ層（またはＰ
層）４との間に存在する３〜４Ｖのポテンシャルの壁の
ために、ソース側６には定常状態で正孔濃度の高い領域
１６が生じる（図５(b) ）。
図５(b) の破線で示すように、ソース側６に引かれて移
動するが、ｎ形チャネル層２と半絶縁ｉ層（またはＰ
層）４との間に存在する３〜４Ｖのポテンシャルの壁の
ために、ソース側６には定常状態で正孔濃度の高い領域
１６が生じる（図５(b) ）。
【０００８】そして、さらに電界が強くなると、上記電
子の高電界による加速がさらに強くなり、ドレイン端９
における衝突イオン化が増大するから、より一層、電子
・正孔対生成量が多くなり、ソース側６の高濃度正孔領
域１６’は、図５(c) に示すように、ドレイン側５にま
で伸びるようになる。
子の高電界による加速がさらに強くなり、ドレイン端９
における衝突イオン化が増大するから、より一層、電子
・正孔対生成量が多くなり、ソース側６の高濃度正孔領
域１６’は、図５(c) に示すように、ドレイン側５にま
で伸びるようになる。
【０００９】そして、上記の過程の結果により、上記ド
レイン側５にまで伸びた高濃度正孔領域１６’の電界は
弱くなることとなり、これにより該高濃度正孔領域１
６’とドレイン端９間の距離が小さくなる結果、ドレイ
ン５端の電界は一層強くなる。したがって、ドレイン端
９では、電子・正孔対の生成が一層多くなり、正帰還が
かかった状態となり、ついにブレークダウンが起こるこ
ととなる。
レイン側５にまで伸びた高濃度正孔領域１６’の電界は
弱くなることとなり、これにより該高濃度正孔領域１
６’とドレイン端９間の距離が小さくなる結果、ドレイ
ン５端の電界は一層強くなる。したがって、ドレイン端
９では、電子・正孔対の生成が一層多くなり、正帰還が
かかった状態となり、ついにブレークダウンが起こるこ
ととなる。
【００１０】即ち、本電界効果トランジスタでは、上記
高濃度正孔領域では、自由に移動できる正孔があること
により、これがこれにかかる電界を打ち消すように動い
て電界が弱くなるが、このようにしてますます正孔が多
く形成され、かつこれがよりドレイン側に形成されるよ
うになると、ますます該高濃度正孔領域とドレイン側と
の間の電界が強くなり、これにより、該ドレイン端での
ｐｎ接合が破壊し、ブレークダウンが起こる，というこ
ととなるものである。以上のような過程により、上記従
来の電界効果トランジスタでは、ドレイン耐圧は決まる
ものである。
高濃度正孔領域では、自由に移動できる正孔があること
により、これがこれにかかる電界を打ち消すように動い
て電界が弱くなるが、このようにしてますます正孔が多
く形成され、かつこれがよりドレイン側に形成されるよ
うになると、ますます該高濃度正孔領域とドレイン側と
の間の電界が強くなり、これにより、該ドレイン端での
ｐｎ接合が破壊し、ブレークダウンが起こる，というこ
ととなるものである。以上のような過程により、上記従
来の電界効果トランジスタでは、ドレイン耐圧は決まる
ものである。
【００１１】
【発明が解決しようとする課題】従来の電界効果トラン
ジスタでは、上述のように、ドレイン端９で発生した正
孔がソース側の基板中に蓄積することとなる結果、ドレ
イン端９での電界強度を一層強くし、ひいては衝突電離
を促進してブレークダウン，即ちドレイン降伏が起こる
という問題があった。そして、このため、従来の電界効
果トランジスタでは、６〜７Ｖのドレイン耐圧しか得る
ことができなかった。
ジスタでは、上述のように、ドレイン端９で発生した正
孔がソース側の基板中に蓄積することとなる結果、ドレ
イン端９での電界強度を一層強くし、ひいては衝突電離
を促進してブレークダウン，即ちドレイン降伏が起こる
という問題があった。そして、このため、従来の電界効
果トランジスタでは、６〜７Ｖのドレイン耐圧しか得る
ことができなかった。
【００１２】この発明は、上記のような問題点を解消す
るためになされたもので、ドレイン耐圧を向上させるこ
とのできる電界効果トランジスタの構造を提供すること
を目的とし、また、この構造の製造方法を提供すること
を目的とする。
るためになされたもので、ドレイン耐圧を向上させるこ
とのできる電界効果トランジスタの構造を提供すること
を目的とし、また、この構造の製造方法を提供すること
を目的とする。
【００１３】
【課題を解決するための手段】この発明にかかる電界効
果トランジスタは、ソース側のｎ型高濃度をＰ型層で取
り囲むとともに、このＰ型層を接地する構成とし、この
構成によって、ドレイン端の高電界領域で発生しソース
側に流れてきた正孔がソース側に蓄積することなく、直
ちに接地電極に流れ込むようにしたものであり、これに
より、ソース側に蓄積した正孔によってドレイン端の電
界が強まることによりブレークダウンが起こるというこ
とを抑制するものである。
果トランジスタは、ソース側のｎ型高濃度をＰ型層で取
り囲むとともに、このＰ型層を接地する構成とし、この
構成によって、ドレイン端の高電界領域で発生しソース
側に流れてきた正孔がソース側に蓄積することなく、直
ちに接地電極に流れ込むようにしたものであり、これに
より、ソース側に蓄積した正孔によってドレイン端の電
界が強まることによりブレークダウンが起こるというこ
とを抑制するものである。
【００１４】即ち、この発明にかかる電界効果トランジ
スタは、化合物半導体基板上に形成された第１導電形チ
ャネル層上に金属−半導体接合をゲート電極として有す
る電界効果トランジスタにおいて、ソース領域を形成す
る高濃度第１導電形不純物層と、該ソース領域不純物層
上に形成されたソース電極と、該ソース領域不純物層の
下側、及び外側に、これを取り囲むように形成された第
２導電形不純物層と、上記第２導電形不純物層の上記ソ
ース領域不純物層の外側に形成された第２導電形高濃度
不純物層と、該第２導電形高濃度不純物層上に形成さ
れ、これとオーミックコンタクトをとる第２導電形層用
電極とを備え、上記ソース電極と、上記第２導電形層用
電極とをともに接地して構成したものである。
スタは、化合物半導体基板上に形成された第１導電形チ
ャネル層上に金属−半導体接合をゲート電極として有す
る電界効果トランジスタにおいて、ソース領域を形成す
る高濃度第１導電形不純物層と、該ソース領域不純物層
上に形成されたソース電極と、該ソース領域不純物層の
下側、及び外側に、これを取り囲むように形成された第
２導電形不純物層と、上記第２導電形不純物層の上記ソ
ース領域不純物層の外側に形成された第２導電形高濃度
不純物層と、該第２導電形高濃度不純物層上に形成さ
れ、これとオーミックコンタクトをとる第２導電形層用
電極とを備え、上記ソース電極と、上記第２導電形層用
電極とをともに接地して構成したものである。
【００１５】またこの発明の電界効果トランジスタは、
上記ソース領域高濃度第１導電形不純物層の下には上記
第２導電形不純物層を形成しないものとしたものであ
る。
上記ソース領域高濃度第１導電形不純物層の下には上記
第２導電形不純物層を形成しないものとしたものであ
る。
【００１６】またこの発明にかかる電界効果トランジス
タの製造方法は、第１導電形チャネル層上に金属−半導
体接合をゲート電極として有する電界効果トランジスタ
を製造する方法において、化合物半導体基板上に第１導
電形チャネル層を形成する工程と、高融点金属を上記基
板上全面に形成した後、これをエッチング加工し、ゲー
ト電極を形成する工程と、該化合物半導体基板上の全面
に絶縁膜を形成し、これを異方性エッチングによりエッ
チバックし、上記高融点金属ゲート電極の側壁にサイド
ウォールを形成する工程と、上記高融点金属ゲート並び
に上記サイドウォール、およびソース側にのみ開口した
レジストパターンをマスクとして第２導電形不純物をイ
オン注入し、上記チャネル層下に第２導電形不純物層を
形成する工程と、上記レジストを除去した後、さらにト
ランジスタのソース・ドレインを形成する部分に開口し
たレジストパターンをマスクとして第１導電形不純物を
イオン注入し、第１導電形のソース，ドレイン不純物層
を形成する工程と、上記ソース領域高濃度不純物層の外
側の上記第２導電形不純物層中に拡散により高濃度第２
導電形不純物層を形成する工程と、上記高濃度第２導電
形不純物層上にこれとオーミックコンタクトする第２導
電形層用電極を形成する工程とを含むものである。
タの製造方法は、第１導電形チャネル層上に金属−半導
体接合をゲート電極として有する電界効果トランジスタ
を製造する方法において、化合物半導体基板上に第１導
電形チャネル層を形成する工程と、高融点金属を上記基
板上全面に形成した後、これをエッチング加工し、ゲー
ト電極を形成する工程と、該化合物半導体基板上の全面
に絶縁膜を形成し、これを異方性エッチングによりエッ
チバックし、上記高融点金属ゲート電極の側壁にサイド
ウォールを形成する工程と、上記高融点金属ゲート並び
に上記サイドウォール、およびソース側にのみ開口した
レジストパターンをマスクとして第２導電形不純物をイ
オン注入し、上記チャネル層下に第２導電形不純物層を
形成する工程と、上記レジストを除去した後、さらにト
ランジスタのソース・ドレインを形成する部分に開口し
たレジストパターンをマスクとして第１導電形不純物を
イオン注入し、第１導電形のソース，ドレイン不純物層
を形成する工程と、上記ソース領域高濃度不純物層の外
側の上記第２導電形不純物層中に拡散により高濃度第２
導電形不純物層を形成する工程と、上記高濃度第２導電
形不純物層上にこれとオーミックコンタクトする第２導
電形層用電極を形成する工程とを含むものである。
【００１７】またこの発明にかかる製造方法は、上記製
造方法において、上記チャネル層下に第２導電形不純物
層を形成する工程を省略したものである。
造方法において、上記チャネル層下に第２導電形不純物
層を形成する工程を省略したものである。
【００１８】
【作用】この発明におけるＰ形層は、ソース側に流れて
きた正孔を高濃度に蓄積しないようにするためにソース
側に設けたもので、該ソース側をＰ型層で囲み、上記正
孔を高濃度Ｐ型層を介して接地に逃がしてやることによ
り、従来のようにドレイン側で発生した正孔がソース側
に蓄積することによりソース側の基板内の電界を弱め、
一方、その高濃度正孔領域がドレイン側にのびることに
よってドレイン側でのドレイン端の電界が強くなる、と
いうことを抑制でき、ひいてはドレイン耐圧の向上をも
たらすことができる。
きた正孔を高濃度に蓄積しないようにするためにソース
側に設けたもので、該ソース側をＰ型層で囲み、上記正
孔を高濃度Ｐ型層を介して接地に逃がしてやることによ
り、従来のようにドレイン側で発生した正孔がソース側
に蓄積することによりソース側の基板内の電界を弱め、
一方、その高濃度正孔領域がドレイン側にのびることに
よってドレイン側でのドレイン端の電界が強くなる、と
いうことを抑制でき、ひいてはドレイン耐圧の向上をも
たらすことができる。
【００１９】
【実施例】実施例１．以下、この発明の一実施例を図に
ついて説明する。図１はこの発明の一実施例による電界
効果トランジスタを示し、図において、４は化合物半導
体基板、あるいは半絶縁性半導体層である。該化合物半
導体基板４の表面領域には、不純物濃度１〜５×１０17
cm3 ，膜厚約１０００オングストロームのチャネルとな
るｎ型活性層２が形成されている。上記チャネルとなる
ｎ形活性層２上には、ＷＳｉ等からなる高融点金属ゲー
ト１が形成されており、その高さは約３０００オングス
トローム，そのゲート長は約０．３〜０．４μｍ，であ
る。上記チャネル層を形成するｎ形活性層２の上記ゲー
ト電極１の両側部においては、ソース領域，ドレイン領
域を構成する，不純物濃度約５×１０18cm3の高濃度ｎ
形層３ａ，３ｂが、不純物注入により上記チャネル層よ
り若干深く形成される。ここで、ソース，ドレイン領域
間の間隔は約３μｍである。そして、上記高濃度ｎ層３
ａ、３ｂ上には、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース
電極６（ｎ側電極），ドレイン電極５が形成され、これ
らは約２５００オングストロームの厚みを有する。
ついて説明する。図１はこの発明の一実施例による電界
効果トランジスタを示し、図において、４は化合物半導
体基板、あるいは半絶縁性半導体層である。該化合物半
導体基板４の表面領域には、不純物濃度１〜５×１０17
cm3 ，膜厚約１０００オングストロームのチャネルとな
るｎ型活性層２が形成されている。上記チャネルとなる
ｎ形活性層２上には、ＷＳｉ等からなる高融点金属ゲー
ト１が形成されており、その高さは約３０００オングス
トローム，そのゲート長は約０．３〜０．４μｍ，であ
る。上記チャネル層を形成するｎ形活性層２の上記ゲー
ト電極１の両側部においては、ソース領域，ドレイン領
域を構成する，不純物濃度約５×１０18cm3の高濃度ｎ
形層３ａ，３ｂが、不純物注入により上記チャネル層よ
り若干深く形成される。ここで、ソース，ドレイン領域
間の間隔は約３μｍである。そして、上記高濃度ｎ層３
ａ、３ｂ上には、ＡｕＧｅ／Ｎｉ／Ａｕからなるソース
電極６（ｎ側電極），ドレイン電極５が形成され、これ
らは約２５００オングストロームの厚みを有する。
【００２０】また、ソース側の上記高濃度ｎ層３ａの外
側に接して、不純物濃度１×１０20cm-3のＰ型高濃度層
１８が形成される。該Ｐ型高濃度層１８上には、これに
接触してＰ型オーミック電極１７が設けられる。上記ソ
ース側の上記高濃度ｎ層４、及び上記Ｐ型高濃度層１８
の下には、深さ２０００〜３０００オングストローム，
不純物濃度約１０16〜１０18cm-3のＰ型層１９が設けら
れる。上記該Ｐ型層１８上には、Ｔｉ／Ｐｔ／Ａｕまた
はＴｉ／Ｍｏ／Ａｕからなる電極（ｐ側電極）が形成さ
れ、これは約２５００オングストロームの厚みを有す
る。そして、回路構成時には、このＰ型層１８上の電極
１７とソース電極６とは相互に接続され、ソース接地回
路が構成される。
側に接して、不純物濃度１×１０20cm-3のＰ型高濃度層
１８が形成される。該Ｐ型高濃度層１８上には、これに
接触してＰ型オーミック電極１７が設けられる。上記ソ
ース側の上記高濃度ｎ層４、及び上記Ｐ型高濃度層１８
の下には、深さ２０００〜３０００オングストローム，
不純物濃度約１０16〜１０18cm-3のＰ型層１９が設けら
れる。上記該Ｐ型層１８上には、Ｔｉ／Ｐｔ／Ａｕまた
はＴｉ／Ｍｏ／Ａｕからなる電極（ｐ側電極）が形成さ
れ、これは約２５００オングストロームの厚みを有す
る。そして、回路構成時には、このＰ型層１８上の電極
１７とソース電極６とは相互に接続され、ソース接地回
路が構成される。
【００２１】図１に示す本実施例１の構造では、ソース
側の高濃度ｎ層３ａの外側に接してＰ型高濃度層１８を
設けるとともに、該Ｐ型高濃度層１８、及びソース側高
濃度ｎ形層３ａの下にＰ型層１９を設け、上記Ｐ型高濃
度層１８の上からはオーミック電極１７を設けた構造と
したので、ドレイン側５において発生し、ソース側６に
流れる正孔は、Ｐ型高濃度層１８を介してＰ型オーミッ
ク電極１７により接地に流れる構造となっている。
側の高濃度ｎ層３ａの外側に接してＰ型高濃度層１８を
設けるとともに、該Ｐ型高濃度層１８、及びソース側高
濃度ｎ形層３ａの下にＰ型層１９を設け、上記Ｐ型高濃
度層１８の上からはオーミック電極１７を設けた構造と
したので、ドレイン側５において発生し、ソース側６に
流れる正孔は、Ｐ型高濃度層１８を介してＰ型オーミッ
ク電極１７により接地に流れる構造となっている。
【００２２】したがって、ドレイン端９で発生した正孔
は、ソース側に流れても該ソース側の基板中に蓄積する
ことがなく接地に流れることとなり、その結果、従来の
ように、該正孔がソース側で蓄積されてドレイン端９で
の電界強度が一層強くなり、ついにはブレークダウンを
生ずるというようなことが全くなくなり、電界効果トラ
ンジスタのドレイン耐圧を大きく向上させることができ
る。そして、かかる構造により、本実施例では１０Ｖ以
上の耐圧が得られたものである。
は、ソース側に流れても該ソース側の基板中に蓄積する
ことがなく接地に流れることとなり、その結果、従来の
ように、該正孔がソース側で蓄積されてドレイン端９で
の電界強度が一層強くなり、ついにはブレークダウンを
生ずるというようなことが全くなくなり、電界効果トラ
ンジスタのドレイン耐圧を大きく向上させることができ
る。そして、かかる構造により、本実施例では１０Ｖ以
上の耐圧が得られたものである。
【００２３】ここで、本発明はドレイン耐圧を向上する
ための技術に関するものであるが、完全にプレーナなＦ
ＥＴにおいては、ゲート・ドレイン間電圧が増大してい
くと、ドレイン電流があまり大きくならないうちにゲー
ト・ドレイン間破壊が起こり、降伏してしまうこととな
る。即ち、プレーナ形のＦＥＴにおいては、ゲート・ド
レイン降伏電圧は常にリセス形ＦＥＴより低いもので、
このゲート・ドレイン降伏電圧（ゲート耐圧に相当）が
低いという問題点を解決するために、ゲートをオフセッ
トしたり、また、リセス形ゲートを設けることが行われ
ている。しかるに、このようなリセス形のＭＥＳＦＥＴ
においては、該リセス形にすることにより、ゲート耐圧
が向上し、これによってドレイン耐圧も同時に向上する
こととなるが、かかるリセス形ＭＥＳＦＥＴにおいては
リセスエッチングをしなければならず、その製造が煩雑
になるという問題がある。
ための技術に関するものであるが、完全にプレーナなＦ
ＥＴにおいては、ゲート・ドレイン間電圧が増大してい
くと、ドレイン電流があまり大きくならないうちにゲー
ト・ドレイン間破壊が起こり、降伏してしまうこととな
る。即ち、プレーナ形のＦＥＴにおいては、ゲート・ド
レイン降伏電圧は常にリセス形ＦＥＴより低いもので、
このゲート・ドレイン降伏電圧（ゲート耐圧に相当）が
低いという問題点を解決するために、ゲートをオフセッ
トしたり、また、リセス形ゲートを設けることが行われ
ている。しかるに、このようなリセス形のＭＥＳＦＥＴ
においては、該リセス形にすることにより、ゲート耐圧
が向上し、これによってドレイン耐圧も同時に向上する
こととなるが、かかるリセス形ＭＥＳＦＥＴにおいては
リセスエッチングをしなければならず、その製造が煩雑
になるという問題がある。
【００２４】これに対し、本発明の方法を用いれば、ト
ランジスタ構造はプレーナ形としたまま、ゲートオフセ
ットと、この本発明方法とを併用することによって、ゲ
ート耐圧より先にドレイン耐圧が問題となるプレーナ形
でありながら、高いドレイン耐圧を有するＭＥＳＦＥＴ
を得ることができるものである。
ランジスタ構造はプレーナ形としたまま、ゲートオフセ
ットと、この本発明方法とを併用することによって、ゲ
ート耐圧より先にドレイン耐圧が問題となるプレーナ形
でありながら、高いドレイン耐圧を有するＭＥＳＦＥＴ
を得ることができるものである。
【００２５】以下、これを図７を用いてより詳細に説明
すると、リセス型の電界効果トランジスタでは、ゲート
直下のチャネル層の厚さに比べて外部ソース・ドレイン
層（オーミックコンタクト形成層）が厚く、正孔がドレ
イン側まで伸びてきても、その影響でゲート・ドレイン
間の電界が強められるという効果が抑制され、プレーナ
型に比べると、ソース・ドレイン間電流が多く流れてい
るときのソース・ドレイン間の降伏、即ち、図７のドレ
イン・ソース間電圧−ドレイン電流特性におけるＣ部分
での破壊，降伏よりも、電流が小さいときのゲート・ド
レイン間の破壊による降伏、即ち、図７の特性における
Ｂ部分での破壊，降伏が先に起こることとなり、従って
ドレイン耐圧に比較すると、ゲート耐圧は低いものであ
ることとなる。
すると、リセス型の電界効果トランジスタでは、ゲート
直下のチャネル層の厚さに比べて外部ソース・ドレイン
層（オーミックコンタクト形成層）が厚く、正孔がドレ
イン側まで伸びてきても、その影響でゲート・ドレイン
間の電界が強められるという効果が抑制され、プレーナ
型に比べると、ソース・ドレイン間電流が多く流れてい
るときのソース・ドレイン間の降伏、即ち、図７のドレ
イン・ソース間電圧−ドレイン電流特性におけるＣ部分
での破壊，降伏よりも、電流が小さいときのゲート・ド
レイン間の破壊による降伏、即ち、図７の特性における
Ｂ部分での破壊，降伏が先に起こることとなり、従って
ドレイン耐圧に比較すると、ゲート耐圧は低いものであ
ることとなる。
【００２６】これに対し、プレーナ型の電界効果トラン
ジスタでは、ゲート・ドレイン間の距離を大きくするこ
とによってゲート・ドレイン間耐圧は大きくすることが
できるが、電流がたくさん流れているときのドレイン・
ソース間耐圧は、ゲート・ドレイン間の距離を大きくす
ることによってもこれを向上することができず、上記図
６のＣ部分での破壊が先に起こり、これを向上すること
が必要となるものである。
ジスタでは、ゲート・ドレイン間の距離を大きくするこ
とによってゲート・ドレイン間耐圧は大きくすることが
できるが、電流がたくさん流れているときのドレイン・
ソース間耐圧は、ゲート・ドレイン間の距離を大きくす
ることによってもこれを向上することができず、上記図
６のＣ部分での破壊が先に起こり、これを向上すること
が必要となるものである。
【００２７】以上のように、本発明の実施例１による電
界効果トランジスタでは、ドレイン側５に形成される高
電界領域によりドレイン側５からソース側６に流れてき
た正孔を高濃度に蓄積しないようにするために、ソース
領域３ａの外側にＰ形層１９を設け、しかも該Ｐ形層１
９を該ソース領域３ａを囲むように形成し、上記正孔を
上記高濃度Ｐ型層１８を介して接地に逃がしてやるよう
にしたので、従来のようにドレイン側で発生した正孔が
ソース側に蓄積することによりソース側の基板内の電界
を弱め、一方、その高濃度正孔領域がドレイン側にのび
ることによってドレイン側でのドレイン端の電界が強く
なる、ということを抑制でき、これによりプレーナ形Ｆ
ＥＴのドレイン耐圧を大きく向上することができる効果
が得られる。
界効果トランジスタでは、ドレイン側５に形成される高
電界領域によりドレイン側５からソース側６に流れてき
た正孔を高濃度に蓄積しないようにするために、ソース
領域３ａの外側にＰ形層１９を設け、しかも該Ｐ形層１
９を該ソース領域３ａを囲むように形成し、上記正孔を
上記高濃度Ｐ型層１８を介して接地に逃がしてやるよう
にしたので、従来のようにドレイン側で発生した正孔が
ソース側に蓄積することによりソース側の基板内の電界
を弱め、一方、その高濃度正孔領域がドレイン側にのび
ることによってドレイン側でのドレイン端の電界が強く
なる、ということを抑制でき、これによりプレーナ形Ｆ
ＥＴのドレイン耐圧を大きく向上することができる効果
が得られる。
【００２８】実施例２．図２はこの発明の第２の実施例
による電界効果トランジスタを示す。図において、２０
は半導体基板４と上記チャネル層２との間に設けられた
不純物濃度約１０16cm-3Ｐ型層であり、このＰ形層２０
を新たに設けた以外は上記実施例１と全く同じであり、
その動作，作用も、図１の実施例１とほとんど同じであ
るが、さらに、チャネル下に生じるＰ−ｎ接合により実
効的なチャネル厚を薄くすることが可能で、トランジス
タの利得が向上するという効果がある。
による電界効果トランジスタを示す。図において、２０
は半導体基板４と上記チャネル層２との間に設けられた
不純物濃度約１０16cm-3Ｐ型層であり、このＰ形層２０
を新たに設けた以外は上記実施例１と全く同じであり、
その動作，作用も、図１の実施例１とほとんど同じであ
るが、さらに、チャネル下に生じるＰ−ｎ接合により実
効的なチャネル厚を薄くすることが可能で、トランジス
タの利得が向上するという効果がある。
【００２９】実施例３．図３は、本発明の第３の実施例
による電界効果トランジスタの製造方法を示す断面図で
あり、本実施例３は、上記図１の実施例１の電界効果ト
ランジスタを製造する方法についてのものである。以
下、本実施例３の製造方法を図３を用いて説明する。ま
ず、化合物半導体基板４上に濃度約１〜５×１０17cm-3
のｎ型チャンネル層２を形成する（図３(a) ）。
による電界効果トランジスタの製造方法を示す断面図で
あり、本実施例３は、上記図１の実施例１の電界効果ト
ランジスタを製造する方法についてのものである。以
下、本実施例３の製造方法を図３を用いて説明する。ま
ず、化合物半導体基板４上に濃度約１〜５×１０17cm-3
のｎ型チャンネル層２を形成する（図３(a) ）。
【００３０】次に、高融点金属１，例えばＷＳｉを全面
にスパッタした後、これをレジストマスク２０をマスク
として、ＣＨＦ3 ＋ＳＦ6 ガスを用いたドライエッチン
グを行うことによりゲート形状に加工し、ゲート電極１
を形成する（図３(b) ）。
にスパッタした後、これをレジストマスク２０をマスク
として、ＣＨＦ3 ＋ＳＦ6 ガスを用いたドライエッチン
グを行うことによりゲート形状に加工し、ゲート電極１
を形成する（図３(b) ）。
【００３１】次に、上記マスク２０を除去した後、全面
にＳｉＯ絶縁膜２１を約３０００オングストローム厚に
形成し、これをＣＨＦ3 ＋Ｏ2 ガスを用いた異方性エッ
チングによりエッチバックすることにより、横幅約３０
００オングストロームのサイドウォール２１ａを形成す
る（図３(c) ）。
にＳｉＯ絶縁膜２１を約３０００オングストローム厚に
形成し、これをＣＨＦ3 ＋Ｏ2 ガスを用いた異方性エッ
チングによりエッチバックすることにより、横幅約３０
００オングストロームのサイドウォール２１ａを形成す
る（図３(c) ）。
【００３２】次に、ソース側にのみ開口（２２ａ）した
レジストパターン２２を形成し、その開口２２ａからＰ
型不純物、例えばＭｇを、ｎ型チャネル層２をＰ型に反
転できる程度、あるいはそれ以上に、かつ深いところ、
ピーク位置約２０００オングストロームの位置に濃度ピ
ークが来るようにイオン注入し、Ｐ型層１９を形成する
（図３(d) ）。
レジストパターン２２を形成し、その開口２２ａからＰ
型不純物、例えばＭｇを、ｎ型チャネル層２をＰ型に反
転できる程度、あるいはそれ以上に、かつ深いところ、
ピーク位置約２０００オングストロームの位置に濃度ピ
ークが来るようにイオン注入し、Ｐ型層１９を形成する
（図３(d) ）。
【００３３】次に、ソース領域３ａからドレイン領域３
ｂにわたる領域上で開口（２３ａ）したレジストパター
ン２３を形成し、その開口２３ａから、ｎ型不純物、例
えばＳｉをイオン注入し、レジストを除去した後、５０
０〜５５０°Ｃの温度に加熱してアニールを行い、注入
した上記不純物を拡散させて、ソース領域３ａ，ドレイ
ン領域３ｂを形成する（図３(e) ）。
ｂにわたる領域上で開口（２３ａ）したレジストパター
ン２３を形成し、その開口２３ａから、ｎ型不純物、例
えばＳｉをイオン注入し、レジストを除去した後、５０
０〜５５０°Ｃの温度に加熱してアニールを行い、注入
した上記不純物を拡散させて、ソース領域３ａ，ドレイ
ン領域３ｂを形成する（図３(e) ）。
【００３４】次に、ソース側の上記ソース領域３ａの外
側（ドレイン領域３ｂ側と反対側）に、開口部２４ａを
有する絶縁膜２４、例えばプラズマＳｉＮ膜を形成した
後、その上にＺｎＯ膜２５をスパッタし、上記ＳｉＮ膜
２４をマスクとしてその開口２４ａ部の上記ＺｎＯ膜２
５から、固相拡散により上記Ｐ型層１９中にＺｎを拡散
し、濃度約１×１０20cm-3のＰ型高濃度層１８を形成す
る（図３(f) ）。
側（ドレイン領域３ｂ側と反対側）に、開口部２４ａを
有する絶縁膜２４、例えばプラズマＳｉＮ膜を形成した
後、その上にＺｎＯ膜２５をスパッタし、上記ＳｉＮ膜
２４をマスクとしてその開口２４ａ部の上記ＺｎＯ膜２
５から、固相拡散により上記Ｐ型層１９中にＺｎを拡散
し、濃度約１×１０20cm-3のＰ型高濃度層１８を形成す
る（図３(f) ）。
【００３５】次に、ソース領域３ａ，ドレイン領域３ｂ
上，及び上記Ｚｎ拡散層１８上に、上記材料からなるオ
ーミック電極５，６，１７をそれぞれ形成する（図４
(g) ）。
上，及び上記Ｚｎ拡散層１８上に、上記材料からなるオ
ーミック電極５，６，１７をそれぞれ形成する（図４
(g) ）。
【００３６】このような本実施例３の製造方法では、図
１の構造の電界効果トランジスタを容易に製造すること
ができる効果が得られる。
１の構造の電界効果トランジスタを容易に製造すること
ができる効果が得られる。
【００３７】実施例４．本実施例４は、上記図２の実施
例２の電界効果トランジスタを製造する方法についての
ものである。本実施例４は、上記図３に示した実施例３
の電界効果トランジスタの製造方法において、同図(d)
のＰ型層１９を形成する工程を省略するのみでよく、上
記実施例２の電界効果トランジスタを同様に容易に製造
することができる効果が得られる。
例２の電界効果トランジスタを製造する方法についての
ものである。本実施例４は、上記図３に示した実施例３
の電界効果トランジスタの製造方法において、同図(d)
のＰ型層１９を形成する工程を省略するのみでよく、上
記実施例２の電界効果トランジスタを同様に容易に製造
することができる効果が得られる。
【００３８】実施例５．本実施例５は、上記図１の電界
効果トランジスタを製造する方法に関するものである。
本実施例５は、図３に示した上記実施例３の電界効果ト
ランジスタの製造方法において、図３(a) に示した第１
の工程で、ｎ型チャンネル層２下にあらかじめＰ型層１
９を形成しておき、一方、これに対応して、図３(d) の
工程を省略したものである。本実施例４では、図１の構
造の電界効果トランジスタを、上記実施例３の場合よ
り、より容易に得ることができる効果が得られる。
効果トランジスタを製造する方法に関するものである。
本実施例５は、図３に示した上記実施例３の電界効果ト
ランジスタの製造方法において、図３(a) に示した第１
の工程で、ｎ型チャンネル層２下にあらかじめＰ型層１
９を形成しておき、一方、これに対応して、図３(d) の
工程を省略したものである。本実施例４では、図１の構
造の電界効果トランジスタを、上記実施例３の場合よ
り、より容易に得ることができる効果が得られる。
【００３９】ところで従来、特開昭６１−２６４７６４
号公報には、不揮発性半導体メモリにおいて、Ｎ+ のソ
ース拡散層に隣接するＰ+ の高濃度の拡散層を設け、電
荷をアースに逃がす構成としたものが記載されている
が、これは正孔がフローティングゲートに入ってしまう
のを防止することを目的としており、本発明者のように
ＦＥＴの耐圧をあげるという主旨のものではない。
号公報には、不揮発性半導体メモリにおいて、Ｎ+ のソ
ース拡散層に隣接するＰ+ の高濃度の拡散層を設け、電
荷をアースに逃がす構成としたものが記載されている
が、これは正孔がフローティングゲートに入ってしまう
のを防止することを目的としており、本発明者のように
ＦＥＴの耐圧をあげるという主旨のものではない。
【００４０】より詳しくは、この公報記載の技術では、
ソースにＰ層を設けて接地した構成により、ソース側に
正孔を逃がしてやるようにしたのは同じであるが、基本
的にこれはＳｉデバイスであり、本発明が化合物半導体
ＭＥＳＦＥＴについてのものであるのと全く異なり、ま
たこのため、この先行技術は本発明者のようにドレイン
耐圧の向上という観点からＰ層を入れたものではなく、
その動作メカニズムは全く異なるものである。
ソースにＰ層を設けて接地した構成により、ソース側に
正孔を逃がしてやるようにしたのは同じであるが、基本
的にこれはＳｉデバイスであり、本発明が化合物半導体
ＭＥＳＦＥＴについてのものであるのと全く異なり、ま
たこのため、この先行技術は本発明者のようにドレイン
耐圧の向上という観点からＰ層を入れたものではなく、
その動作メカニズムは全く異なるものである。
【００４１】また勿論、従来から回路素子間の干渉をな
くすためにＰ領域を設け、これを接地に接続するように
した技術はあるが、これらの従来の技術は、回路間に接
地を設けるものであり、１つのＦＥＴの中でＰ領域を設
けこれを接地するようにしたものではない。
くすためにＰ領域を設け、これを接地に接続するように
した技術はあるが、これらの従来の技術は、回路間に接
地を設けるものであり、１つのＦＥＴの中でＰ領域を設
けこれを接地するようにしたものではない。
【００４２】
【発明の効果】以上のように、この発明にかかる電界効
果トランジスタ及びその製造方法によれば、ソース側の
高濃度ｎ層を取り囲むようにＰ層を形成し、ソースを高
濃度Ｐ層を介して接地するようにしたので、従来のよう
に、ドレイン端で発生した正孔がソース側に蓄積し、こ
れによりソース側の基板内の電界を弱め、一方、その高
濃度正孔領域がドレイン側にのびることによってドレイ
ン側での電界を強めてブレークダウンが起こる、という
ことを抑制することができ、ドレイン側でのドレイン耐
圧を大きく向上させることができる効果がある。
果トランジスタ及びその製造方法によれば、ソース側の
高濃度ｎ層を取り囲むようにＰ層を形成し、ソースを高
濃度Ｐ層を介して接地するようにしたので、従来のよう
に、ドレイン端で発生した正孔がソース側に蓄積し、こ
れによりソース側の基板内の電界を弱め、一方、その高
濃度正孔領域がドレイン側にのびることによってドレイ
ン側での電界を強めてブレークダウンが起こる、という
ことを抑制することができ、ドレイン側でのドレイン耐
圧を大きく向上させることができる効果がある。
【図１】本発明の第１の実施例による電界効果トランジ
スタの断面構造を示す図である。
スタの断面構造を示す図である。
【図２】本発明の第２の実施例による電界効果トランジ
スタの断面構造を示す図である。
スタの断面構造を示す図である。
【図３】本発明の第３の実施例である，上記実施例１の
電界効果トランジスタを製造する方法の製造フローを示
す図である。
電界効果トランジスタを製造する方法の製造フローを示
す図である。
【図４】従来の高融点金属ゲート電界効果トランジスタ
の断面図である。
の断面図である。
【図５】従来の高融点金属ゲート電界効果トランジスタ
のドレイン耐圧を説明するための模式図である。
のドレイン耐圧を説明するための模式図である。
【図６】上記図５(b) のＤ−Ｄ’線にそった深さを横軸
にとり、縦軸に該各位置のエネルギーの大きさをとった
ときのエネルギーバンド構造を示す図である。
にとり、縦軸に該各位置のエネルギーの大きさをとった
ときのエネルギーバンド構造を示す図である。
【図７】電界効果トランジスタのドレイン・ソース間電
圧−ドレイン電流特性と、プレーナ型電界効果トランジ
スタのドレイン・ソース間降伏，リセス型電界効果トラ
ンジスタのゲート・ドレイン間降伏との関係を示す図で
ある。
圧−ドレイン電流特性と、プレーナ型電界効果トランジ
スタのドレイン・ソース間降伏，リセス型電界効果トラ
ンジスタのゲート・ドレイン間降伏との関係を示す図で
ある。
１ 高融点金属ゲート ２ ｎ型チャンネル層 ３ａ，３ｂ 高濃度ｎ型ソース，ドレイン領域 ４ 化合物半導体基板 ５ ドレイン電極 ６ ソース電極 ７ ゲート下空乏層 ８ 電子の流れ ９ 衝突イオン化の起こる領域（ドレイン
端） １０ 衝突イオン化でエネルギーを失った電子 １１ 衝突イオン化で生じた正孔 １６ 正孔濃度の高くなった領域 １７ Ｐ型オーミック電極 １８ Ｐ型高濃度層 １９ Ｐ型層 ２０，２２，２３ レジスト ２２ａ，２３ａ レジスト開口 ２１，２１ａ 絶縁膜，そのサイドウォール ２４ ＳｉＮ膜 ２５ ＺｎＯ固相拡散膜 Ｅｃ 化合物半導体の伝導帯エネルギー Ｅｖ 価電子帯エネルギー
端） １０ 衝突イオン化でエネルギーを失った電子 １１ 衝突イオン化で生じた正孔 １６ 正孔濃度の高くなった領域 １７ Ｐ型オーミック電極 １８ Ｐ型高濃度層 １９ Ｐ型層 ２０，２２，２３ レジスト ２２ａ，２３ａ レジスト開口 ２１，２１ａ 絶縁膜，そのサイドウォール ２４ ＳｉＮ膜 ２５ ＺｎＯ固相拡散膜 Ｅｃ 化合物半導体の伝導帯エネルギー Ｅｖ 価電子帯エネルギー
【手続補正書】
【提出日】平成６年４月１３日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】該ドレイン端１において生成した正孔は、
図５(b) の破線で示すように、ソース側６に引かれて移
動するが、ｎ形チャネル層２と半絶縁ｉ層（またはＰ
層）４との間に存在する〜１Ｖのポテンシャルの壁のた
めに、ソース側６には定常状態で正孔濃度の高い領域１
６が生じる（図５(b) ）。
図５(b) の破線で示すように、ソース側６に引かれて移
動するが、ｎ形チャネル層２と半絶縁ｉ層（またはＰ
層）４との間に存在する〜１Ｖのポテンシャルの壁のた
めに、ソース側６には定常状態で正孔濃度の高い領域１
６が生じる（図５(b) ）。
Claims (4)
- 【請求項１】 化合物半導体基板上に形成された第１導
電形チャネル層上に金属−半導体接合をゲート電極とし
て有する電界効果トランジスタにおいて、 ソース領域を形成する高濃度第１導電形不純物層と、 該ソース領域不純物層上に形成されたソース電極と、 該ソース領域不純物層の下側、及び外側に、これを取り
囲むように形成された第２導電形不純物層と、 上記第２導電形不純物層の上記ソース領域不純物層の外
側に形成された第２導電形高濃度不純物層と、 該第２導電形高濃度不純物層上に形成され、これとオー
ミックコンタクトをとる第２導電形層用電極とを備え、 上記ソース電極と、上記第２導電形層用電極とは、とも
に接地されていることを特徴とする電界効果トランジス
タ。 - 【請求項２】 請求項１記載の電界効果トランジスタに
おいて、 上記ソース領域高濃度不純物層の下には、上記第２導電
形不純物層が形成されていないことを特徴とする電界効
果トランジスタ。 - 【請求項３】 請求項１記載の化合物半導体基板上に形
成された第１導電形チャネル層上に金属−半導体接合を
ゲート電極として有する電界効果トランジスタを製造す
る方法において、 化合物半導体基板上に第１導電形チャネル層を形成する
工程と、 高融点金属を上記基板上全面に形成した後これをエッチ
ング加工し、ゲート電極を形成する工程と、 該化合物半導体基板上の全面に絶縁膜を形成し、これを
異方性エッチングによりエッチバックし、上記高融点金
属ゲート電極の側壁にサイドウォールを形成する工程
と、 上記高融点金属ゲート並びに上記サイドウォール、およ
びソース側にのみ開口したレジストパターンをマスクと
して第２導電形不純物をイオン注入し、上記チャネル層
下に第２導電形不純物層を形成する工程と、 上記レジストを除去した後、さらにトランジスタのソー
ス・ドレインを形成する部分に開口したレジストパター
ンをマスクとして第１導電形不純物をイオン注入し、第
１導電形のソース，ドレイン不純物層を形成する工程
と、 上記ソース領域高濃度不純物層の外側の上記第２導電形
不純物層中に拡散により高濃度第２導電形不純物層を形
成する工程と、 上記高濃度第２導電形不純物層上にこれとオーミックコ
ンタクトする第２導電形層用電極を形成する工程とを含
むことを特徴とする電界効果トランジスタの製造方法。 - 【請求項４】 請求項２記載の電界効果トランジスタを
製造する請求項３記載の製造方法において、 上記チャネル層下に第２導電形不純物層を形成する工程
を省略したことを特徴とする電界効果トランジスタの製
造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138093A JPH06283553A (ja) | 1993-03-30 | 1993-03-30 | 電界効果トランジスタ、及びその製造方法 |
| DE1993611093 DE69311093T2 (de) | 1993-03-30 | 1993-09-08 | Feldeffekttransistor |
| EP93114430A EP0622852B1 (en) | 1993-03-30 | 1993-09-08 | A field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7138093A JPH06283553A (ja) | 1993-03-30 | 1993-03-30 | 電界効果トランジスタ、及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283553A true JPH06283553A (ja) | 1994-10-07 |
Family
ID=13458847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7138093A Pending JPH06283553A (ja) | 1993-03-30 | 1993-03-30 | 電界効果トランジスタ、及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0622852B1 (ja) |
| JP (1) | JPH06283553A (ja) |
| DE (1) | DE69311093T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000349096A (ja) | 1999-06-01 | 2000-12-15 | Matsushita Electric Ind Co Ltd | 化合物電界効果トランジスタおよびその製造方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4394674A (en) * | 1979-10-09 | 1983-07-19 | Nippon Electric Co., Ltd. | Insulated gate field effect transistor |
| US4636822A (en) * | 1984-08-27 | 1987-01-13 | International Business Machines Corporation | GaAs short channel lightly doped drain MESFET structure and fabrication |
| JPS6459961A (en) * | 1987-08-31 | 1989-03-07 | Toshiba Corp | Semiconductor device |
| JPH0366167A (ja) * | 1989-08-04 | 1991-03-20 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果型半導体装置 |
| JPH0475387A (ja) * | 1990-07-18 | 1992-03-10 | Sony Corp | Ｍｉｓ型半導体装置 |
-
1993
- 1993-03-30 JP JP7138093A patent/JPH06283553A/ja active Pending
- 1993-09-08 EP EP93114430A patent/EP0622852B1/en not_active Expired - Lifetime
- 1993-09-08 DE DE1993611093 patent/DE69311093T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0622852A1 (en) | 1994-11-02 |
| DE69311093D1 (de) | 1997-07-03 |
| DE69311093T2 (de) | 1997-12-04 |
| EP0622852B1 (en) | 1997-05-28 |
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