JPH0366167A - 電界効果型半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速動作と高耐圧動作とを実現可能にする電
界効果型半導体装置に関するものである。

〔従来の技術〕

従来の電界効果型半導体装置の一例を第６図に　１− ２ 示して説明する。第６図（−）はこの半導体装置の断面
図であり１１は単結晶半導体基板、２は第１導電形例え
ばｐ形の能動層３と半導体基板１とを電気的に絶縁する
ための絶縁膜、４はゲート絶縁膜、５は第２導電形例え
ばｎ形のソース領域、６は第２導電形例えばｎ　形のド
レイン領域、７はゲト電極、８は配線間を電気的に絶縁
するための絶縁膜、９はソース電極、１０はドレイン電
極である。

この種の半導体装置においては、ゲート電極７側から広
がりうる空乏層の厚さが能動層３の厚さｔｓｌ、ｌ：Ｄ
も厚くなるように能動層３の不純物濃度を設計し、半導
体装置の動作時に能動層３の全領域が空乏化するように
構成する。このように構成する理由は、（１）　　能動
層内の実効的な電界強度を低減することによるゲート絶
縁膜直下の反転層キャリアの移動度劣化の抑制とこれに
よるドレイン電流の増大と、（２）能動層内の空乏層の
電荷量の減少に対応する反転層キャリアの増大によるド
レイン電流の増大とを実現できるからである。また、こ
の構成の半導体装置では、能動層内がゲート電界によシ
空乏化されているため、ドレイン接合から能動層へのド
レイン電界の侵入を抑制でき、閾値電圧の短チヤネル効
果を抑制できる。従って、この種の半導体装置は寸法の
微細化による半導体装置の高集積化と高速動作の双方を
期待でき、近年その将来性が注目されている。

しかしながら、この種の半導体装置ではドレイン・ソー
ス間耐圧が通常期待される値よシも低いことが最近明か
になっている。第６図（ｂ）はゲート長０．５μｍのこ
の種の半導体装置のドレイン電圧・ドレイン電流特性の
一例を示したものである。従来の半導体装置では、ゲー
ト長０．５μｍの場合ドレイン・ソース間耐圧は５ない
し６■程度である。

これに対しこの種の半導体装置においては３■程度の耐
圧しか得られない。

この原因は、構造に由来する寄生バイポーラ効果にある
と考えられる。これを第７図を用いて説明する。第７図
はｎチャネル型の半導体装置の一例である。この種の半
導体装置は、通常、半導体基板１とソース電極９を接地
し、ゲート電極７とドレイン電極１０に正の電圧を印加
して動作させる。ドレイン電圧ｖＤが高くなると、ドレ
イン接合近傍で弱いアバランシェ現象による電子・正孔
対Ｏが発生しはじめる。このうち電子■はドレインにそ
の筐ま流れ込むが、正孔■は正孔から見て能動層内で最
もポテンシャルの低い能動層３と下部絶縁膜２の界面近
傍に移動する。正孔はここに集まった後、ドレイン電界
によってソース接合内に注入される。これに対応してソ
ース領域５から多量の電子が能動層３内に逆注入される
。

その量は、 〔注入した正孔の量〕×〔ソースの不純物濃度〕／〔能
動層の不純物濃度〕 程度に及ぶ。逆注入された電子の一部はドレイン接合近
傍で新たなアバランシェ現象を誘起しつクドレイン接合
内に流れ込む。これは正帰還現象であるために、急激に
ドレイン電流が増大する結果となシ、ドレイン・ノース
間耐圧が低下することとなる。

〔発明が解決しようとする課題〕

このように、この種の電界効果型半導体装置は、寸法の
微細化による半導体装置の高集積化や高速動作等の大き
な特長を持ちながら、も、同時に上記のようなドレイン
・ソース間耐圧が低下するという問題点を持つためにま
だ実用化されるに至っていない。

本発明は以上の点に鑑みてなされたもので、その目的は
、従来の半導体装置において問題となっていたドレイン
・ノース間の耐圧低下を飛躍的に改善し、高い電源電圧
のもとて高速動作を行い得る電界効果型半導体装置を提
供することにある。

〔課題を解決するための手段〕

上記の目的を達成するために、本発明に係る電界効果型
半導体装置は、ソース領域の一部或はこれに隣接して第
１の導電形の能動層と同じ導電形の高不純物濃度領域を
設け、これと第２の導電形のソース領域とを同電位にす
べく配線するとともに、ドレイン領域の一部或はこれに
隣接して第１５− ６− の導電形の能動層と同じ導電形の高不純物濃度領域を設
け、これと第２の導電形のドレイン領域とを同電位にす
べく配線することを主要な特徴とするものである。

甘た、本発明の別の発明に係る電界効果型半導体装置は
、ソース領域に隣接した第１の導電形の能動層の領域を
第２導電形のソース領域と同電位にすべく、両領域に跨
って電極を配線するとともに、ドレイン領域に隣接した
第１の導電形の能動層の領域を第２導電形のドレイン領
域と同電位にすべく、両領域に跨って電極を配線するこ
とを主要な特徴とするものである。

〔作用〕

したがって、本発明に釦いては、ドレイン接合近傍で発
生した電子・正孔対のうち第１導電形を担うキャリアの
ほとんど全てがドレイン側の第１導電形の高不純物濃度
領域に吸収されるため、寄生バイポーラ効果を除去でき
、動作特性の向上が図れる。

また、本発明の別の発明においても、ドレイン接合近傍
で発生した電子・正孔対のうち第１導電形を担うキャリ
アのほとんど全てがドレイン側の第１導電形の能動層を
経てドレ・ｆン電極に吸収されるため、上述と同様に寄
生バイポーラ効果を除去でき、動作特性の向上が図れる
。

〔実施例」 以下、本発明を図面に示す実施例に基づいて詳述する。

第１図は本発明の一実施例によるｎチャネル電界効果型
半導体装置の断面図を示したものである。

図において、１１は単結晶シリコンの半導体基板、１２
は第１導電形例えばｐ形の能動層１３ど半導体基板１１
とを電気的に絶縁するための絶縁物層としての絶縁膜、
１４はゲート絶縁膜、１５はゲート電極、１６は第２導
電形例えばｎ＋形のソース領域、１７は第１導電形例え
ばｐ＋形のソース領域、１８は第２導電形例えばｎ＋形
のドレイン領域、１９は第１導電形例えばｐ　形のドレ
イン領域、２０は配線間を電気的に絶縁するための絶縁
膜、２１はｎ＋形ンソー領域１６とｐ＋形ンソー領域１
７とに接したソース電極、２２はｎ＋形トドレイン領域
１８ｐ　形トレイン領域１９に接したドレイン電極であ
る。ただし、第１図において、能動層１３の厚さｔｓ２
はゲート絶縁膜１４直下から広がりうる空乏層の厚さよ
り薄く設計する。

すなわち、この実施例のｎチャネル型半導体装置は、絶
縁膜１２の上部に形成される能動層１３上にゲート絶縁
膜１４を介してゲート電極１５が形成される絶縁ゲート
構造において、前記能動層として、ゲート絶縁膜１４の
直下に広がｂうる空乏層の厚さよりも薄いｐ形の能動層
１３を設け、そのゲート電極１５によって仕切られた該
能動層１３の一力にｎ＋形ンソー領域１６とｐ＋形ソス
領域１７を配置するとともに、他方にｎ＋形トドレイン
領域１８ｐ　形トレイン領域１９をそれぞれ配置する。

そして、これらｎ　形ソース領域１６とｐ　形ソース領
域１７とをソース電極２１によう相互に接続し、さらに
ｎ＋形トドレイン領域１８ｐ＋形イドレイン領域１９を
ドレイン電極２２にて相互に接続するようにしたもので
ある。

次に、第１図に示した本発明の電界効果型半導体装置の
実施例の動作を第２図を用いて説明する。

本実施例の装置においては、半導体基板１１とソース電
極２１とを接地し、ゲート電極１５とドレイン電極２２
とに適当な正の電圧を印加する。ただし、この半導体装
置では、ゲート電圧がＯｖの時にゲート直下の能動層１
３がゲート直下から下部絶縁膜１２に至るまで空乏化す
るべく予め能動層の不純物濃度等を設計して釦く。なお
第２図中、能動層１３にかける斜線部分は空乏領域を表
わす。

しかして、ドレイン電圧ＶＤが高くなると、従来の半導
体装置と同様にドレイン接合近傍で弱いアバランシェ現
象による電子・正孔対Ｏが発生しはじめる。このうち電
子○はドレインにそのまま流れ込む。他方で、ｎ　形ド
レイン領域１８十 とｐ　形ドレイン領域１９とが同電位で並列している本
発明の半導体装置では、ｎ″−形ドレイン領域１８近傍
の電界強度の増大がｐ＋形イドレイン領域１９存在によ
って抑制される。すなわち、ｎ−１９− ０ 形ドレイン領域１８とｐ　ドレイン領域１９とが同電位
であるため、ｎ　形ドレイン領域１８から半導体能動層
１３に向かって広がる空乏層の厚さが、著しく抑制され
る。従って、ドレイン接合の空乏層内の電界強度が著し
く低下する。

また、上記アバランシェ現象によって発生した正札■の
発生時の運動の方向は確率的に等方向であるが、エネル
ギーは３〜５ｅＶと極めて高い。このため、発生した正
孔が、電位的にはやや高いが距離的に近接しているｐ−
１形ドレイン領域１９に捕獲される確率が高くなる。そ
の結果、能動層１３と下部絶縁膜１２の界面近傍を経由
してソース側に移動する正孔の量が著しく減少する。′
１ｆＣ，たとえソース側に一部の正孔が移動した場合で
も、これらの正孔はｐ＋形ンソー領域１７に捕獲される
ため、ｎ＋形ンソー領域１６に注入される正孔の量は極
めて少なくなる。従って、寄生バイポーラ効果によるド
レイン・ソース間耐圧の劣化を効果的に解消することが
できる。

さらに、従来この種の半導体装置で問題となっていたド
レイン・ソース間リーク電流の大部分はドレイン近傍か
らソースに向かって流れる上記の正孔電流であった。本
発明の装置ではこれらの正孔の大部分がｐ＋形ドレイン
領域１９に流れるため、発生後分離してｎ＋形ドレイン
領域１８に流れた電子の電流と相殺する。結果としてソ
ースに流れる正孔電流が減少するため、ドレイン・ソー
ス間リーク電流の低減にも効果がある。

なか、第２図において、ｐ＋形ドレイン領域１９或はｐ
＋形ンソー領域１７の低部は下部絶縁膜１２に接してい
ても構わない。さらに、これらソース領域１７とドレイ
ン領域１９の不純物濃度は、いずれか一方が第１導電形
の能動層１３の不純物濃度よシも高くても構わない。ま
た、ｎ　形トレイン領域１８の下部の能動層１３１の不
純物濃度を高めてこの領域に広がる空乏層が下部絶縁膜
１２に到達することのないように設計し、非空乏化領域
がｎ＋形ドレイン領域１８の下部１３！に存在するよう
に構成することによって、ドレイン領域での正孔の捕獲
効率をあげることも可能である。

また、第２図においてゲート電圧ＶＧがＯｖ。

時には、ゲート直下の半導体能動層１３が空乏化されて
いるので、第１導電形のソース領域１７と第１導電形の
ドレイン領域１９との間には殆ど電流は流れない。これ
を裏付けるために実際の半導体装置を用いてドレイン電
流特性を測定した結果を第３図（ａ）に示す。測定に用
いた半導体装置の断面構造は、第３図中）に示したよう
に半導体能動層１３の導電形とソース・ドレイン領域１
７．１９の導電形とが同じである。ｎ形半導体能動層１
３の厚さは９０ｎｍである。ゲート電極材料にｐ形半導
体を用いているので、Ｖｏ＝＝ＱＶにおいて既に空乏層
が全能動層を覆っているのがこの構造の特徴である。た
だし、この時の半導体装置のゲート長は１．５μｍ、ゲ
ート幅は２０μｍで１、半導体基板１１としてシリコン
基板、下部絶縁膜１２としてシリコン酸化膜を用いた。

第３図（、）において、ゲート電圧がＯｖの時のドレイ
ン・ノース間漏れ電流が十分少ないことが分かる。第３
図ではソースとドレイン及び能動層が全てｎ形の半導体
装置の場合を示したが、各々が全てｐ形の半導体であっ
ても現象と効果は同一である。

また、ｎ　形ドレイン領域１８から広がる空乏層が下部
絶縁膜１２に到達すべく半導体装置を設計してかけば、
ドレイン電圧が０．６ｖ以上になっても、ｐ＋形ドレイ
ン領域１９の正孔から見たｎ＋形ドレイン領域１８直下
の空乏層のポテンシャルが高いために、ｐ＋形ドレイン
領域１９とｎ＋形ンソー領域１６との間でｐｍ接合の順
方向電流が流れることはなく、通常の電界効果半導体装
置と全く同じ動作を実現できる。

第４図は本発明の別の実施例によるｎチャネル電界効果
型半導体装置の断面図を示した・ものである。図４Ｃ１
？いて、３１は単結晶シリコンの半導体基板、３２は第
１導電形としてのｐ形の能動層３３と半導体基板３１と
を電気的に絶縁するための絶縁膜、３４はゲート絶縁膜
、３５はゲート電極、３６は第２導電形としてのｎ＋形
のソース領域、３８は第２導電形としてのｎ＋形のドレ
イン領域、４０は配線間を電気的に絶縁するための絶縁
膜、−１３＝ ＩＬ− ４１はｎ　形ソース領域３６とそれに隣接する能動層３
３の一部３３３とに接したソース電極、４２はｎ＋形ド
レイン領域３８とそれに隣接する能動層３３の一部３３
Ｄとに接したドレイン電極である。ただし、第４図にお
いて、能動層３３の厚さｔｓ２はゲート絶縁膜直下から
広がりうる空乏層の厚さよう薄く設計する。

すなわち、この実施例のｎチャネル型半導体装置が第１
図に示したものと異なる点は、ゲート絶縁膜３４の直下
に広がりうる空乏層の厚さよりも薄いｐ形の能動層３３
を設け、ゲート電極３５によって仕切られた該能動層３
３の一方にｎ＋形ンソー領域３６を配置するとともに、
他方にｎ″−形ドレイン領域３８を配置する。そして、
このソース領域３６に隣接した能動層３３の領域３３．
を該ソース領域３６と同電位にすべく周領域に跨ってソ
ース電極４１を配線し、さらにドレイン領域３８に隣接
した能動層３３の領域３３Ｄを該ドレイン領域３８と同
電位にすべく周領域に跨ってドレイ／電極４２を配線す
るようにしたことである。

次に、第４図に示した本発明の半導体装置の実施例の動
作を第５図を用いて説明する。本実施例の装置にかいて
は、半導体基板３１とソース電極４１とを接地し、ゲー
ト電極３５とドレイン電極４２とに適当な正の電圧を印
加する。ただし、この半導体装置では、ゲート電圧がＯ
ｖの時にゲート直下の半導体能動層３３がゲート直下か
ら絶縁膜３２りｔｂ下部絶縁物層３２に至るまで空乏化
するべく予め半導体能動層の不純物濃度等を設計してお
く。な訃第５図中、能動層３３における斜線部分は空乏
領域を表わす。しかして、ドレイン電圧ＶＤが高くなる
と、従来の半導体装置と同様にドレイン接合近傍で弱い
アバランシェ現象による電子・正孔対Ｏが発生しはじめ
る。このうち電子Ｏはｎ　形ドレイン領域３８にそのま
ま流れ込む。他方で、ｎ＋形ドレイン領域３８とｐ形能
動層３３とが同電位で並列している本実施例の半導体装
置では、ｎ＋形ドレイン領域３８近傍の電界強度の増大
がｐ形能動層３３の存在によって抑制される。すなわち
、ｎ＋形ドレイン領域３８とｐ形能動層３３の領域３３
Ｄとが同電位であるため、ｎ＋形ドレイン領域３８から
ｐ形能動層３３に向かって広がる空乏層の厚さが、著し
く抑制される。従って、ドレイン接合の空乏層内の電界
強度が著しく低下する。

また、上記アバランシェ現象によって発生した正孔の発
生時の運動の方向は確率的に等方向であるが、エネルギ
ーは３〜５ｅｖと極めて高い。このため、発生した正孔
■が、電位的にはやや高いが距離的に近接しているｐ形
能動層３３の領域３３Ｄに捕獲される確率が高くなる。

その結果、能動層３３と下部絶縁膜３２の界面近傍を経
由してソース側に移動する正孔の量が著しく減少する。

また、たとえソース側に一部の正孔が移動した場合でも
、これらの正孔はｐ形能動層３３を経てソース電極４１
に捕獲されるため、ｎ＋形ンソー領域３６に注入される
正孔の量は極めて少なくなる。従って、上記実施例と同
様に寄生バイポーラ効果によるドレイン・ソース間耐圧
の劣化を効果的に解消することができる。

さらに、従来この種の半導体装置で問題となっていたド
レイン・ソース間リーク電流の大部分はドレイン近傍か
らソースに向かつて流れる上記の正孔電流であった。本
実施例の装置ではこれらの正孔の大部分がｐ形能動層３
３を経てドレイン電極４２に流れるため、発生後分離し
てｎ＋形ドレイン領域３Ｂに流れた電子の電流と相殺す
る。結果としてソースに流れる正孔電流が減少するため
、ドレイン・ソース間リーク電流の低減にも効果がある
。

なお、第５図にかいて、ｎ＋形ドレイン領域３８の下部
の能動層３３１の不純物濃度を高めてこの領域に広がる
空乏層が下部絶縁物層３２に到達することのないように
設計し、非空乏化領域がｎ＋形ドレイン領域３８の下部
３３１に存在するように構成することによって、ドレイ
ン領域での正孔の捕獲効率をあげることも可能である。

また、第５図においてゲート電圧がＯｖの時には、ゲー
ト直下の半導体能動層３３が空乏化されているので、ソ
ース電極４１とドレイン電極４２１７− １８− とが共に第１導電形の半導体層３３に接していても、こ
れらの間には殆んど電流は流れない。これを裏付けるた
めに実際の半導体装置を用いてドレイン電流特性を測定
した結果、上述した第３図と同様に、ゲート電圧がＯｖ
の時のドレイン・ソース間漏れ電流が十分少ないことが
確認された。

〔発明の効果〕

以上説明したように、本発明の電界効果型半導体装置に
よれば、以下の効果を得ることができる。

（１）　　ドレイン接合に隣接して能動層と同じ導電形
の高不純物濃度層を設けて、それにドレイン電圧を印加
するか、或はドレイン接合に隣接した能動層の一部の表
面をドレイン領域と同じ電位にするようにしたので、ド
レイン接合近傍で発生した電子・正孔対のうち多数キャ
リアをほとんど全て吸収でき、ソース側への多数キャリ
アの流れを効果的に抑制できる。

（Ｈ）　　ソース接合に隣接して能動層と同じ導電形の
高不純物濃度層を設けて、それにソース電圧を印加する
か、あるいはソース接合に隣接した能動層の一部の表面
をソース領域と同じ電位にするようにしたので、ドレイ
ン接合近傍で発生した電子・正孔対のうちソース側へ流
れてきた少量の多数キャリアを全て捕獲し、ソース接合
への直接注入を防止できる。

（Ｉｌｌ）　　（＋）に述べた効果により、寄生バイポ
ーラ効果が発生する契機となる多数キャリアのソース接
合への注入量を飛躍的に抑制でき、ドレイン・ソース間
耐圧を大幅に改善することができる。

ＧＶ）　　（１）に述べた効果によシ、半導体装置の非
動作状態においてドレイン・ソース間に流れる漏れ電流
を飛躍的に低減できる。

【図面の簡単な説明】

第１図は本発明の一実施例によるｎチャネル電界効果型
半導体装置の断面図、第２図は第１図の実施例の動作を
示す概念図、第３図（＆）及びΦ）は第１図の実施例に
おける半導体能動層と同じ導電形のソース・ドレイン領
域を有する半導体装置９ドレイン電流特性を示した特性
図及びその構成図、第４図は本発明の別の実施例による
ｎチャネル電界効果型半導体装置の断面図、第５図は第
４図の実施例の動作を示す概念図、第６図（ＩＬ）及び
（６）は従来の一例を示す半導体装置の断面図及びその
半導体装置において得られる動作骨性図、第７図は第６
図（１）に示した半導体装置において現れる寄生バイポ
ーラ効果を説明するための概念図である。 １１．３１・・・・単結晶半導体基板、１２゜３２・・
・・絶縁膜（絶縁物層）、１３，３３・・・・第１導電
形の能動層、１４，３４・・・・ゲート絶縁膜、１５，
３５・・・・ゲート電極、１６．３６・・・・第２導電
形のソース領域、１７・・・・第１導電形のソース領域
、１８．３８・・・・第２導電形のドレイン領域、１９
・・・・第１導電形のドレイン領域、２０・・・・絶縁
膜、２１．４１・・・・ソース電極、２２．４２・・・
・ドレイン領域、３３８・・・・ソース接合に隣接する
能動層３３の一部領域、３３Ｄ・・・・ドレイン接合に
隣接する能動層３３の一部領域。 ２１− １く憑／門、ｉ

Claims (2)

【特許請求の範囲】
1. （１）絶縁物層の上部に形成される第１導電形の半導体
   能動層上にゲート絶縁膜を介してゲート電極を形成して
   成る絶縁ゲート構造の電界効果型半導体装置において、
   少なくとも前記ゲート絶縁膜直下に広がりうる空乏層の
   厚さよりも薄い第１導電形の半導体能動層と、ゲート電
   極によって仕切られた該半導体能動層の一方に配置した
   第１導電形のソース領域及び第２導電型のソース領域と
   、他方に配置した第１導電形のドレイン領域及び第２導
   電形のドレイン領域と、前記第２導電形のソース領域と
   第１導電型のソース領域とを相互に接続したソース電極
   と、前記第２導電形のドレイン領域と第１導電形のドレ
   イン領域とを相互に接続したドレイン電極とを有するこ
   とを特徴とする電界効果型半導体装置。
2. （２）絶縁物層の上部に形成される第１導電形の半導体
   能動層上にゲート絶縁膜を介してゲート電極を形成して
   成る絶縁ゲート構造の電界効果型半導体装置において、
   少なくとも前記ゲート絶縁膜直下に広がりうる空乏層の
   厚さよりも薄い第１導電形の半導体能動層と、ゲート電
   極によって仕切られた該半導体能動層の一方に第２導電
   形のソース領域を有し、他方に第２導電形のドレイン領
   域を有し、前記第２導電形のソース領域と該第２導電形
   のソース領域の近傍の第１導電形の半導体能動層とを相
   互に接続するソース電極と、前記第２導電形のドレイン
   領域と該第２導電形のドレイン領域の近傍の第１導電形
   の半導体能動層とを相互に接続するドレイン電極とを有
   することを特徴とする電界効果量半導体装置。