JP2547663B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000002955 isolation Methods 0.000 claims description 42
- 238000000926 separation method Methods 0.000 claims description 18
- 210000000746 body region Anatomy 0.000 claims description 17
- 239000010409 thin film Substances 0.000 claims description 17
- 239000000758 substrate Substances 0.000 claims description 14
- 239000010408 film Substances 0.000 claims description 13
- 239000012212 insulator Substances 0.000 claims description 5
- 108091006146 Channels Proteins 0.000 description 66
- 239000010410 layer Substances 0.000 description 64
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 25
- 229910052710 silicon Inorganic materials 0.000 description 25
- 239000010703 silicon Substances 0.000 description 25
- 230000000694 effects Effects 0.000 description 23
- 239000000969 carrier Substances 0.000 description 17
- 230000015556 catabolic process Effects 0.000 description 8
- 230000006866 deterioration Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、絶縁基板上の半導体層に形成されたMOS（M
etal Oxide Semiconductor）型電界効果トランジスタ
（以下、「SOI−MOSFET」と称す）を含む半導体装置に
関し、特に、いわゆる基板浮遊効果に起因するソース／
ドレイン間の耐圧の劣化の防止を図った半導体装置に関
するものである。
etal Oxide Semiconductor）型電界効果トランジスタ
（以下、「SOI−MOSFET」と称す）を含む半導体装置に
関し、特に、いわゆる基板浮遊効果に起因するソース／
ドレイン間の耐圧の劣化の防止を図った半導体装置に関
するものである。
［従来の技術］ 以下、従来のSOI−MOSFETについて、第９図および第1
0図に基づいて説明する。これらの図を参照して、従来
のSOI−MOSFETは、シリコン基板１上に絶縁体層２が形
成され、この絶縁体層２の上にシリコン層３が形成され
ている。シリコン層３内には、低いｐ型不純物濃度（た
とえば1016〜1017/cm3）を有するチャネル領域４が形成
されている。また、このチャネル領域４を左右両側から
挟む位置のシリコン層３には、ソース領域５とドレイン
領域６が、高いｎ型不純物濃度（たとえば、1019〜1021
/cm3）で形成されている。
0図に基づいて説明する。これらの図を参照して、従来
のSOI−MOSFETは、シリコン基板１上に絶縁体層２が形
成され、この絶縁体層２の上にシリコン層３が形成され
ている。シリコン層３内には、低いｐ型不純物濃度（た
とえば1016〜1017/cm3）を有するチャネル領域４が形成
されている。また、このチャネル領域４を左右両側から
挟む位置のシリコン層３には、ソース領域５とドレイン
領域６が、高いｎ型不純物濃度（たとえば、1019〜1021
/cm3）で形成されている。
チャネル領域４上には、ゲート誘電体薄膜７を介して
トランスファゲート電極８が形成されている。シリコン
層３とトランスファゲート電極８は、層間絶縁膜９によ
って覆われている。層間絶縁膜９にはコンタクトホール
10が設けられ、そのコンタクトホール10内には導電配線
層11が形成されている。
トランスファゲート電極８が形成されている。シリコン
層３とトランスファゲート電極８は、層間絶縁膜９によ
って覆われている。層間絶縁膜９にはコンタクトホール
10が設けられ、そのコンタクトホール10内には導電配線
層11が形成されている。
以上のように構成されたSI−MOSFETにおいて、トラン
スファゲート電極８に正の電圧を印加させるとき、ｐ型
のチャネル領域４の上層部にｎ導電型のキャリア（電
子）が誘引される。そのチャネル領域４の上層部は、ソ
ース領域５およびドレイン領域６と同じｎ導電型に反転
させられる。したがって、ソース領域５とドレイン領域
６との間で電流が流れることが可能となる。また、チャ
ネル領域４の上層部に誘引されるｎ型キャリア濃度は、
トランスファゲート電極８に印加されるゲート電圧によ
って変化するので、チャネル領域４を流れる電流量をゲ
ート電圧によって制御することができる。これがMOSFET
の動作原理である。
スファゲート電極８に正の電圧を印加させるとき、ｐ型
のチャネル領域４の上層部にｎ導電型のキャリア（電
子）が誘引される。そのチャネル領域４の上層部は、ソ
ース領域５およびドレイン領域６と同じｎ導電型に反転
させられる。したがって、ソース領域５とドレイン領域
６との間で電流が流れることが可能となる。また、チャ
ネル領域４の上層部に誘引されるｎ型キャリア濃度は、
トランスファゲート電極８に印加されるゲート電圧によ
って変化するので、チャネル領域４を流れる電流量をゲ
ート電圧によって制御することができる。これがMOSFET
の動作原理である。
［発明が解決しようとする課題］ シリコン層３がたとえば厚さ5000Å程度と比較的厚い
場合、ゲート電圧を印加してSOI−MOSFETを動作状態に
すると、チャネル領域４内でキャリアが高速に加速され
る。チャネル領域４内で加速されたキャリアは、ドレイ
ン領域６の近傍で衝突電離によって電子と正孔のペアを
発生させる。このようにして発生した電子は、n+型のド
レイン領域６に流れ込むが、正孔はチャネル領域４内に
残留して蓄積される。その結果、チャネル領域４の電位
が上昇し、チャネル電流を増加させるため、ドレイン電
圧とドレイン電流の関係を表わす曲線上に好ましくな
い、いわゆるキンク効果を生じさせる。このキンク効果
は、たとえば「IEEE Electron Device Letter Vol.
9,No.2,pp.97−99,1988」において述べられている。
場合、ゲート電圧を印加してSOI−MOSFETを動作状態に
すると、チャネル領域４内でキャリアが高速に加速され
る。チャネル領域４内で加速されたキャリアは、ドレイ
ン領域６の近傍で衝突電離によって電子と正孔のペアを
発生させる。このようにして発生した電子は、n+型のド
レイン領域６に流れ込むが、正孔はチャネル領域４内に
残留して蓄積される。その結果、チャネル領域４の電位
が上昇し、チャネル電流を増加させるため、ドレイン電
圧とドレイン電流の関係を表わす曲線上に好ましくな
い、いわゆるキンク効果を生じさせる。このキンク効果
は、たとえば「IEEE Electron Device Letter Vol.
9,No.2,pp.97−99,1988」において述べられている。
このキンク効果は、第11A図ないし第11C図に示された
エネルギバンド図を用いて次のように説明される。チャ
ネル領域と、その左右両側のソース／ドレイン領域は、
npnを接合を形成するが、各領域を接合する前において
は、そのエネルギバンドは第11A図のようになってい
る。すなわち、ｎ型であるソース領域とドレイン領域
は、そのフェルミ準位EFNが、ｐ型であるチャネル領域
のフェルミ準位EFPに比べて高くなっている。これらの
各領域を接合すると、それらのエネルギバンドは、第11
B図に示すように、フェルミ準位が等しくなったところ
で平衡状態となり、ｐ型のチャネル領域よりもｎ型のソ
ース／ドレイン領域のポテンシャルが高くなる。この状
態において、ソース領域を接地し、ドレイン領域に＋４
（Ｖ）の電位を印加した場合、キンク効果によってチャ
ネル領域の上層に正孔が蓄積し、その結果チャネル領域
のポテンシャルが上昇して、エネルギバンドは第11C図
に示すようになる。したがって、ソース領域からドレイ
ン領域へ、電子が矢印Ｂで示す方向に流れやすくなっ
て、ソース／ドレイン領域間の耐圧が劣化する。
エネルギバンド図を用いて次のように説明される。チャ
ネル領域と、その左右両側のソース／ドレイン領域は、
npnを接合を形成するが、各領域を接合する前において
は、そのエネルギバンドは第11A図のようになってい
る。すなわち、ｎ型であるソース領域とドレイン領域
は、そのフェルミ準位EFNが、ｐ型であるチャネル領域
のフェルミ準位EFPに比べて高くなっている。これらの
各領域を接合すると、それらのエネルギバンドは、第11
B図に示すように、フェルミ準位が等しくなったところ
で平衡状態となり、ｐ型のチャネル領域よりもｎ型のソ
ース／ドレイン領域のポテンシャルが高くなる。この状
態において、ソース領域を接地し、ドレイン領域に＋４
（Ｖ）の電位を印加した場合、キンク効果によってチャ
ネル領域の上層に正孔が蓄積し、その結果チャネル領域
のポテンシャルが上昇して、エネルギバンドは第11C図
に示すようになる。したがって、ソース領域からドレイ
ン領域へ、電子が矢印Ｂで示す方向に流れやすくなっ
て、ソース／ドレイン領域間の耐圧が劣化する。
一方、シルコン層３の厚さが、たとえば500Å〜1500
Å程度と非常に薄い場合、上述したキンク効果を生じる
ような比較的厚いシリコン層３を有する通常のSOI−MOS
FETに比べて、次のような優れた特性を有している。た
とえば、シリコン層３が薄い場合のチャネル領域４は、
トランスファゲート電極８に電圧を印加することによっ
てその全体が空乏化され、また電位もゲート電極によっ
て制御される。そのため、チャネル領域４を流れる電流
がトランスファゲート電極８によって制御できなくなる
パンチスルー現象や、トランスファゲート電極の長さが
短い場合にしきい値電圧が異常に低くなるショートチャ
ネル効果が低減される。
Å程度と非常に薄い場合、上述したキンク効果を生じる
ような比較的厚いシリコン層３を有する通常のSOI−MOS
FETに比べて、次のような優れた特性を有している。た
とえば、シリコン層３が薄い場合のチャネル領域４は、
トランスファゲート電極８に電圧を印加することによっ
てその全体が空乏化され、また電位もゲート電極によっ
て制御される。そのため、チャネル領域４を流れる電流
がトランスファゲート電極８によって制御できなくなる
パンチスルー現象や、トランスファゲート電極の長さが
短い場合にしきい値電圧が異常に低くなるショートチャ
ネル効果が低減される。
しかしながら、チャネル領域４の全体が完全に空乏化
されると、チャネル領域４内のポテンシャルが通常のMO
SFETの場合より高くなる。したがって、ソース領域５と
チャネル領域４の間の電気的障壁が低くなるうえに、上
述した衝突電離によって生じた正孔がチャネル領域４内
に一時的に蓄積されると、チャネル領域４内のポテンシ
ャルがさらに上昇して、ソース領域５からチャネル領域
４内に電子が急激に注入される。すなわち、薄膜のSOI
−MOSFETにおいては、ソース／ドレイン領域間の耐圧が
低くなりやすいという問題がある。
されると、チャネル領域４内のポテンシャルが通常のMO
SFETの場合より高くなる。したがって、ソース領域５と
チャネル領域４の間の電気的障壁が低くなるうえに、上
述した衝突電離によって生じた正孔がチャネル領域４内
に一時的に蓄積されると、チャネル領域４内のポテンシ
ャルがさらに上昇して、ソース領域５からチャネル領域
４内に電子が急激に注入される。すなわち、薄膜のSOI
−MOSFETにおいては、ソース／ドレイン領域間の耐圧が
低くなりやすいという問題がある。
なお、シリコン層３が比較的厚い場合のキンク効果に
よるMOSFETのVD−IDの特性の劣化は、第12図のグラフの
矢印Ａで指し示す円内の歪みとなって現れる。また、シ
リコン層３が比較的薄い場合のソース／ドレイン領域間
の耐圧の低下は、第13図のグラフに示すように、ドレイ
ン電圧VDが所定の値を越えると、急激にドレイン電流ID
が上昇するという現象となって現れる。
よるMOSFETのVD−IDの特性の劣化は、第12図のグラフの
矢印Ａで指し示す円内の歪みとなって現れる。また、シ
リコン層３が比較的薄い場合のソース／ドレイン領域間
の耐圧の低下は、第13図のグラフに示すように、ドレイ
ン電圧VDが所定の値を越えると、急激にドレイン電流ID
が上昇するという現象となって現れる。
［課題を解決するための手段］ 本発明の第１の発明による半導体装置は、絶縁基板上
に形成された半導体層と、この半導体層上の活性領域に
ゲート誘電体薄膜を介して形成されたトランスファゲー
ト電極と、半導体層上の分離領域と、分離用ゲート誘電
体薄膜を介して形成された分離用ゲート電極とを備えて
いる。トランスファゲート電極および分離用ゲート電極
の各々の下方の半導体層には、第１導電型のチャネル領
域が形成されている。またトランスファゲート電極下の
チャネル領域を左右両側から挟む位置における半導体層
には、第２導電型のソース／ドレイン領域が形成されて
いる。さらに、分離用ゲート誘電体薄膜内には、分離用
ゲート電極と、この分離用ゲート電極下のチャネル領域
とを電気的に接続するための分離用コンタクトホールを
設けている。
に形成された半導体層と、この半導体層上の活性領域に
ゲート誘電体薄膜を介して形成されたトランスファゲー
ト電極と、半導体層上の分離領域と、分離用ゲート誘電
体薄膜を介して形成された分離用ゲート電極とを備えて
いる。トランスファゲート電極および分離用ゲート電極
の各々の下方の半導体層には、第１導電型のチャネル領
域が形成されている。またトランスファゲート電極下の
チャネル領域を左右両側から挟む位置における半導体層
には、第２導電型のソース／ドレイン領域が形成されて
いる。さらに、分離用ゲート誘電体薄膜内には、分離用
ゲート電極と、この分離用ゲート電極下のチャネル領域
とを電気的に接続するための分離用コンタクトホールを
設けている。
本発明の第２の発明による半導体層は、絶縁基板上に
形成された半導体層と、この半導体層上にゲート誘電体
薄膜を介して形成されたトランスファゲート電極と、半
導体層上に分離用誘電体薄膜を介して形成された分離用
ゲート電極とを備えている。トランスファゲート電極お
よび分離用ゲート電極の各々の下方の半導体層には、第
１導電型のチャネル領域が形成されている。分離用ゲー
ト電極下のチャネル領域に隣接した、分離用ゲート電極
下の半導体層には、第１導電型のボディ領域が形成され
ている。このボディ領域上には、このボディ領域の表面
を露出するように設けられたコンタクトホールを有する
絶縁膜と、このコンタクトホールの内部から上方へ延び
るボディ用配線層とが形成され、ボディ領域とボディ用
配線層とが、コンタクトホールの底部において電気的に
接続されている。
形成された半導体層と、この半導体層上にゲート誘電体
薄膜を介して形成されたトランスファゲート電極と、半
導体層上に分離用誘電体薄膜を介して形成された分離用
ゲート電極とを備えている。トランスファゲート電極お
よび分離用ゲート電極の各々の下方の半導体層には、第
１導電型のチャネル領域が形成されている。分離用ゲー
ト電極下のチャネル領域に隣接した、分離用ゲート電極
下の半導体層には、第１導電型のボディ領域が形成され
ている。このボディ領域上には、このボディ領域の表面
を露出するように設けられたコンタクトホールを有する
絶縁膜と、このコンタクトホールの内部から上方へ延び
るボディ用配線層とが形成され、ボディ領域とボディ用
配線層とが、コンタクトホールの底部において電気的に
接続されている。
［作用］ 上記第１の発明の構成によれば、分離用ゲート電極下
のチャネル領域が、発生した正孔などの余剰キャリアの
通路になる。このチャネル領域を通過した余剰キャリア
は、ボディコンタクト部から速やかに外部へ引き抜かれ
る。したがって、余剰キャリアがチャネル領域の上層部
に蓄積されることがなくなり、基板浮遊効果に起因する
ソース／ドレイン領域間の耐圧の低下あるいはキンク効
果の発生を制御することができる。
のチャネル領域が、発生した正孔などの余剰キャリアの
通路になる。このチャネル領域を通過した余剰キャリア
は、ボディコンタクト部から速やかに外部へ引き抜かれ
る。したがって、余剰キャリアがチャネル領域の上層部
に蓄積されることがなくなり、基板浮遊効果に起因する
ソース／ドレイン領域間の耐圧の低下あるいはキンク効
果の発生を制御することができる。
上記第２の発明の構成によれば、分離用ゲート電極下
のチャネル領域を通過した余剰キャリアは、ボディ領域
に導かれ、ボディ領域に導かれた余剰キャリアは、ボデ
ィ領域とボディ用配線層との接合部を通ってボディ用配
線層に引き抜かれる。したがって、この発明によって
も、トランスファゲート電極下のチャネル領域に余剰キ
ャリアが蓄積することがなくなり、基板浮遊効果に起因
するトランジスタ特性の劣化を防止することができる。
のチャネル領域を通過した余剰キャリアは、ボディ領域
に導かれ、ボディ領域に導かれた余剰キャリアは、ボデ
ィ領域とボディ用配線層との接合部を通ってボディ用配
線層に引き抜かれる。したがって、この発明によって
も、トランスファゲート電極下のチャネル領域に余剰キ
ャリアが蓄積することがなくなり、基板浮遊効果に起因
するトランジスタ特性の劣化を防止することができる。
［実施例］ 以下、本発明の第１の実施例を、第１図ないし第３図
に基づいて説明する。本実施例のSOI−MOSFETは、第１
図ないし第３図を参照して、シリコン基板１上に絶縁体
層２が形成されており、絶縁体層２上に半導体層として
のシリコン層３が形成されている。このシリコン層３の
厚さは、約500Åという非常に薄いものから、約5000Å
という厚いものまで必要に応じて選ぶことができる。シ
リコン層３内において、低いｐ型不純物濃度（たとえ
ば、1016〜1017/cm3）を有するチャネル領域４が形成さ
れている。このチャネル領域４を左右両側から挟む位置
のシリコン層３内には、高いｎ型不純物濃度（たとえば
1019〜1021/cm3）を有するソース領域５とドレイン領域
６が形成されている。チャネル領域４上には、ゲート誘
導体薄膜７を介してトランスファゲート電極８が形成さ
れている。このトランスファゲート電極８は、たとえば
リンなどの不純物をドープした多結晶シリコンからなっ
ている。
に基づいて説明する。本実施例のSOI−MOSFETは、第１
図ないし第３図を参照して、シリコン基板１上に絶縁体
層２が形成されており、絶縁体層２上に半導体層として
のシリコン層３が形成されている。このシリコン層３の
厚さは、約500Åという非常に薄いものから、約5000Å
という厚いものまで必要に応じて選ぶことができる。シ
リコン層３内において、低いｐ型不純物濃度（たとえ
ば、1016〜1017/cm3）を有するチャネル領域４が形成さ
れている。このチャネル領域４を左右両側から挟む位置
のシリコン層３内には、高いｎ型不純物濃度（たとえば
1019〜1021/cm3）を有するソース領域５とドレイン領域
６が形成されている。チャネル領域４上には、ゲート誘
導体薄膜７を介してトランスファゲート電極８が形成さ
れている。このトランスファゲート電極８は、たとえば
リンなどの不純物をドープした多結晶シリコンからなっ
ている。
以上の構成は、上述した従来例と同様であり、本実施
例は以下の点で上記従来例と異なる。まず本実施例にお
けるSOI−MOSFETは、トランジスタ間の分離をいわゆる
トランジスタ分離を用いて行なっている。本実施例にお
ける分離領域の構造は、シリコン層３上の分離領域にお
いて、分離用ゲート誘電体薄膜17を介して、分離用ゲー
ト電極18が設けられている。この分離用ゲート電極18に
は、その下方のシリコン層３に形成されたチャネル領域
14の表面がｎ型に反転して電流が流れることがないよう
に、負またはゼロのバイアス電圧が印加されており、そ
れによって活性領域のSOI−MOSFET間の絶縁分離が確保
されている。また、分離用ゲート電極18を主たる構成要
素とする分離用SOI−MOSFETと、トランスファゲート電
極8,ソース領域５およびドレイン領域６を主たる構成要
素とする駆動用のSOI−MOSFETとを電気的に絶縁するた
めに、分離用ゲート電極18を覆って分離用絶縁膜12が形
成されている。
例は以下の点で上記従来例と異なる。まず本実施例にお
けるSOI−MOSFETは、トランジスタ間の分離をいわゆる
トランジスタ分離を用いて行なっている。本実施例にお
ける分離領域の構造は、シリコン層３上の分離領域にお
いて、分離用ゲート誘電体薄膜17を介して、分離用ゲー
ト電極18が設けられている。この分離用ゲート電極18に
は、その下方のシリコン層３に形成されたチャネル領域
14の表面がｎ型に反転して電流が流れることがないよう
に、負またはゼロのバイアス電圧が印加されており、そ
れによって活性領域のSOI−MOSFET間の絶縁分離が確保
されている。また、分離用ゲート電極18を主たる構成要
素とする分離用SOI−MOSFETと、トランスファゲート電
極8,ソース領域５およびドレイン領域６を主たる構成要
素とする駆動用のSOI−MOSFETとを電気的に絶縁するた
めに、分離用ゲート電極18を覆って分離用絶縁膜12が形
成されている。
分離用ゲート誘電体薄膜17の一部には、分離用コンタ
クトホール13が貫通して設けられており、この分離用コ
ンタクトホール13を介して、分離用ゲート電極18はその
下方のチャネル領域14と電気的に接続されている。
クトホール13が貫通して設けられており、この分離用コ
ンタクトホール13を介して、分離用ゲート電極18はその
下方のチャネル領域14と電気的に接続されている。
また、ソース領域５およびドレイン領域６は、それら
の表面を覆う層間絶縁膜９の所定位置に形成されたコン
タクトホール15において導電配線層11と電気的に接続さ
れており、導電配線層11はさらに外部回路と接続されて
いる。
の表面を覆う層間絶縁膜９の所定位置に形成されたコン
タクトホール15において導電配線層11と電気的に接続さ
れており、導電配線層11はさらに外部回路と接続されて
いる。
次に、本実施例の動作について説明する。チャネル領
域４とドレイン領域６の境界の高電界領域で、衝突電離
により発生した余剰キャリアは、ゲート電極８下のチャ
ネル領域４を通過して、分離用ゲート電極18の下方のチ
ャネル領域14に流れ込む。本実施例の場合は、ｎチャネ
ルMOSFETであるため、余剰キャリアは正孔である。
域４とドレイン領域６の境界の高電界領域で、衝突電離
により発生した余剰キャリアは、ゲート電極８下のチャ
ネル領域４を通過して、分離用ゲート電極18の下方のチ
ャネル領域14に流れ込む。本実施例の場合は、ｎチャネ
ルMOSFETであるため、余剰キャリアは正孔である。
チャネル領域14に流れ込んだ余剰キャリアは、さらに
分離用コンタクトホール13から分離用ゲート電極18中に
引き抜かれて、ここからさらに外部回路に導かれる。し
たがって、チャネル領域４に余剰キャリアである正孔が
蓄積することがなくなる。その結果、チャネル領域４の
電位の上昇も抑えられ、いわゆる基板浮遊効果が低減さ
れる。したがって、SOI−MOSFETのSOI膜厚、すなわちシ
リコン層３の厚さが5000Å程度の比較的厚い場合には、
VD−ID特性に歪みが生ずるキンク効果が防止される。ま
たSOI膜厚が500Å−1500Å程度の比較的薄い場合には、
ソース／ドレイン領域間の耐圧の低下が抑えられるとい
う効果がある。このように本実施例によれば、シリコン
層３が比較的厚い場合および薄い場合のいずれにおいて
も、優れたVD−ID特性が得られ、デバイスの特性および
信頼性を大幅に向上させることができる。
分離用コンタクトホール13から分離用ゲート電極18中に
引き抜かれて、ここからさらに外部回路に導かれる。し
たがって、チャネル領域４に余剰キャリアである正孔が
蓄積することがなくなる。その結果、チャネル領域４の
電位の上昇も抑えられ、いわゆる基板浮遊効果が低減さ
れる。したがって、SOI−MOSFETのSOI膜厚、すなわちシ
リコン層３の厚さが5000Å程度の比較的厚い場合には、
VD−ID特性に歪みが生ずるキンク効果が防止される。ま
たSOI膜厚が500Å−1500Å程度の比較的薄い場合には、
ソース／ドレイン領域間の耐圧の低下が抑えられるとい
う効果がある。このように本実施例によれば、シリコン
層３が比較的厚い場合および薄い場合のいずれにおいて
も、優れたVD−ID特性が得られ、デバイスの特性および
信頼性を大幅に向上させることができる。
なお、本実施例では、ｎチャネルMOSFETについて述べ
たが、ｐチャネルMOSFETにおいても、チャネル領域4,14
やソース領域5,ドレイン領域６の導電型が逆になるだけ
であって、同様の効果が得られることはいうまでもな
い。また本実施例では、半導体層としてシリコン層３を
用いたが、ガリウム砒素（GaAs）などの他の半導体材料
を用いた場合にも同様の効果を得ることができる。
たが、ｐチャネルMOSFETにおいても、チャネル領域4,14
やソース領域5,ドレイン領域６の導電型が逆になるだけ
であって、同様の効果が得られることはいうまでもな
い。また本実施例では、半導体層としてシリコン層３を
用いたが、ガリウム砒素（GaAs）などの他の半導体材料
を用いた場合にも同様の効果を得ることができる。
本実施例におけるSOI−MOSFETのVD−ID特性のグラフ
を第４図に示す。
を第４図に示す。
次に、本発明の第２の実施例を、第５図ないし第８図
に基づいて説明する。なお、本実施例は、以下の点を除
いて上記第１の実施例と同様であるので、同一の構成要
素については同一の番号を付してその説明を省略する。
に基づいて説明する。なお、本実施例は、以下の点を除
いて上記第１の実施例と同様であるので、同一の構成要
素については同一の番号を付してその説明を省略する。
本実施例が上記第１の実施例と異なるのは、分離用ゲ
ート電極18の下方の所定の領域のシリコン層３に、チャ
ネル領域4,14と同じｐ型の不純物を1018〜1020/cm3程度
の濃度で注入することによって、ボディ領域16が形成さ
れ、さらにこのボディ領域16が、分離用絶縁膜12に設け
られたコンタクトホールの内部から上方に延びるように
形成されたボディ用配線層20と、コンタクトホール底部
のボディコンタクト19において電気的に接続されている
点がある。このボディ領域16は、特性の安定化を図るた
めに、チャネル領域４の下部を接地電位などの所定の電
位に固定するためのものである。
ート電極18の下方の所定の領域のシリコン層３に、チャ
ネル領域4,14と同じｐ型の不純物を1018〜1020/cm3程度
の濃度で注入することによって、ボディ領域16が形成さ
れ、さらにこのボディ領域16が、分離用絶縁膜12に設け
られたコンタクトホールの内部から上方に延びるように
形成されたボディ用配線層20と、コンタクトホール底部
のボディコンタクト19において電気的に接続されている
点がある。このボディ領域16は、特性の安定化を図るた
めに、チャネル領域４の下部を接地電位などの所定の電
位に固定するためのものである。
次に、本実施例の動作について説明する。チャネル領
域４とドレイン領域６の境界の高電界部において衝突電
離により発生した余剰キャリア（本実施例においては正
孔）は、トランスファゲート電極８の下方のチャネル領
域４を通って分離用ゲート電極18の下方のチャネル領域
14に流れ込む。チャネル領域14を通過した余剰キャリア
は、ボディ領域16に導かれ、さらにボディコンタクト19
からボディ用配線層20に導かれて外部へ引き抜かれる。
域４とドレイン領域６の境界の高電界部において衝突電
離により発生した余剰キャリア（本実施例においては正
孔）は、トランスファゲート電極８の下方のチャネル領
域４を通って分離用ゲート電極18の下方のチャネル領域
14に流れ込む。チャネル領域14を通過した余剰キャリア
は、ボディ領域16に導かれ、さらにボディコンタクト19
からボディ用配線層20に導かれて外部へ引き抜かれる。
本実施例によれば、以上のように動作するため、上述
した第１の実施例と同様に、トランスファゲート電極８
の下方のチャネル領域４に余剰キャリアとしての正孔が
蓄積することがなくなり、電位の上昇が抑えられていわ
ゆる基板浮遊効果が低減される。したがって、本実施例
によっても、SOI−MOSFETのシリコン層３の膜厚が比較
的厚いときに見られるキンク効果や、SOI膜厚が比較的
薄いときに見られるソース／ドレイン領域間の耐圧の低
下が抑制され、第４図のグラフに示すような優れたVD−
ID特性を得ることができる。
した第１の実施例と同様に、トランスファゲート電極８
の下方のチャネル領域４に余剰キャリアとしての正孔が
蓄積することがなくなり、電位の上昇が抑えられていわ
ゆる基板浮遊効果が低減される。したがって、本実施例
によっても、SOI−MOSFETのシリコン層３の膜厚が比較
的厚いときに見られるキンク効果や、SOI膜厚が比較的
薄いときに見られるソース／ドレイン領域間の耐圧の低
下が抑制され、第４図のグラフに示すような優れたVD−
ID特性を得ることができる。
本実施例に関連する技術として、フィールド絶縁膜に
よる素子分離方式を適用したSOI−MOSFETにおいて、ソ
ース／ドレイン領域の周辺に沿って延在する、チャネル
領域と同じ導電型の領域を形成し、さらにこれらの領域
と外部の配線層とを接続するボディコンタクト領域を形
成したものが、特開昭62−109355号公報に開示されてい
る。しかしながら、同公報に記載されたものは、トラン
ジスタ分離を適用したものではないために、チャネル領
域とボディコンタクトを電気的に接続するための領域
を、ソース／ドレイン領域の周辺に沿って別途形成する
必要がある。そのために、素子分離領域として必要な面
積以上の面積を確保する必要が生じ、高集積化に不都合
であるばかりでなく、製造工程も複雑になる。それに対
し本実施例においては、トランジスタ分離を適用してい
ることを積極的に利用して、上記公報に開示された技術
の問題的を解消している。すなわち、ボディコンタクト
16とチャネル領域４とを電気的に接続する領域として、
分離用ゲート電極18の下方のチャネル領域14を用い、こ
のチャネル領域14は、第７図に示すように、第６図のY2
−Y2断面においてはチャネル領域４と接続している。し
たがって、トランジスタ分離のフィールドシールド領域
以外に改めてボディコンタクト19とチャネル領域４を電
気的に接続するための領域を形成する必要がない。その
結果、ボディコンタクトのために必要な面積が増大して
高集積化に悪影響を及ぼすこともない。また、フィール
ドシールド領域はSOI−MOSFETを形成したデバイス全体
に広がっており、その下方のチャネル領域14も同様にデ
バイス全体に連続して広がっている。よって、ボディ領
域16およびボディコンタクト19は、連続したフィールド
シールド領域の所定箇所に少なくとも１か所設ければよ
い。
よる素子分離方式を適用したSOI−MOSFETにおいて、ソ
ース／ドレイン領域の周辺に沿って延在する、チャネル
領域と同じ導電型の領域を形成し、さらにこれらの領域
と外部の配線層とを接続するボディコンタクト領域を形
成したものが、特開昭62−109355号公報に開示されてい
る。しかしながら、同公報に記載されたものは、トラン
ジスタ分離を適用したものではないために、チャネル領
域とボディコンタクトを電気的に接続するための領域
を、ソース／ドレイン領域の周辺に沿って別途形成する
必要がある。そのために、素子分離領域として必要な面
積以上の面積を確保する必要が生じ、高集積化に不都合
であるばかりでなく、製造工程も複雑になる。それに対
し本実施例においては、トランジスタ分離を適用してい
ることを積極的に利用して、上記公報に開示された技術
の問題的を解消している。すなわち、ボディコンタクト
16とチャネル領域４とを電気的に接続する領域として、
分離用ゲート電極18の下方のチャネル領域14を用い、こ
のチャネル領域14は、第７図に示すように、第６図のY2
−Y2断面においてはチャネル領域４と接続している。し
たがって、トランジスタ分離のフィールドシールド領域
以外に改めてボディコンタクト19とチャネル領域４を電
気的に接続するための領域を形成する必要がない。その
結果、ボディコンタクトのために必要な面積が増大して
高集積化に悪影響を及ぼすこともない。また、フィール
ドシールド領域はSOI−MOSFETを形成したデバイス全体
に広がっており、その下方のチャネル領域14も同様にデ
バイス全体に連続して広がっている。よって、ボディ領
域16およびボディコンタクト19は、連続したフィールド
シールド領域の所定箇所に少なくとも１か所設ければよ
い。
なお、本実施例においても、上記第１の実施例と同様
に、ｐ型のチャネルMOSFETであっても、またシリコン層
３の代わりにGaAsなどの他の半導体を用いた場合にも、
同様の効果を得ることができることはいうまでもない。
に、ｐ型のチャネルMOSFETであっても、またシリコン層
３の代わりにGaAsなどの他の半導体を用いた場合にも、
同様の効果を得ることができることはいうまでもない。
［発明の効果］ 以上述べたように本発明によれば、SOI−MOSFETにお
いて、分離用ゲート電極と、その下方のチャネル領域と
を電気的に接続することにより、あるいは、分離用ゲー
ト電極下のチャネル領域に接して設けたボディ領域を、
ボディコンタクトを介してボディ用配線層を接続するこ
とにより、トランスファゲート電極間のチャネル領域で
発生した余剰キャリアが、蓄積されることなく外部へ引
き抜かれる。しかがって、チャネル領域の電位の上昇が
抑えられ、基板浮遊効果に起因するキンク効果の発生
や、ソース／ドレイン領域間の耐圧の劣化が防止され
る。その結果、優れたVD−IID特性を有するSOI−MCSFET
を得ることが可能となる。
いて、分離用ゲート電極と、その下方のチャネル領域と
を電気的に接続することにより、あるいは、分離用ゲー
ト電極下のチャネル領域に接して設けたボディ領域を、
ボディコンタクトを介してボディ用配線層を接続するこ
とにより、トランスファゲート電極間のチャネル領域で
発生した余剰キャリアが、蓄積されることなく外部へ引
き抜かれる。しかがって、チャネル領域の電位の上昇が
抑えられ、基板浮遊効果に起因するキンク効果の発生
や、ソース／ドレイン領域間の耐圧の劣化が防止され
る。その結果、優れたVD−IID特性を有するSOI−MCSFET
を得ることが可能となる。
第１図は、本発明の第１の実施例におけるSOI−MOSFET
の断面図である。 第２図は、同実施例のSOI−MOSFETの平面図であり、第
１図はそのX1−X1断面に相当する。 第３図は、第２図におけるY1−Y1断面を示す断面図であ
る。 第４図は、当実施例のSOI−MOSFETのVD−ID特性のグラ
フを示す図である。 第５図は、本発明の第２の実施例におけるSOI−MOSFET
の断面図である。 第６図は、当実施例のSOI−MOSFETの平面図であり、上
記第５図はそのX2−X2断面図に相当する。 第７図は、第６図のY2−Y2断面を示す断面図である。 第８図は、第６図のZ2−Z2断面を示す断面図である。 第９図は、従来のSOI−MOSFETの断面図である。 第10図は、同従来のSOI−MOSFETの平面図であり、上記
第９図はそのX3−X3断面図に相当する。 第11A図，第11B図および第11C図は、SOI−MOSFETのキン
ク効果を、トランスファゲート電極下のSOI層のnpn接合
のエネルギバンド図を用いて説明するための図である。 第12図は、SOI層が比較的厚い場合に発生するキンク効
果に起因するMOSFETの特性劣化を、VD−ID特性のグラフ
によって示す図である。 第13図は、SOI層が比較的薄い場合に発生するソース／
ドレイン領域間の耐圧低下に起因するMOSFETの特性劣化
を、VD−ID特性のグラフによって示す図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はチャネル領域、５はソース領域、６はド
レイン領域、７はゲート誘電体薄膜、８はトランスファ
ゲート電極、12は絶縁膜、13はコンタクトホール、14は
チャネル領域、16はボディ領域、17は分離用ゲート誘導
体薄膜、18は分離用ゲート電極、19はボディコンタク
ト、20はボディ用配線層である。 なお、図中、同一符号で示す部分は、同一または相当の
要素を示す。
の断面図である。 第２図は、同実施例のSOI−MOSFETの平面図であり、第
１図はそのX1−X1断面に相当する。 第３図は、第２図におけるY1−Y1断面を示す断面図であ
る。 第４図は、当実施例のSOI−MOSFETのVD−ID特性のグラ
フを示す図である。 第５図は、本発明の第２の実施例におけるSOI−MOSFET
の断面図である。 第６図は、当実施例のSOI−MOSFETの平面図であり、上
記第５図はそのX2−X2断面図に相当する。 第７図は、第６図のY2−Y2断面を示す断面図である。 第８図は、第６図のZ2−Z2断面を示す断面図である。 第９図は、従来のSOI−MOSFETの断面図である。 第10図は、同従来のSOI−MOSFETの平面図であり、上記
第９図はそのX3−X3断面図に相当する。 第11A図，第11B図および第11C図は、SOI−MOSFETのキン
ク効果を、トランスファゲート電極下のSOI層のnpn接合
のエネルギバンド図を用いて説明するための図である。 第12図は、SOI層が比較的厚い場合に発生するキンク効
果に起因するMOSFETの特性劣化を、VD−ID特性のグラフ
によって示す図である。 第13図は、SOI層が比較的薄い場合に発生するソース／
ドレイン領域間の耐圧低下に起因するMOSFETの特性劣化
を、VD−ID特性のグラフによって示す図である。 図において、１はシリコン基板、２は絶縁体層、３はシ
リコン層、４はチャネル領域、５はソース領域、６はド
レイン領域、７はゲート誘電体薄膜、８はトランスファ
ゲート電極、12は絶縁膜、13はコンタクトホール、14は
チャネル領域、16はボディ領域、17は分離用ゲート誘導
体薄膜、18は分離用ゲート電極、19はボディコンタク
ト、20はボディ用配線層である。 なお、図中、同一符号で示す部分は、同一または相当の
要素を示す。
Claims (2)
- 【請求項１】絶縁体基板上に形成された半導体層と、 この半導体層上の活性領域にゲート誘電体薄膜を介して
形成されたトランスファゲート電極と、 前記半導体層上の分離領域に、分離用ゲート誘電体薄膜
を介して形成された分離用ゲート電極と、 前記トランスファゲート電極および前記分離用ゲート電
極の各々の下方の前記半導体層に形成された、第１導電
型のチャネル領域と、 前記トランスファゲート電極下の前記チャネル領域を左
右両側から挟む位置において、前記半導体層に形成され
た第２導電型のソース／ドレイン領域と を備え、 前記分離用ゲート誘電体薄膜内には、前記分離用ゲート
電極と、この分離用ゲート電極下の前記チャネル領域と
を電気的に接続するための分離用コンタクトホールを設
けたことを特徴とする半導体装置。 - 【請求項２】絶縁基板上に形成された半導体層と、 この半導体層上にゲート誘電体薄膜を介して形成された
トランスファゲート電極と、 前記半導体層上に分離用誘電体薄膜を介して形成された
分離用ゲート電極と、 前記トランスファゲート電極および前記分離用ゲート電
極の各々の下方の前記半導体層に形成された第１導電型
のチャネル領域と、 前記分離用ゲート電極下の前記チャネル領域に隣接し
て、前記分離用ゲート電極下の前記半導体層に形成され
た第１導電型のボディ領域と を備え、 前記ボディ領域上には、該ボディ領域の表面を露出する
ように設けられたコンタクトホールを有する絶縁膜と、
該コンタクトホールの内部から上方へ延びるボディ用配
線層とが形成され、前記ボディ領域と前記ボディ用配線
層とが、前記コンタクトホールの底部において電気的に
接続されていることを特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267497A JP2547663B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置 |
| EP91308866A EP0479504B1 (en) | 1990-10-03 | 1991-09-27 | Thin film transistor |
| DE69114984T DE69114984T2 (de) | 1990-10-03 | 1991-09-27 | Dünnfilm-Transistor. |
| US08/052,858 US5355012A (en) | 1990-10-03 | 1993-04-28 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2267497A JP2547663B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04142775A JPH04142775A (ja) | 1992-05-15 |
| JP2547663B2 true JP2547663B2 (ja) | 1996-10-23 |
Family
ID=17445675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267497A Expired - Fee Related JP2547663B2 (ja) | 1990-10-03 | 1990-10-03 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5355012A (ja) |
| EP (1) | EP0479504B1 (ja) |
| JP (1) | JP2547663B2 (ja) |
| DE (1) | DE69114984T2 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5405795A (en) * | 1994-06-29 | 1995-04-11 | International Business Machines Corporation | Method of forming a SOI transistor having a self-aligned body contact |
| JP3802942B2 (ja) * | 1994-09-01 | 2006-08-02 | 株式会社ルネサステクノロジ | 半導体装置、半導体記憶装置および半導体記憶装置の製造方法 |
| JP3304635B2 (ja) * | 1994-09-26 | 2002-07-22 | 三菱電機株式会社 | 半導体記憶装置 |
| US5606188A (en) * | 1995-04-26 | 1997-02-25 | International Business Machines Corporation | Fabrication process and structure for a contacted-body silicon-on-insulator dynamic random access memory |
| US5834820A (en) | 1995-10-13 | 1998-11-10 | Micron Technology, Inc. | Circuit for providing isolation of integrated circuit active areas |
| KR970052023A (ko) * | 1995-12-30 | 1997-07-29 | 김주용 | 에스 오 아이 소자 및 그의 제조방법 |
| EP0905789A4 (en) | 1996-06-14 | 1999-08-25 | Mitsubishi Electric Corp | SEMICONDUCTOR COMPONENT HAVING SILICON-ON-INSULATION STRUCTURE AND METHOD OF MANUFACTURING SAME |
| US6424010B2 (en) | 1996-11-15 | 2002-07-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having reduced power consumption without a reduction in the source/drain breakdown voltage |
| WO1998022983A1 (fr) * | 1996-11-15 | 1998-05-28 | Mitsubishi Denki Kabushiki Kaisha | Dispositif a semi-conducteur et son procede de production |
| JP4540146B2 (ja) | 1998-12-24 | 2010-09-08 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2000208614A (ja) * | 1999-01-14 | 2000-07-28 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| US6133837A (en) * | 1999-03-05 | 2000-10-17 | Hill-Rom, Inc. | Patient position system and method for a support surface |
| US6414340B1 (en) * | 1999-11-04 | 2002-07-02 | Raytheon Company | Field effect transistor and method for making the same |
| JP2002033484A (ja) * | 2000-07-18 | 2002-01-31 | Mitsubishi Electric Corp | 半導体装置 |
| JP4614522B2 (ja) * | 2000-10-25 | 2011-01-19 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
| US6756619B2 (en) | 2002-08-26 | 2004-06-29 | Micron Technology, Inc. | Semiconductor constructions |
| JP5114844B2 (ja) * | 2005-02-14 | 2013-01-09 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2009302310A (ja) * | 2008-06-13 | 2009-12-24 | Sharp Corp | メモリ素子、半導体記憶装置及びその動作方法 |
| US8324668B2 (en) * | 2009-12-17 | 2012-12-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy structure for isolating devices in integrated circuits |
| WO2018177426A1 (zh) * | 2017-03-30 | 2018-10-04 | 苏州能讯高能半导体有限公司 | 半导体器件及其制造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5613771A (en) * | 1979-07-16 | 1981-02-10 | Nissan Motor Co Ltd | Metal-oxide semiconductor device |
| JPS58141554A (ja) * | 1982-02-18 | 1983-08-22 | Nec Corp | Ｃｍｏｓ型半導体集積回路装置 |
| JPH0680829B2 (ja) * | 1985-03-14 | 1994-10-12 | 株式会社日立製作所 | 半導体装置 |
| US4825278A (en) * | 1985-10-17 | 1989-04-25 | American Telephone And Telegraph Company At&T Bell Laboratories | Radiation hardened semiconductor devices |
| JPS62104173A (ja) * | 1985-10-31 | 1987-05-14 | Fujitsu Ltd | 半導体装置 |
| JPH0265254A (ja) * | 1988-08-31 | 1990-03-05 | Toshiba Corp | 半導体装置 |
| JP2507567B2 (ja) * | 1988-11-25 | 1996-06-12 | 三菱電機株式会社 | 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ |
| JP2560218B2 (ja) * | 1989-05-25 | 1996-12-04 | 工業技術院長 | 半導体装置の製造方法 |
-
1990
- 1990-10-03 JP JP2267497A patent/JP2547663B2/ja not_active Expired - Fee Related
-
1991
- 1991-09-27 EP EP91308866A patent/EP0479504B1/en not_active Expired - Lifetime
- 1991-09-27 DE DE69114984T patent/DE69114984T2/de not_active Expired - Lifetime
-
1993
- 1993-04-28 US US08/052,858 patent/US5355012A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5355012A (en) | 1994-10-11 |
| EP0479504A2 (en) | 1992-04-08 |
| EP0479504B1 (en) | 1995-11-29 |
| DE69114984D1 (de) | 1996-01-11 |
| EP0479504A3 (en) | 1992-04-15 |
| JPH04142775A (ja) | 1992-05-15 |
| DE69114984T2 (de) | 1996-05-30 |
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