JPH04216674A - 横形ｍｏｓ制御形サイリスタ - Google Patents
横形ｍｏｓ制御形サイリスタInfo
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- JPH04216674A JPH04216674A JP3053182A JP5318291A JPH04216674A JP H04216674 A JPH04216674 A JP H04216674A JP 3053182 A JP3053182 A JP 3053182A JP 5318291 A JP5318291 A JP 5318291A JP H04216674 A JPH04216674 A JP H04216674A
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- 239000002184 metal Substances 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 3
- 230000004888 barrier function Effects 0.000 claims 1
- 239000004020 conductor Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 50
- 102100021425 Monocarboxylate transporter 10 Human genes 0.000 description 27
- 108091006608 SLC16A10 Proteins 0.000 description 27
- 102100034068 Monocarboxylate transporter 1 Human genes 0.000 description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 239000000758 substrate Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/749—Thyristor-type devices, e.g. having four-zone regenerative action with turn-on by field effect
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/74—Thyristor-type devices, e.g. having four-zone regenerative action
- H01L29/744—Gate-turn-off devices
- H01L29/745—Gate-turn-off devices with turn-off by field effect
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は一般的に、サイリスタに
関する。更に詳細には、本発明は集積回路などで使用す
るためのＭＯＳゲートを有する横形サイリスタに関する
。
関する。更に詳細には、本発明は集積回路などで使用す
るためのＭＯＳゲートを有する横形サイリスタに関する
。
【０００２】
【従来の技術】電力用集積電子部品の分野では、単一の
集積回路上に、少なくとも１個の電力用素子と、該素子
を駆動するのに必要な制御回路を有することが望ましい
。特に、この電力用素子は電流よりも、電圧により制御
できることが特に望ましい。電圧制御回路の利点は、そ
の電力処理容量の増加にある。例えば、従来の電力用素
子の一例のサイリスタは一般的に、電流により制御され
る素子である。サイリスタのオン・オフ動作を行うのに
必要な電流は相補型金属酸化膜半導体（ＣＭＯＳ）論理
回路の電流駆動容量を大幅に超過することがある。しか
し、サイリスタが電圧でオン・オフされるように設計さ
れていれば、従来のＣＭＯＳ論理回路は著しく高い電力
のサイリスタも直接駆動させることができる。電圧制御
形サイリスタは一般的に、ＭＯＳ制御形サイリスタまた
はＭＣＴと呼ばれている。
集積回路上に、少なくとも１個の電力用素子と、該素子
を駆動するのに必要な制御回路を有することが望ましい
。特に、この電力用素子は電流よりも、電圧により制御
できることが特に望ましい。電圧制御回路の利点は、そ
の電力処理容量の増加にある。例えば、従来の電力用素
子の一例のサイリスタは一般的に、電流により制御され
る素子である。サイリスタのオン・オフ動作を行うのに
必要な電流は相補型金属酸化膜半導体（ＣＭＯＳ）論理
回路の電流駆動容量を大幅に超過することがある。しか
し、サイリスタが電圧でオン・オフされるように設計さ
れていれば、従来のＣＭＯＳ論理回路は著しく高い電力
のサイリスタも直接駆動させることができる。電圧制御
形サイリスタは一般的に、ＭＯＳ制御形サイリスタまた
はＭＣＴと呼ばれている。
【０００３】従来の多くのＭＣＴの欠点は寄生ＰＮＰト
ランジスタを有することである。寄生ＰＮＰは、ＭＣＴ
の性能を制限する２つの主要な欠点を生じる。すなわち
、限られた最大電流とＭＣＴの高い順方向電圧降下であ
る。限られた最大電流はＭＣＴを伝導することはできる
が、依然としてオフゲートがＭＣＴをターンオフするこ
とが可能である（これは最大ターンオフ電流と呼ばれる
）。
ランジスタを有することである。寄生ＰＮＰは、ＭＣＴ
の性能を制限する２つの主要な欠点を生じる。すなわち
、限られた最大電流とＭＣＴの高い順方向電圧降下であ
る。限られた最大電流はＭＣＴを伝導することはできる
が、依然としてオフゲートがＭＣＴをターンオフするこ
とが可能である（これは最大ターンオフ電流と呼ばれる
）。
【０００４】最大ターンオフ電流が低いという欠点は寄
生ＰＮＰトランジスタを通る電流の“スニーク”パスに
起因する。低最大ターンオフ電流は、ＭＣＴをターンオ
フするのに使用される、サイリスタをターンオフするの
に分流させることができる電流量を制限する、ＰＭＯＳ
トランジスタの比較的高いチャネル抵抗により更に低下
される。
生ＰＮＰトランジスタを通る電流の“スニーク”パスに
起因する。低最大ターンオフ電流は、ＭＣＴをターンオ
フするのに使用される、サイリスタをターンオフするの
に分流させることができる電流量を制限する、ＰＭＯＳ
トランジスタの比較的高いチャネル抵抗により更に低下
される。
【０００５】ＭＣＴの全域の高い順方向電圧降下は、サ
イリスタの利得を低下する注入陽極正孔電流の大部分を
吐かせる寄生ＰＮＰトランジスタに起因する。低利得に
なると、サイリスタは、その他の手段ならば可能である
ような“逆方向”の伝導を行うことができない。低利得
は従来のサイリスタで得られたであろう降下よりも遥か
に大きな順方向電圧降下を起こす。
イリスタの利得を低下する注入陽極正孔電流の大部分を
吐かせる寄生ＰＮＰトランジスタに起因する。低利得に
なると、サイリスタは、その他の手段ならば可能である
ような“逆方向”の伝導を行うことができない。低利得
は従来のサイリスタで得られたであろう降下よりも遥か
に大きな順方向電圧降下を起こす。
【０００６】
【発明が解決しようとする課題】前記のような欠点を有
しないＭＣＴ構造体も存在する。しかし、このような構
造体は概ね縦型方向に配向されている。その結果、集積
回路（ＩＣ）中に他の回路と共に集積するのには適さな
い。
しないＭＣＴ構造体も存在する。しかし、このような構
造体は概ね縦型方向に配向されている。その結果、集積
回路（ＩＣ）中に他の回路と共に集積するのには適さな
い。
【０００７】
【課題を解決するための手段】従って、本発明の目的は
、電気的性能を著しく低下させる寄生トランジスタを有
さず、集積回路に形成することができる横形ＭＯＳ制御
形サイリスタを提供することである。
、電気的性能を著しく低下させる寄生トランジスタを有
さず、集積回路に形成することができる横形ＭＯＳ制御
形サイリスタを提供することである。
【０００８】本発明の別の目的は、従来の縦型ＭＯＳ制
御サイリスタの最大ターンオフ電流に比べて一層高い最
大ターンオフ電流を見込める横形ＭＯＳ制御形サイリス
タを提供することである。
御サイリスタの最大ターンオフ電流に比べて一層高い最
大ターンオフ電流を見込める横形ＭＯＳ制御形サイリス
タを提供することである。
【０００９】本発明の他の目的は、従来の縦型ＭＯＳ制
御サイリスタの順方向電圧降下に比べて一層低い順方向
電圧降下を見込める横形ＭＯＳ制御形サイリスタを提供
することである。
御サイリスタの順方向電圧降下に比べて一層低い順方向
電圧降下を見込める横形ＭＯＳ制御形サイリスタを提供
することである。
【００１０】本発明の前記目的は、一つの実施例では、
常用の横形ＭＯＳ制御サイリスタに、同じ導電形の低抵
抗領域の周囲に形成された、エピタキシャル層の導電形
と反対の導電形の第１の追加領域を具備させ、そして、
低抵抗領域に整流接点を配設し、サイリスタの出力端子
の一つを形成することにより達成される。
常用の横形ＭＯＳ制御サイリスタに、同じ導電形の低抵
抗領域の周囲に形成された、エピタキシャル層の導電形
と反対の導電形の第１の追加領域を具備させ、そして、
低抵抗領域に整流接点を配設し、サイリスタの出力端子
の一つを形成することにより達成される。
【００１１】
【実施例】以下、図面を参照しながら本発明を更に詳細
に説明する。図１に本発明の実施例の一例を示す。この
実施例の利点は、常用の横形ＭＯＳ制御形サイリスタ（
ＭＣＴ）に領域１４を追加したことに由来する。この領
域はＭＣＴの順方向電圧降下を低下させ、更に最大ター
ンオフ電流を増大させる。ＭＣＴ１０の最大ターンオフ
電流を更に増大させるには、本発明の別の実施例によれ
ば、領域１６および第２の導電層１９（ＤＭＯＳトラン
ジスタを形成する）および埋込み層２１をＭＣＴ１０に
追加する。
に説明する。図１に本発明の実施例の一例を示す。この
実施例の利点は、常用の横形ＭＯＳ制御形サイリスタ（
ＭＣＴ）に領域１４を追加したことに由来する。この領
域はＭＣＴの順方向電圧降下を低下させ、更に最大ター
ンオフ電流を増大させる。ＭＣＴ１０の最大ターンオフ
電流を更に増大させるには、本発明の別の実施例によれ
ば、領域１６および第２の導電層１９（ＤＭＯＳトラン
ジスタを形成する）および埋込み層２１をＭＣＴ１０に
追加する。
【００１２】更に詳細には、また、第１の具体的実例と
して、ＭＣＴ１０の一例の横断面をＭＣＴ１０の半分に
ついて図１に示す。言うまでもなく、図示された構造は
図の右半分の鏡像である。この点を説明するために、Ｍ
ＣＴ１０は基板（図示されていない）中に形成され、二
酸化シリコンのような絶縁層（図示されていない）によ
り基板と絶縁されている。このタイプのデバイス製造法
は通常、絶縁層分離と呼ばれている。しかし、言うまで
もなく、基板とＭＣＴ１０を絶縁する方法は接合分離の
ような、もっと一般的な方法によっても実施できる。
して、ＭＣＴ１０の一例の横断面をＭＣＴ１０の半分に
ついて図１に示す。言うまでもなく、図示された構造は
図の右半分の鏡像である。この点を説明するために、Ｍ
ＣＴ１０は基板（図示されていない）中に形成され、二
酸化シリコンのような絶縁層（図示されていない）によ
り基板と絶縁されている。このタイプのデバイス製造法
は通常、絶縁層分離と呼ばれている。しかし、言うまで
もなく、基板とＭＣＴ１０を絶縁する方法は接合分離の
ような、もっと一般的な方法によっても実施できる。
【００１３】ＭＣＴ１０はエピタキシャル層２０とＭＣ
Ｔ１０の概ね下部に埋込み層２１を有する。このエピタ
キシャル層２０はここではｎ−形の比較的抵抗率の高い
ものである。埋込み層２１は比較的低い抵抗率を有し、
下記で詳細に説明するようにＭＣＴ１０の電流容量を高
める。第１の領域１１およびこれと間隔をおいて離れた
第２の領域１２はエピタキシャル層２０の主要面中に形
成されている。第１および第２の領域１１，１２の導電
形はエピタキシャル層２０の導電形の反対の形であり、
エピタキシャル層２０の抵抗率よりも低い抵抗率を有す
る。
Ｔ１０の概ね下部に埋込み層２１を有する。このエピタ
キシャル層２０はここではｎ−形の比較的抵抗率の高い
ものである。埋込み層２１は比較的低い抵抗率を有し、
下記で詳細に説明するようにＭＣＴ１０の電流容量を高
める。第１の領域１１およびこれと間隔をおいて離れた
第２の領域１２はエピタキシャル層２０の主要面中に形
成されている。第１および第２の領域１１，１２の導電
形はエピタキシャル層２０の導電形の反対の形であり、
エピタキシャル層２０の抵抗率よりも低い抵抗率を有す
る。
【００１４】第１の領域１１の中に第３の領域１３を形
成する。この第３の領域はエピタキシャル層２０の導電
形と同じ導電形を有し、第１の領域１１と同じか、また
は低い抵抗率を有する。第４の領域１４（一般的に、第
２の領域１２の形成前に形成される）は、接点を取り囲
み、第２の領域１２と同じ導電形を有する。第４の領域
１４の抵抗率は一般的に、領域１４が、ＭＣＴ１０がオ
フ状態の時に、正常な動作中に確実に枯渇されるのに十
分な大きさのものである。
成する。この第３の領域はエピタキシャル層２０の導電
形と同じ導電形を有し、第１の領域１１と同じか、また
は低い抵抗率を有する。第４の領域１４（一般的に、第
２の領域１２の形成前に形成される）は、接点を取り囲
み、第２の領域１２と同じ導電形を有する。第４の領域
１４の抵抗率は一般的に、領域１４が、ＭＣＴ１０がオ
フ状態の時に、正常な動作中に確実に枯渇されるのに十
分な大きさのものである。
【００１５】このレベルの抵抗率は一般的に、低表面電
界（ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｅｌｄ）
またはＲＥＳＵＲＦと呼ばれる。これはＭＣＴ１０が処
理できる最大電圧を上昇する。第２の領域１２の中に、
第５の領域１５を追加する。第５の領域１５は第２の領
域１２と反対の導電形を有する。下記で説明するように
、領域１５は領域１２に整流接点を形成するのに必要で
あり、そのため、領域１５はショトッキー整流接点の代
わりに置換することもできる。
界（ｒｅｄｕｃｅｄ ｓｕｒｆａｃｅ ｆｉｅｌｄ）
またはＲＥＳＵＲＦと呼ばれる。これはＭＣＴ１０が処
理できる最大電圧を上昇する。第２の領域１２の中に、
第５の領域１５を追加する。第５の領域１５は第２の領
域１２と反対の導電形を有する。下記で説明するように
、領域１５は領域１２に整流接点を形成するのに必要で
あり、そのため、領域１５はショトッキー整流接点の代
わりに置換することもできる。
【００１６】領域１５は領域１２に対する整流接点なの
で、金属接点２２０ は領域１５に対するオーミック接
点であり、ＭＣＴ１０のカソードを構成する。同様に、
ＭＣＴ１０のアノードとしての金属層２３は、第１およ
び第３の領域１１，１３に対するオーミック接点を構成
する。言うまでもなく、第１の領域１１の箇所は層１１
および金属層２３のオーミック接点に近い低抵抗率を有
する。
で、金属接点２２０ は領域１５に対するオーミック接
点であり、ＭＣＴ１０のカソードを構成する。同様に、
ＭＣＴ１０のアノードとしての金属層２３は、第１およ
び第３の領域１１，１３に対するオーミック接点を構成
する。言うまでもなく、第１の領域１１の箇所は層１１
および金属層２３のオーミック接点に近い低抵抗率を有
する。
【００１７】第１の導電層（一般的に、ドープされた多
結晶シリコン）はＭＣＴ１０のゲートを構成する。層１
７は好ましくは第１および第３の層１１，１３ならびに
エピタキシャル層２０の箇所の上部に配置され、絶縁層
１８（例えば、二酸化シリコン）により絶縁される。層
１７の第４の領域への延長は、ＭＣＴ１０の最大動作電
圧を更に増大するための電界面として機能する。
結晶シリコン）はＭＣＴ１０のゲートを構成する。層１
７は好ましくは第１および第３の層１１，１３ならびに
エピタキシャル層２０の箇所の上部に配置され、絶縁層
１８（例えば、二酸化シリコン）により絶縁される。層
１７の第４の領域への延長は、ＭＣＴ１０の最大動作電
圧を更に増大するための電界面として機能する。
【００１８】層１７は、ＭＣＴ１０をターン“オン”さ
せるための、常用のＰ−チャネルＭＯＳ（通常、ＰＭＯ
Ｓトランジスタと呼ばれている）およびＭＣＴ１０をタ
ーン“オフ”させるための、Ｎ−チャネル二重拡散ＭＯ
Ｓトランジスタ（通常、ＤＭＯＳトランジスタと呼ばれ
ている）の両方のためのゲートとして機能する。ＰＭＯ
Ｓトランジスタ（符号はとられていない）は、層１７の
電圧が負である場合、エピタキシャル層２０の主要面に
沿って形成するＰＭＯＳトランジスタのチャネルと共に
、ドレンおよびソースとして、第１の領域１１および第
４の層１４により形成される。ＤＭＯＳトランジスタ（
符号はとられていない）は、層１７の電圧が正である場
合、第１の層１１の主要面に沿って形成するチャネルと
共に、そのドレンおよびソース領域として、第３の領域
１３およびエピタキシャル層２０により形成される。
せるための、常用のＰ−チャネルＭＯＳ（通常、ＰＭＯ
Ｓトランジスタと呼ばれている）およびＭＣＴ１０をタ
ーン“オフ”させるための、Ｎ−チャネル二重拡散ＭＯ
Ｓトランジスタ（通常、ＤＭＯＳトランジスタと呼ばれ
ている）の両方のためのゲートとして機能する。ＰＭＯ
Ｓトランジスタ（符号はとられていない）は、層１７の
電圧が負である場合、エピタキシャル層２０の主要面に
沿って形成するＰＭＯＳトランジスタのチャネルと共に
、ドレンおよびソースとして、第１の領域１１および第
４の層１４により形成される。ＤＭＯＳトランジスタ（
符号はとられていない）は、層１７の電圧が正である場
合、第１の層１１の主要面に沿って形成するチャネルと
共に、そのドレンおよびソース領域として、第３の領域
１３およびエピタキシャル層２０により形成される。
【００１９】次に、ＭＣＴ１０の動作について説明する
。ＭＣＴ１０のサイリスタ部分は、第１、第４および第
５の領域１１，１４，１５とエピタキシャル層２０を接
続する交差結合されたバイポーラトランジスタ２４およ
び２５の存在により模式的に示されている。通常、ＭＣ
Ｔが“オフ”の場合、アノードからカソードへ流れる電
流は殆どない。十分な負電圧がゲートに印加された場合
、ＰＭＯＳトランジスタはターン“オン”し、第１の層
１１を通して、アノードから電流が第４の層１４に流れ
る。電流量が十分である場合、ＭＣＴ１０のサイリスタ
部分はラッチアップし、その結果、“オン”になる。 十分な正電圧がゲートに印加され、ＤＭＯＳトランジス
タがターン“オン”した場合、電流はＭＣＴ１０のサイ
リスタ部分から“巻き上げられ”、その利得は１以下に
まで低下し、ＭＣＴ１０はターン“オフ”する。従って
、Ｐチャネルトランジスタをターン“オン”するのに十
分な負電圧がゲートに印加された場合、ＭＣＴ１０は“
オン”状態にラッチし、電流がインタループされるか、
またはＮチャネルＤＭＯＳトランジスタが十分にターン
“オン”する電圧がゲートに印加されるまで、電流をア
ノードからカソード、またはこの逆の方向へ伝導する。
。ＭＣＴ１０のサイリスタ部分は、第１、第４および第
５の領域１１，１４，１５とエピタキシャル層２０を接
続する交差結合されたバイポーラトランジスタ２４およ
び２５の存在により模式的に示されている。通常、ＭＣ
Ｔが“オフ”の場合、アノードからカソードへ流れる電
流は殆どない。十分な負電圧がゲートに印加された場合
、ＰＭＯＳトランジスタはターン“オン”し、第１の層
１１を通して、アノードから電流が第４の層１４に流れ
る。電流量が十分である場合、ＭＣＴ１０のサイリスタ
部分はラッチアップし、その結果、“オン”になる。 十分な正電圧がゲートに印加され、ＤＭＯＳトランジス
タがターン“オン”した場合、電流はＭＣＴ１０のサイ
リスタ部分から“巻き上げられ”、その利得は１以下に
まで低下し、ＭＣＴ１０はターン“オフ”する。従って
、Ｐチャネルトランジスタをターン“オン”するのに十
分な負電圧がゲートに印加された場合、ＭＣＴ１０は“
オン”状態にラッチし、電流がインタループされるか、
またはＮチャネルＤＭＯＳトランジスタが十分にターン
“オン”する電圧がゲートに印加されるまで、電流をア
ノードからカソード、またはこの逆の方向へ伝導する。
【００２０】ＭＣＴ１０を伝導することができ、しかも
、依然としてゲートにＭＣＴ１０をターンオフさせる最
大ターンオフ電流を高めるために、第３の領域１３と類
似の別の領域１３´を第１の領域１１に追加し、そして
、第６の領域１６を、第１の領域が概ね第６の領域１６
と第４の領域１４の間に配置されるように追加する。 第６の領域の導電形はエピタキシャル層２０の導電形と
同一であるが、抵抗率は低い。第６の層は埋込み層２１
と共に電気接点中に配置し、最大ターンオフ電流を更に
高めることが好ましい。
、依然としてゲートにＭＣＴ１０をターンオフさせる最
大ターンオフ電流を高めるために、第３の領域１３と類
似の別の領域１３´を第１の領域１１に追加し、そして
、第６の領域１６を、第１の領域が概ね第６の領域１６
と第４の領域１４の間に配置されるように追加する。 第６の領域の導電形はエピタキシャル層２０の導電形と
同一であるが、抵抗率は低い。第６の層は埋込み層２１
と共に電気接点中に配置し、最大ターンオフ電流を更に
高めることが好ましい。
【００２１】第２の層１９を、領域１３´、第１の領域
１１、エピタキシャル層２０および第６の領域１６の箇
所の上部に追加する。従って、層１９に印加される電圧
が十分に正の電圧である場合、別のＮチャネルＤＭＯＳ
トランジスタが、ドレインおよびソースを構成する第６
の領域１６／エピタキシャル層２０および領域１３´お
よび、第１の領域１１の主要面中に発生するチャネルに
より形成される。層１９はＭＣＴ１０のゲートとして、
層１７に電気的に接続されるように図示されているが、
層１７および層１９は単一層であることもできる。
１１、エピタキシャル層２０および第６の領域１６の箇
所の上部に追加する。従って、層１９に印加される電圧
が十分に正の電圧である場合、別のＮチャネルＤＭＯＳ
トランジスタが、ドレインおよびソースを構成する第６
の領域１６／エピタキシャル層２０および領域１３´お
よび、第１の領域１１の主要面中に発生するチャネルに
より形成される。層１９はＭＣＴ１０のゲートとして、
層１７に電気的に接続されるように図示されているが、
層１７および層１９は単一層であることもできる。
【００２２】図１のＭＣＴ１０の変形例を図２に示す。
変形の一例は、前記のような領域１５（図１）について
、金属層２２Ｒ によりショトッキー整流接点を置き換
えることである。別の変形例は、第２の領域１２を領域
１２´で示される部分にまで延長し、第２の領域１２，
１２´をエピタキシャル層２０と接触させることである
。何れの変形例も単独に、または一緒に実施することが
できる。
、金属層２２Ｒ によりショトッキー整流接点を置き換
えることである。別の変形例は、第２の領域１２を領域
１２´で示される部分にまで延長し、第２の領域１２，
１２´をエピタキシャル層２０と接触させることである
。何れの変形例も単独に、または一緒に実施することが
できる。
【００２３】図１のＭＣＴ１０の、エピタキシャル層、
該エピタキシャル層中の領域類、および埋込み層に関す
る代表的な抵抗率範囲および好ましい抵抗率（Ω−ｃｍ
）を下記の表に示す。結果は３００Ｖ、１ＡのＭＣＴで
ある。
該エピタキシャル層中の領域類、および埋込み層に関す
る代表的な抵抗率範囲および好ましい抵抗率（Ω−ｃｍ
）を下記の表に示す。結果は３００Ｖ、１ＡのＭＣＴで
ある。
【００２４】前記のように、特定の導電形の層および領
域を有する本発明の代表的な実施例について説明した。 しかし、言うまでもなく、導電形はＭＣＴ１０（図１お
よび図２）のターンオンおよびターンオフ電圧の結果的
変化により相互に変化することがある。本発明の好まし
い実施例について説明してきたが、本発明の概念を含む
その他の実施例も使用できることは当業者に自明である
。従って、本発明は開示された実施例に限定されること
はなく、特許請求の範囲に記載された概念および範囲に
よってのみ限定されるもの理解しなければならない。
域を有する本発明の代表的な実施例について説明した。 しかし、言うまでもなく、導電形はＭＣＴ１０（図１お
よび図２）のターンオンおよびターンオフ電圧の結果的
変化により相互に変化することがある。本発明の好まし
い実施例について説明してきたが、本発明の概念を含む
その他の実施例も使用できることは当業者に自明である
。従って、本発明は開示された実施例に限定されること
はなく、特許請求の範囲に記載された概念および範囲に
よってのみ限定されるもの理解しなければならない。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
電気的性能を著しく低下させる寄生トランジスタを有さ
ず、集積回路に形成することができる横形ＭＯＳ制御形
サイリスタが得られる。このサイリスタは、従来の縦型
ＭＯＳ制御サイリスタの最大ターンオフ電流に比べて一
層高い最大ターンオフ電流を見込めるばかりか、従来の
縦型ＭＯＳ制御サイリスタの順方向電圧降下に比べて一
層低い順方向電圧降下を見込める。
電気的性能を著しく低下させる寄生トランジスタを有さ
ず、集積回路に形成することができる横形ＭＯＳ制御形
サイリスタが得られる。このサイリスタは、従来の縦型
ＭＯＳ制御サイリスタの最大ターンオフ電流に比べて一
層高い最大ターンオフ電流を見込めるばかりか、従来の
縦型ＭＯＳ制御サイリスタの順方向電圧降下に比べて一
層低い順方向電圧降下を見込める。
【図１】本発明の代表的な実施例の半分の断面図である
。
。
【図２】本発明の別の代表的な実施例の半分の断面図で
ある。
ある。
１０ 本発明の横形ＭＯＳ制御形サイリスタ１１
第１の領域 １２ 第２の領域 １３ 第３の領域 １４ 第４の領域 １５ 第５の領域 １６ 第６の領域 ２０ エピタキシャル層 ２１ 埋込み層
第１の領域 １２ 第２の領域 １３ 第３の領域 １４ 第４の領域 １５ 第５の領域 １６ 第６の領域 ２０ エピタキシャル層 ２１ 埋込み層
Claims (8)
- 【請求項１】 第１の導電形の高抵抗率半導体エピタ
キシャル層（例えば、２０）の主要面中に配置された、
第１および第２の出力端子とゲートを有する横形ＭＯＳ
制御形サイリスタであって、エピタキシャル層中に存在
し、エピタキシャル層の主要面に隣接する、第２の導電
形の、間隔をおいて離れている第１（例えば、１１）お
よび第２（例えば、１２）の領域； 第１の領域中にあり、前記主要面に隣接する、第１の導
電形の第３の領域；エピタキシャル層中に配置され、そ
の主要面に隣接する、第２の領域と接触する、第２の導
電形の第４の領域（例えば、１４）； 第２の領域を有する整流接点（例えば、２２Ｏ ，１５
または２２Ｒ ）；およびエピタキシャル層および第１
および第４の領域の選択的箇所の上部にあり、該箇所か
ら絶縁されている導電層（例えば、１７）；からなり、
第１および第３の領域は一緒に接続されて第１の出力端
子を構成し、整流接点は第２の出力端子を構成し、そし
て、導電層はゲートを構成することを特徴とする横形Ｍ
ＯＳ制御形サイリスタ。 - 【請求項２】 第２の領域中に形成され、前記主要面
に隣接する、第１の導電形の第５の領域（例えば、１５
）に対するオーミック接点（例えば、２２）により整流
接点が構成されていることを更に特徴とする請求項１の
サイリスタ。 - 【請求項３】 整流接点は第２の層と共にショットキ
ーバリア整流接点を形成する金属導体（例えば、２２Ｒ
）であることを更に特徴とする請求項１のサイリスタ
。 - 【請求項４】 第２の領域は完全に第４の領域内に存
在する請求項１のサイリスタ。 - 【請求項５】 第２の領域（例えば、１２´）は主要
面下のエピタキシャル層にも接触している請求項１のサ
イリスタ。 - 【請求項６】 主要面に隣接するエピタキシャル層中
に配置され、第１の導電形の第６の領域（例えば、１６
）、これにより、第１の領域（例えば、１１）は第６お
よび第４（例えば、１４）の領域の間に存在する；およ
びエピタキシャル層および第１の領域（例えば、１１）
ならびに第３の領域（例えば、１３）と第６の領域（例
えば、１６）の間の選択的箇所の上部で、該箇所から絶
縁されている追加の導電層（例えば、１９）；からなり
、第１の領域（例えば、１１）は第３の領域（例えば、
１３）と電気的に接続されており、また、導電層（例え
ば、１７）は追加の導電層（例えば、１９）に電気的に
接続されていることを更に特徴とする請求項１のサイリ
スタ。 - 【請求項７】 エピタキシャル層（例えば、２０）下
部の埋込み層（例えば、２１）は概ねサイリスタの下部
にあり、第６の領域（例えば、１６）と電気的に接続さ
れていることを更に特徴とする請求項６のサイリスタ。 - 【請求項８】 埋込み層（例えば、２１）は第１の導
電形の半導体材料である請求項３のサイリスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/486,459 US5016076A (en) | 1990-02-28 | 1990-02-28 | Lateral MOS controlled thyristor |
| US486459 | 1990-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04216674A true JPH04216674A (ja) | 1992-08-06 |
Family
ID=23931970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3053182A Pending JPH04216674A (ja) | 1990-02-28 | 1991-02-26 | 横形ｍｏｓ制御形サイリスタ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5016076A (ja) |
| EP (1) | EP0444808A1 (ja) |
| JP (1) | JPH04216674A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE468731B (sv) * | 1991-07-17 | 1993-03-08 | Asea Brown Boveri | Slaeckbart tyristorsystem |
| DE4126491A1 (de) * | 1991-08-10 | 1993-02-11 | Asea Brown Boveri | Abschaltbares leistungshalbleiter-bauelement |
| DE4137840A1 (de) * | 1991-11-16 | 1993-06-03 | Asea Brown Boveri | Halbleiterschalter zum sperren hoher spannungen |
| DE4210071A1 (de) * | 1992-03-27 | 1993-09-30 | Asea Brown Boveri | MOS-gesteuerter Thyristor MCT |
| GB9313843D0 (en) * | 1993-07-05 | 1993-08-18 | Philips Electronics Uk Ltd | A semiconductor device comprising an insulated gate field effect transistor |
| DE4433796A1 (de) * | 1994-09-22 | 1996-03-28 | Daimler Benz Ag | Steuerbares Halbleiterbauelement |
| US6317832B1 (en) * | 1997-02-21 | 2001-11-13 | Mondex International Limited | Secure multiple application card system and process |
| US7089792B2 (en) * | 2002-02-06 | 2006-08-15 | Analod Devices, Inc. | Micromachined apparatus utilizing box suspensions |
| WO2003067190A1 (en) * | 2002-02-06 | 2003-08-14 | Analog Devices, Inc. | Micromachined gyroscope |
| EP1735591B1 (en) * | 2004-04-14 | 2014-01-22 | Analog Devices, Inc. | Inertial sensor with a linear array of sensor elements |
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Citations (5)
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4698655A (en) * | 1983-09-23 | 1987-10-06 | Motorola, Inc. | Overvoltage and overtemperature protection circuit |
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| JPS62289544A (ja) * | 1986-06-09 | 1987-12-16 | Daikin Ind Ltd | 含フツ素化合物 |
| US4896196A (en) * | 1986-11-12 | 1990-01-23 | Siliconix Incorporated | Vertical DMOS power transistor with an integral operating condition sensor |
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-
1990
- 1990-02-28 US US07/486,459 patent/US5016076A/en not_active Expired - Lifetime
-
1991
- 1991-02-19 EP EP91301283A patent/EP0444808A1/en not_active Withdrawn
- 1991-02-26 JP JP3053182A patent/JPH04216674A/ja active Pending
Patent Citations (5)
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|---|---|---|---|---|
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| JPS57208177A (en) * | 1981-06-17 | 1982-12-21 | Nec Corp | Semiconductor negative resistance element |
| JPS6112072A (ja) * | 1984-06-27 | 1986-01-20 | Hitachi Ltd | 半導体装置 |
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| JPS6325973A (ja) * | 1986-07-18 | 1988-02-03 | Hitachi Ltd | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5016076A (en) | 1991-05-14 |
| EP0444808A1 (en) | 1991-09-04 |
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