KR940002773B1 - 반도체장치 - Google Patents
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Abstract
내용 없음.
Description
제1도는 본 발명의 IGBT의 제1실시예의 단면도.
제2도는 제1도에 도시된 IGBT의 제조공정을 설명하기 위한 단면도.
제3도는 IGBT의 래치업전류와 다결정실리콘 비저항과의 관계를 나타낸 특성도.
제4도는 제1실시예의 변형예를 나타낸 단면도.
제5도는 제1실시예의 다른 변형예를 나타낸 도면.
제6도는 본 발명의 제2실시예의 단면도.
제7도는 본 발명의 횡형 IGBT의 단면도.
제8도는 본 발명의 종형 DMOS FET의 단면도.
제9도는 종래의 IGBT의 단면도.
제10도는 전류경로를 병기한 제9도의 IGBT의 부분단면도.
제11도는 제9도의 IGBT의 등가회로도.
제12도는 잠입저항(RB)의 저감수단을 설명하기 위한 사시도.
제13도는 종래의 DMOS FET의 단면도.
제14도는 제13도의 DMOS FET의 등가회로도.
* 도면의 주요부분에 대한 부호의 설명
101,401,701 : P콜렉터영역
102,202,402,702 : 제1영역[N드리프트(드레인)영역]
103,203,403,703 : 게이트절연막
104,204,404,704 : 게이트전극
105,205,405,705 : 제2영역(P베이스영역)
106,206,406,606,706,806 : 제3영역[N에미터(소오스)영역]
107,207,407,507,707 : 게이트전극절연용 층간막
408,508,608,708,808 : 개재층(介在層)
109,209,409,509,709,809 : 금속전극막
110,210,410,710,810 : 채널형성영역
[산업상의 이용분야]
본 발명은 반도체장치에 관한 것으로, 특히 절연게이트형 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor ; 이하, IGBT라고 약기한다) 혹은 이중확산 절연게이트형 전계효과 트랜지스터(이하, DMOS FET라고 약기한다)에 사용되는 반도체 장치에 관한 것이다.
[종래의 기술 및 그 문제점]
일반적으로 IGBT 혹은 DMOS FET는, 모터의 제어 혹은 인버터 등의 각종 스위칭용 소자로서 널리 사용되고 있다. IGBT는 바이폴라 트랜지스터의 저포화전압특성과 MOS FET의 고속성 및 고입력 임피던스특성 등을 겸비한 소자로서, 전력변환손실이 적으며 구동전력이 작다는 등의 이점을 가지고 그 응용 범위가 확대되고 있다.
이와 같은 IGBT중에서 일반적으로 사용되고 있는 종형 IGBT의 종래예에 대해 도면을 참조하여 설명한다.
제9도는 종래의 IGBT의 소자구조 단면도이다. 그 구조는, 종래의 종형 DMOS FET의 N드레인영역에 P콜렉터영역(101)을 부가한 것으로, N드레인영역에 대응하는 영역을 N드리프트영역(102)이라고 부른다. P베이스영역(105)내에 선택적으로 N에미터영역(106)이 형성되고, N에미터영역(106)과 N드리프트영역(102)에 협지되는 P베이스영역(105)의 표면층이 MOS FET의 채널형성영역(110)인데, 이 채널형성영역(110)은 게이트절연막(103)을 매개해서 게이트전극(104)과 대향하고 있다. 여기서, 상기 P베이스영역(105)과 N에미터영역(106)은 금속전극막(109)에 의해 단락된 구조로 되어 있다. 이 베이스영역(105)과 금속전극막(109), 또 에미터영역(106)과 금속전극막(109)은 통상 저항성 접합[오믹접합(ohmic contact)]을 취하고 있다. 한편, 참조부호 107은 게이트전극절연용 층간막이다.
게이트전극(104)에 정(＋)이 전압을 인가하면, 게이트전극(104) 바로 아래에 있는 P베이스영역(105)의 표면에 N채널이 형성되고, 이에 따라 전자는 N드리프트영역(102)으로 유일하다. 그리고, 이러한 전자의 유입에 따라 P콜렉터영역(101)으로부터 홀이 주입된다. 주입된 홀전류는, N에미터영역(106) 바로 아래의 P베이스영역(105)내의 잠입저항(RB)을 경유해서 금속전극막(109)에 도달한다. 이와 같이 해서 IGBT는 온(ON)상태로 된다.
IGBT에서는 그 구조상 기생트랜지스터에 의한 래치업(latch-up)현상이 일어날 수 있다. 이하, 상기 N채널 IGBT를 예로 들어 이 래치업현상을 설명한다.
제10도는 IGBT의 단면도에 소자의 전류경로를 병기한 도면이고, 또 제11도는 소자의 전기등가회로도이다.
제10도에 있어서 참조부호 C, E 및 G는 각각 콜렉터, 에미터 및 게이트의 각 전극단자이다. 또한, IC는 IGBT의 콜렉터전류, Ih는 N드리프트영역(102)으로부터 P베이스영역(105)으로 유입되는 홀전류, IE는 N드리프트영역(102)으로부터 채널형성영역을 매개해서 N에미터영역(106)으로 유입되는 전자전류이다.
또, 제11도에 있어서 참조부호 M1은 게이트전극(104)과 게이트절연막(103) 및 P베이스영역(105)의 표면층으로 이루어진 MOS 구조를 갖춘 MOS FET이고, Tr1은 N에미터영역(106)과 P베이스영역(105) 및 N드리프트영역(102)으로 이루어진 NPN트랜지스터, Tr2는 P콜렉터영역(101)과 N드리프트영역(102) 및 P베이스영역(105)으로 이루어진 PNP트랜지스터이다.
래치업은 기생의 NPN트랜지스터(Tr1)가 온됨으로써 발생하는 바, NPN트랜지스터(Tr1)와 PNP트랜지스터(Tr2)의 사이에 정귀환이 걸려 래치업에 이른다. 일반적으로, IGBT 구조에서는 NPN트랜지스터의 증폭률이 그다지 작지 않으므로, 래치업에 도달하는 전류치(이하, 래치업전류라 하다)는 NPN트랜지스터가 온되는 때의 IGBT의 콜렉터전류(Ic)라고 생각할 수 있다. 한편, 상기 홀전류(Ih)에 의해 잠입저항(RB) 양단에 발생하는 횡방향전압은, N에미터영역과 P베이스영역간의 접합부를 순방향으로 바이어스시킨다. 이 바이어스전압이 NPN트랜지스터의 베이스·에미터접합의 설정(built-in)전압(예컨대 약 0.7V)을 초과하면, N에미터영역으로 부터 P베이스영역을 향해서 직접 주입되는 전자가 급증하여 래치업한다고 생각된다. 즉, 상기 래치업전류는 NPN트랜지스터의 베이스·에미터접합의 전압이 0.7(V)를 넘을 때의 IGBT의 콜렉터전류와 거의 같다고 생각할 수 있다.
여기서 NPN트랜지스터의 베이스·에미터접합에서의 전위차 VBE(NPN)에서 가장 큰 부분은 다음과 같이 표현된다.
VBN(NPN)=RB×Ih＋VPM－VNM(1)
여기서 RB는 에미터영역 바로 아래의 P베이스영역내의 잡입저항, Ih는 N드리프트영역으로부터 P베이스영역으로 유입되는 홀전류, VPM및 VNM은 각각 P베이스영역과 금속전극간 및 N에미터영역과 금속전극간의 전위치이다. 또 홀전류(Ih)는,
Ih=αPNP×IC(2)
로 표현된다. 여기서 αPNP는 PNP트랜지스터(Tr2)의 전류이득이다.
래치업에 도달하는 조건, 즉 기생 NPN트랜지스터(Tr1)가 온되는 조건은, 앞에서 설명한 바와 같이
VBE(NPN)＞0.7[V] (3)
이므로, 래치업전류는 다음과 같이 표현된다.
Ilatck=(0.7＋VNM－VPM)/ (RB×αPNP) (4)
여기서 일반적으로 사용되고 있는 본 종래예의 IGBT에서는, 금속전극막(109)이 N에미터영역(106) 및 P베이스영역(105)과 오믹접합(ohmic contact)을 취하고 있기 때문에, 그 접합저항이 작아
VNM=0, VPM=0
이므로, 래치업전류는 다음과 같이 표현할 수 있다.
Ilatch=(0.7)/ (RB×αPNP) (5)
이 때문에, 일반적으로 사용되고 있는 IGBT에서는 래치업전류를 높이기 위해 RB의 저감화에 큰 노력이 기울여지고 있다.
RB저감화의 일반적인 방법으로서, (가) 베이스영역의 고농도화, (나) 베이스영역을 깊게 하거나, (다) N에미터영역을 폭방향으로 분할하거나, (라) N에미터영역의 일부를 절단하는 등의 수법을 들 수 있다. 제12도는 상기 수법의 (다)항 및 (라)항을 설명하기 위한 부분사시도로, 제12a도는 통상, 제12b도는 (다)항, 제12c도는 (라)항의 각각의 N에미터영역의 형상을 나타낸 것이다. 이들 방법에 의하면, 래치업전류의 향상을 달성되지만, 그것과 함께 온(ON)전압의 상승, 더 나아가서는 채널길이의 증가 또는 채널영역의 감소에 의한 상호콘덕턴스의 저하도 야기된다. 이 때문에, 전력손실의 증대, 게이트구동전압의 고전압화 등의 결점이 야기 되고 있었다.
다음에, 종형 DMOS FET의 종래의 일예에 대해 제13도 및 제14도를 참조하여 설명한다.
제13도에 있어서, N+실리콘기판(202a)상에 저농도의 N형 실리콘에픽텍셜층(202b)이 형성된다. 이들 2개의 실리콘층(202a,202b)에 의해 N드레인영역(202)이 형성되고 있다. 또한, P베이스영역(205)내에 선택적으로 N소오스영역(206)이 형성되고, N소오스영역(206)과 N드레인영역(202)에 협지되는 P베이스영역(205)의 표면층이 DMOS FET의 채널형성영역(210)으로 되는데, 이 채널형성영역(210)은 게이트절연막(203)을 매개해서 게이트전극(204)과 대향하고 있다. P베이스영역(205)와 N소오스영역(206)은 모두 금속전극막(209)과 오믹 접합을 취하고 있다. 여기서, 참조부호 207은 게이트전극절연용 층간막이다.
제14도는 상기 DMOS FET의 전기적인 등가회로도로, 참조부호 D, G, S는 각각 드레인, 게이트, 소오스의 각 전극단자를 나타내고, M2는 게이트전극(204)과 게이트절연막(203) 및 P베이스영역(205)의 표면층으로 이루어진 MOS구조를 갖는 MOS FET를 타나낸다. 또, 참조부호 Tr3는 N소오스영역(206)을 에미터, P베이스영역(205)를 베이스, N드레인영역(202)를 콜렉터로 하는 기생 바이폴라 트랜지스터이고, D1은 P베이스영역(205)를 애도느영역, N드레인영역(202)을 캐소드영역으로 하는 프리휠(free wheel) 접합다이오드이다. 그리고 저항(RB1)은 다이오드(D1)의 역회복전류가 흐르는 P베이스영역내의 전류통로의 등가합성저항이다.
상기 DMOS FET는, 주지하고 있는 바와 같이 게이트전극(G)에 신호전압을 인가하여, 온(on), 오프(off)제어하도록 되어 있다. 동작중, 프리휠 다이오드(D1)에 순방향의 과도전류가 흐르고 있을 때, P베이스영역에는 과잉의 소수캐리어가 축적된다. 다음에, 다이오드(D1)가 역바이어스되면, 축적된 과잉의 소수캐리어가 재결합하여 소멸할 때까지 역회복전류가 흐르게 된다. 이 역회복전류에 의해, P베이스영역내의 상기 저항(RB1)에는 기생트랜지스터(Tr3)의 베이스·에미터접합이 순바이어스되는 방향으로 전압강하가 생기게 된다. 이 전압이 베이스·에미터접합의 설정전압을 초과하면, 기생트랜지스터(Tr3)가 온됨으로써 N소오스영역(206)의 하부에 있는 P베이스영역내에 전류집중이 생겨 온도가 상승하여 파괴에 이르는 결점이 있어 문제로 되고 있다.
이제까지 설명한 바와 같이, IGBT의 래치업 내량(latch-up 耐量)을 개선하기 위해 기생 NPN트랜지스터의 에미터·베이스접합의 전압이 설정전압을 초과하지 않도록 베이스영역의 잠입저항(RB)을 저감하는 여러가지 수법이 실시되어 왔다. 이들 종래의 방법은 IGBT의 온전압, 상호콘덕턴스 등의 그밖의 특성과 트레이드 오프(trade-off)와 관계에 있어서 대폭적으로 래치업전류를 향상시키는 것이 어렵다고 하는 과제가 있었다.
또 DMOS FET에 있어서도, 상술한 바와 같이 프리휠 다이오드(D1)의 역회복시에 기생트랜지스터가 동작하여 소자를 파괴하는 문제가 있다. IGBT에 있어서는 홀전류(Ih), 또 DMOS FET에 있어서는 프리휠 다이오드(D1)의 역회복전류에 의하여 기생 NPN트랜지스터(Tr1또는 Tr3)의 베이스·에미터접합의 순방향 접합이 상승하고, 그 전압이 설정전압을 초과하면 소자의 파괴로 이어진다. 그러므로 IGBT 및 DMOS FET의 어느 경우에 있어서도, 기생트랜지스터의 베이스·에미터접합의 순전압의 상승을 억제하는 것이 필요하다.
[발명의 목적]
본 발명은 상기 문제점을 해소하기 위해 발명된 것으로, 온전압의 상승을 얼마안되는 값으로 억제하여 IGBT의 래치업 내량 혹은 DMOS FET의 스위칭동작시의 파괴 내량을 대폭적으로 개선할 수 있도록 된 반도체장치를 제공하고자 함에 그 목적이 있다.
[발명의 구성 및 작용]
본 발명의 반도체장치는 (a) 반도체기판의 한쪽 주표면에 노출되는 면을 갖추고, 1층 혹은 불순물농도가 다른 복수층의 1도전형(이후 N형으로 하지만, P형으로 해도 지장이 없다)는 반도체층으로 이루어진 제1영역[N드리프트(드레인)영역]과, (b)반도체기판의 상기 주표면으로부터 선택적으로 형성된 반대도전형(P형으로 함) 반도체층으로 이루어진 제2영역(P베이스영역), (c) P베이스영역의 상기 주표면으로부터 이 영역내에 선택적으로 형성되는 N형의 제3영역[N에미터(소오스)영역], (d) 드리프트(드레인)영역과 에미터(소오스)영역에 협지되며, 상기 주표면에 노출되고, 또 적어도 P베이스영역의 표면층을 포함하는 P형 표면층으로 이루어진 채널형성영역, (e) 이 채널형성영역과 게이트산화막을 매개해서 대향하는 게이트전극, (f) P베이스영역 및 에미터(소오스)영역상에 형성되고, 또 P베이스영역과 오믹접합함과 더불어, N에미터(소오스)영역과 개재층을 매개해서 전기적으로 접속되는 금속전극막을 구비한 것을 특징으로 한다.
또한, 상기 본 발명의 반도체장치를 주로 종형 또는 횡형의 IGBT 혹은 DMOS FET이다.
본 발명은 개재층을 새롭게 설치함으로써, 반도체장치의 통전시에 금속전극막과 N에미터(소오스)영역간에 생기는 전위차가 그 금속전극막과 P베이스영역간에 생기는 전위차보다도 크게 되도록 하며, 기생 NPN트랜지스터의 베이스·에미터(또는 베이스·소오스)접합의 순바이어스전압의 상승을 억제한 반도체장치이다. 이에 따라, 기생트랜지스터의 동작이 억제되어, IGBT의 래치업 내량 혹은 DMOS FET의 역회복시의 파괴내량의 대폭적인 개선이 이루어진다.
상기 개재층으로서는, 예컨대 소정의 비저항을 갖는 다결정실리콘층 등의 도전저항층을 이용하여, 통전시 그 저항층에서의 전압강하를 기생트랜지스터의 상기 베이스·에미터접합전압의 상승억제전압으로 해도 좋다.
또, 금속전극막과 N에미터(소오스)영역간에 비(非)오믹접합을 형성하는 방법, 예컨대 고농도의 P형 반도체층을 개재층으로서 삽입하고, 통전시에 이 P형 개재층과 N에미터(소오스)영역으로 형성되는 PN접합의 제너항복전압을 상기 억제전압으로 하는 것도 가능하다.
또한, 본 발명의 상기 개재층은, 금속전극막과 이것에 접하는 N에미터(소오스)영역간의 비오믹접합층도 포함된다.
[실시예]
이하, 본 발명의 실시예에 대해 도면을 참조하여 설명한다.
제1도는 본 발명의 제1실시예를 나타낸 것을, N채널 종형 IGBT의 단면도이다.
이 제1도에 있어서, 참조부호 401은 P콜렉터영역이고, 402는 제1영역으로 N드리프트영역이라 불리운다. 여기서 P콜렉터영역(401)과 N드리프트영역(402)간에 고농도의 N형 반도체영역이 있어도 지장이 없다. N드리프트영역(402)은 통상 P형 기판의 P콜렉터영역(401)상에 에피텍셜설장법에 의해 형성된다. 참조부호 403은 게이트절연막, 404는 게이트전극이다. 참조부호 405는 제2영역으로 P베이스영역이라 불리우며, 통상 게이트전극을 마스크로 하는, 상기 N드리프트영역(402)표면으로 부터의 이온주입과 열확산 등의 방법에 의해 형성된다. 또, 참조부호 406은 제3영역으로 N에미터영역이라 불리우며, P베이스영역(405)과 마찬가지로 게이트전극을 마스크로 하는 이온주입과 열확산 등의 방법에 의해 형성된다. N에미터영역(406)과 N드리프트영역(402)에 협지되며 기판표면에 노출되는 P베이스영역(405)의 표면층부분은 채널형성영역(410)이라 불리운다. 이 채널형성영역(410)의 길이는, 게이트전극을 마스크로 하는 2회의 불순물확산의 확산길이의 차이로 결정되므로 양호한 정밀도가 얻어진다. 한편, 407은 게이트전극절연용 층간막이다.
참조부호 408은, N형 다결정실리콘층으로 이루어져 N에미터영역(406)과 금속전극막(409)간에 형성되는 개재층(介在層)이다. 이 N형 다결정실리콘층(408)은 N에미터영역(406)의 접속부 전역과 P베이스영역(405)의 일부를 덮도록 형성한다. 구체적으로는, 게이트전극절연용 층간막(407')을 소자표면 전역으로 퇴적하고, 제2도에 나타낸 바와 같이 패터닝한 후, 그 위 전면에 N형 다결정실리콘을 퇴적시키고 패터닝을 행함으로써 얻어진다.
금속전극막(409)은 P베이스영역(405)과 N형 다결정실리콘(408) 및 게이트전극절연용 층간막(407)상에 형성되고, 금속전극막(409)과 P베이스영역(405)은 오믹접합을 한다.
이와 같은 구조라면, IGBT의 통전시 N형 다결정실리콘층(408)에 의해 전압강화가 생겨 금속전극막(409)과 N에미터영역(406)간에 전위차가 생기게 된다. 예컨대, N에미터영역(406)에 흐르는 전류를 IE, 다결정실리콘층(408)의 실효저항을 Re라 하면, 상기 전위차는 Re·IE로 된다. 한편 P베이스영역(405)과 금속 전극막(409)과의 사이는 오믹접합되어 있으므로 전위차는 거의 생기지 않게 된다. 따라서, 상술한 (4)식에 의해 래치업전류(Ilatch) 및 그 증가분(△Ilatch)은 다음식으로 표현된다.
Ilatch＋△Ilatch=0.7/ (RBαpnp)＋(ReIE)/ (RBαpnp)……………………………(6)
이상과 같은 구조를 갖춘 IGBT를 제조한 바, 종래의 정격 25(A)의 IGBT의 래치업전류가 약 100(A)였던 것이, 본 발명품에 있어서 N형 다결정실리콘층(408)의 두께 5000Å, 비저항 3.3Ω㎝인 것을 사용한 경우, 래치업전류는 약 200(A)으로 개선되었다. 또, 이때의 온전압의 상승은 정격 25(A)에서 0.08(V)정도로 억제할 수 있고, 또 상호콘덕턴스의 열화도 생기지 않았다. 이와 같이 본 발명에 의하면, 온전압의 상승을 얼마 안되는 값으로 억제함으로써, 대폭적인 래치업전류의 개선의 가능하게 된다.
더욱이, 상기 실시예에서의 효과를 검증하기 위해 다음의 시행을 실시하였다. 즉, 두께가 5000Å이고 비저항이 3.3Ω㎝, 4.5Ω㎝인 N형 다결정실리콘층의 개재층을 금속전극막(409)과 N에미터영역(406)간에 설치한 IGBT를 제작해서 래치업전류를 측정해 보았다. 또, N형 다결정실리콘층의 비저항을 변화시키면서 개재층의 저항(Re)과 래치업전류(Ilatch)와의 관계를 계산에 의해 구했다. 그 결과를 제3도에 나타내있다. 제3도에서 횡축은 다결정실리콘의 비저항(단, 막두께는 5000Å), 종축은 래치업전류(A), 도면의 실곡선은 계산치, △표는 설힘치, △표의 상하의 단선분은 오차폭을 나타낸다. 이 결과로부터, 래치업전류의 향상은 주로 상기(4)식에서의 VNM치의 증가에 의한 것이고, 향상된 래치업전류치는 상기 (6)식에 의한 계산치와 잘 일치한다. 한편, 상기 계산은 개재층을 설치하지 않은 Re=0일때 Ilatch=100(A)이며 또한 αPNP=0.45라고 가정하고, IE=(1-αPNP)IC및 (6)식의 관계로부터 구했다.
상기 제1실시예에서는, 개재층으로서 다결정실리콘의 벌크(bulk) 저항을 사용한 것이지만, 다결정실리콘 대신에 금속저항박막이나 단결정실리콘확산막의 사용도 생각할 수 있다.
제4도에 상기 제1실시예의 변형예를 나타냈다. 동 도면에 나타낸 바와 같이, P베이스영역(405)의 표면과 N에미터영역(406)의 표면은 게이트전극절연용 층간막(507)에 의해 완전히 분리되고, 다결정실리콘층(508)은 N에미터영역(406)에만 접하고 있다. 이와 같은 구조라도 지장이 없다.
또, 제1실시예에서는 N에미터영역(406)과 금속전극막(409)간에 개재층(408)을 설치했지만, 제5a 및 b도에 나타낸 바와 같이 N에미터영역(406) 및 P베이스영역(405)으로부터 각각 별도의 에미터 금속전극막(509e) 및 베이스 금속전극막(509b)을 도출하고, 도출한 곳에서 에미터 금속전극막(509e)과 베이스 금속 전극막(509b)간이 IGBT 통전시에 전압강하가 생기도록 하는 도전체, 예컨대 금속저항체(RE1또는 RE2)를 배선하여 베이스 금속전극막(509b)으로부터 전류를 취출하는 형태이더라도, 본 발명이 의도한 것과 아무 변화없이 동일한 효과를 얻을 수 있다. 바꿔 말하면, 주지하고 있는 바와 같이 저항(RE1또는 RE2)이 부귀환저항으로서 작용함으로써, 기생 NPN트랜지스터의 베이스전위의 상승이 억제되고, 래치업 전류의 개선이 가능하게 된다.
또, 금속전극막과 N에미터영역과의 사이에 비오믹접합층을 개재시켜 통전시 이접합층의 전압강하를 상기(4)식의 VNM으로 하는 각종 수단이 있다. 그 일예를 제2실시예로서 제6도에 나타내었다. 동 도면에 있어서, 참조부호 608은 개재층으로, 고농도로 불순물이 도우프된 P형 다결정실리콘층을 이용한다. 이 P형 다결정실리콘층(608)은 상기 제1실시예와 동일한 방법으로 형성하고, 불순물농도로서는 1019atoms/㎠ 정도를 사용한다. 또, 이 경우 N에미터영역(606)의 불순물원소로서는 인원소를 사용하는 것이 바람직하다.
이와 같은 구성이라면, 금속전극막(409)과 N에미터영역(606)과의 사이에 고불순물농도로 형성된 PN접합이 존재하고, IGBT통전시에 PN접합에 역방향의 전압이 인가되어 제너항복현상에 의해 전류가 흐르게 된다. 이때 상기 에미터영역(606)과 금속전극막(409)과의 사이에 생기는 제너항복전압이 상기 (4)식의 VNM으로 됨으로써, IGBT의 래치업전류가 대폭적으로 개선된다. 상기 P형 다결정실리콘층(608)의 두께를 5000Å, 농도를 1019atoms/㎠ ,로 하여 25(A)정격의 IGBT를 제조한 바, 종래품의 래치업전류를 수십%이상 개선할 수 있었다.
한편, 제5도의 실시예에 있어서, 저항(RE1,RE2) 대신에 소망하는 제너항복전압을 갖는 PN접합 다이오드를 개별부품으로서 또는 IGBT과 모노리딕으로 탑재해도 지장이 없다.
또, 제6도의 IGBT의 고농도를 P형 다결정실리콘층(608) 대신에 극히 얇은 절연막을 사용함으로써, 터널 효과에 의해 전류를 흐르게 하여 소망하는 VNM을 얻도록 해도 좋다(MIS 터널 다이오드에 대해서는「반도체 디바이스의 물리(2), P109」(S.M. SZE원저) 참조).
또 제1도에 나타낸 다결정실리콘층(408) 대신에, 금속전극막(409)과는 다른 금속원소로 이루어진 도전층을 설치하고, 이 도전층과 N에미터영역이 비오믹접합을 하게 하여, IGBT 통전시에 N에미터영역과 금속전극막간에 전위차(VNM)를 얻는 구조이어도 지장이 없다. 이때, 상기 도전층에 이용하는 금속원소는 일함수가 큰, 예턴대 Pt, Mo등의 원소를 사용하는 것이 효과적이다.
또, N에미터영역과 금속전극막과의 사이에 각별히 도전영역을 설치하지 않더라도, 에미터영역의 표면농도가 낮고, 에미터영역과 금속전극막간에 개재층으로서 비오믹접합을 형성하여, IGBT의 통전시에 에미터영역과 금속전극막과의 사이에 전위차를 엊는 구조이어도 지장이 없다.
즉 본 발명의 IGBT는, 래치업전류(Ilatch)를 표현하는 상술한 (4)식에 있어서 VPM, RB및 αPNP의 값은 종래대로 하고, 온전압을 허용범위내에서 가능한 한 작은 값으로 유지된 상태에서 VNM을 가능한 한 크게 하여 래치업전류를 증가시키고자 하는 것이다. 즉, VNM＞0으로 하기 위해 개재층을 설치한 것이다.
더욱이 상기 실시예에서는, 종형의 IGBT에 대해 설명했지만, 횡형의 IGBT에 대해서도 본 발명을 적용할 수 있다. 제7도에 그 구성의 일예를 나타내었다. 이 횡형 IGBT는 P-형 실리콘기판(700)을 사용하여, 그 한쪽의 주표면(도면에서는 윗쪽)에 형성된다. 즉 이 IGBT는, (a) P+콜렉터영역(701)에 접하며 고농도 N영역(702a) 및 저농도 N-영역(702b)으로 이루어진 제1영역의 N드리프트영역(702)과, (b) 제2영역인 P+베이스영역(705), (c) 제3영역인 N+에미터영역(706), (d) N드리프트영역(702)과 N+에미터영역(706)에 협지되며, 상기 한쪽의 주표면에 노출되고, 또 P+베이스영역(705)의 표면층을 포함하는 P-기판(700)의 표면층으로 이루어진 채널형성영역(710), (e) 채널형성영역(710)과 게이트절연막(703)을 매개해서 대향하는 게이트전극(704), (f) P+베이스영역(705)과는 오믹접합하고, 다른쪽 N+에미터영역(706)과는 개재층(708)을 통해서 전기적으로 접속되는 금속전극막(709E)을 구비하고 있다. 또한, 참조부호 707은 게이트전극절연용층간막, 709C는 콜렉터 금속전극막이다. 채널형성영역은 P+베이스영역(705)과 P-기판(700)의 각각의 표면층에 의해 형성되지만, 그 불순물농도에 큰 차이가 있으므로, 임계치전압 등의 특성은 실질적으로는 P+베이스영역(705)의 표면층에 의해 결정된다. 상기 구성의 횡형 IGBT에서의 개재층(708)의 구성 및 그 작용과 효과는 종형 IGBT와 동일하다.
다음에 본 발명을 종형 DMOS FET에 적용한 일예를 제8도에 나타낸다. 제8도에 있어서, 제1영역(N드레인영역)(202)과 제3영역(N소오스영역)(806)에 협지되는 제2영역(P베이스영역)(205)중 기판 주표면에 노출되는 표면층이 채널형성영역(810)으로 된다. 제1영역(202)는 불순물농도가 다른 N+영역(202a)과 N영역(202b)으로 이루어진다. 또, 금속전극막(809)과 N소오스영역(806)과의 사이에 개재층(808), 예컨대 소정의 비저항과 두께를 갖는 다결정 실리콘층(808)을 설치한다.
이와 같은 구성의 DMOS FET에 있어서는, N소오스영역(806)과 P베이스영역(205) 및 N드레인영역(202)으로 이루어진 기생 NPN트랜지스터가 존재하고, 다결정실리콘층(808)은 이 기생 NPN트랜지스터의 부귀환저항으로서 작용한다. 이 때문에, 통전시 P베이스영역(205)과 N소오스영역(806)과의 접합전압과 상승이 억제되어 기생 NPN트랜지스터가 온되기 어렵기 된다. 이에 따라, DMOS FET의 스위치동작시, 과도 전압에 의해 기생 트랜지스터가 동작하여 소자가 파괴되는 것을 방지할 수 있게 된다.
마찬가지로, 본 발명은 횡형 DMOS FET에도 적용할 수 있다.
또한, 상기 실시예에서는 N채널형의 IGBT 및 DMOS FET에 대해 설명했지만, 반도체영역의 극성이 반대인 P채널형의 IGBT, DMOS FET등에도 적용할 수 있다. 단, 금속전극막과 N에미터(소오스)영역간에 개재되는 층이 비오믹접합의 경우에는, 개재층의 구성을 어느 한쪽의 극성으로 제한되는 경우도 있다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와 같이 본 발명에 의하며, 소자통전시에 에미터(소오스)영역과 금속전극막간에 생기는 전위차가 베이스영역과 금속전극막간에 생기는 전위차보다도 크게 되는 구조이기 때문에, IGBT의 래치업 내량 혹은 DMOS FET의 스위칭 동작시의 파괴내량의 대폭적인 개선이 이루어지고, 게다가 온전압의 상승은 얼마안되는 값으로 억제할 수 있게 된다.
Claims (7)
- 제1도전형의 반도체기판(700)과, 이 반도체기판(700)의 표면에 형성되며 제2도전형의 고농도영역(702a) 및 제2도전형의 저농도영역(702b)을 갖춘 제1영역(702), 상기 반도체기판(700)의 표면에 상기 제1영역(702)과 이간되어 형성된 제1도전형의 제2영역(705), 상기 고농도영역(702a)의 내부에 형성된 제1도전형의 코렉터영역(701), 상기 제2영역(705)의 내부에 형성된 제2도전형의 제3영역(706), 상기 저농도영역(702b)과 상기 제3영역(706) 사이의 상기 반도체기판(700)의 표면상에 형성된 게이트절연막(703), 이 게이트절연막(703)상에 형성된 게이트전극(704), 이 게이트전극(704)의 주위에 형성된 게이트전극절연용층간막(707), 상기 제2영역(705) 및 상기 제3영역(706)상에 형성되어 상기 제2영역(705)과 오믹접속하는 제1금속전극(709E), 상기 콜렉터영역(701)상에 형성되어 상기 콜렉터영역(701)과 오믹접속하는 제2금속전극(709C) 및, 상기 제3영역(706)과 상기 제1금속전극(709E) 사이에 설치되어 상기 제3영역(706)과 상기 제1금속전극(709E)을 비오믹접속시키는 도전층(708)을 갖춘 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 도전층(708)이 다결정실리콘으로 이루어진 것을 특징으로하는 반도체장치.
- 제1항에 있어서, 상기 도전층(708)이 금속으로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 도전층(708)이 단결정실리콘으로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 도전층(708)이 상기 제3영역(706)표면에 형성되며, 상기 제3영역(706)보다 저농도인 제2도전형의 불순물영역으로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 도전층(708)이 제너항복전압을 갖는 PN접합으로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 도전층(708)이 터널효과를 갖는 절연막으로 이루어진 것을 특징으로 하는 반도체장치.
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Families Citing this family (19)
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| JP2856853B2 (ja) * | 1990-07-03 | 1999-02-10 | 株式会社東芝 | 半導体装置 |
| DE4216810C2 (de) * | 1991-05-31 | 1999-09-16 | Fuji Electric Co Ltd | Steuerschaltung für einen Leitfähigkeitsänderungs-MISFET |
| US5163964A (en) * | 1991-06-26 | 1992-11-17 | Zimmer, Inc. | Orthopaedic prosthesis with access in collar |
| JP2650519B2 (ja) * | 1991-07-25 | 1997-09-03 | 株式会社日立製作所 | 横型絶縁ゲートトランジスタ |
| US5322802A (en) * | 1993-01-25 | 1994-06-21 | North Carolina State University At Raleigh | Method of fabricating silicon carbide field effect transistor |
| JP3334290B2 (ja) * | 1993-11-12 | 2002-10-15 | 株式会社デンソー | 半導体装置 |
| JPH10335649A (ja) * | 1997-05-27 | 1998-12-18 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5877047A (en) * | 1997-08-15 | 1999-03-02 | Motorola, Inc. | Lateral gate, vertical drift region transistor |
| KR100486346B1 (ko) * | 1997-08-20 | 2006-04-21 | 페어차일드코리아반도체 주식회사 | 전력용반도체소자및그제조방법 |
| JP4090516B2 (ja) * | 1998-01-22 | 2008-05-28 | 三菱電機株式会社 | 絶縁ゲート型バイポーラ半導体装置 |
| US6617643B1 (en) * | 2002-06-28 | 2003-09-09 | Mcnc | Low power tunneling metal-oxide-semiconductor (MOS) device |
| US6885079B2 (en) * | 2002-10-23 | 2005-04-26 | Jeng-Jye Shau | Methods and configuration to simplify connections between polysilicon layer and diffusion area |
| US20130277793A1 (en) | 2012-04-24 | 2013-10-24 | Fairchild Korea Semiconductor, Ltd. | Power device and fabricating method thereof |
| US10181513B2 (en) | 2012-04-24 | 2019-01-15 | Semiconductor Components Industries, Llc | Power device configured to reduce electromagnetic interference (EMI) noise |
| US9685335B2 (en) | 2012-04-24 | 2017-06-20 | Fairchild Korea Semiconductor Ltd. | Power device including a field stop layer |
| CN103268888B (zh) * | 2013-05-13 | 2015-09-09 | 电子科技大学 | 一种具有发射极镇流电阻的igbt器件 |
| JP6088401B2 (ja) * | 2013-11-08 | 2017-03-01 | 株式会社豊田中央研究所 | 逆導通ｉｇｂｔ |
| JP6362925B2 (ja) * | 2014-05-30 | 2018-07-25 | 三菱電機株式会社 | 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 |
| CN107946363A (zh) * | 2017-12-18 | 2018-04-20 | 深圳市晶特智造科技有限公司 | 平面型垂直双扩散金属氧化物晶体管及其制作方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3016749A1 (de) * | 1980-04-30 | 1981-11-05 | Siemens AG, 1000 Berlin und 8000 München | Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung |
| DE3103444A1 (de) * | 1981-02-02 | 1982-10-21 | Siemens AG, 1000 Berlin und 8000 München | Vertikal-mis-feldeffekttransistor mit kleinem durchlasswiderstand |
| JPS6027170A (ja) * | 1983-07-22 | 1985-02-12 | Toshiba Corp | 二重拡散絶縁ゲ−ト型電界効界トランジスタ |
| JPS62266871A (ja) * | 1986-05-15 | 1987-11-19 | Fuji Electric Co Ltd | たて形ｍｏｓｆｅｔ |
| JPS63236366A (ja) * | 1987-03-25 | 1988-10-03 | Hitachi Ltd | 縦形電界効果トランジスタ |
| JPS63244777A (ja) * | 1987-03-31 | 1988-10-12 | Toshiba Corp | Ｍｏｓ型電界効果トランジスタ |
| JPH0622235B2 (ja) * | 1987-05-21 | 1994-03-23 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPS6410672A (en) * | 1987-07-03 | 1989-01-13 | Nissan Motor | Vertical mosfet |
| JP2786196B2 (ja) * | 1987-07-21 | 1998-08-13 | 株式会社デンソー | 絶縁ゲート型半導体装置 |
| JP2521783B2 (ja) * | 1987-09-28 | 1996-08-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH01135071A (ja) * | 1987-11-20 | 1989-05-26 | Fuji Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタ |
-
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