JPH0441501B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、スイツチング素子とフライホイー
ル素子とを同一チツプに集積し、かつ全体のチツ
プサイズを小型化した半導体装置に関する。

近年、省エネルギーの観点から電子機器の高効
率運転が検討されているが、その１つにモータや
ソレノイドのチヨツパ制御がある。

ところで、一般にモータやソレノイドをチヨツ
パ制御する場合、モータやソレノイドに対してフ
ライホイール素子を逆並列接続し、スイツチング
素子のオフ期間中に自己誘導で流れるフライホイ
ール電流を、フライホイール素子を経由する閉回
路を循環させることにより、誘導負荷（モータ，
ソレノイド等）に蓄えられた磁気エネルギーの損
失を減らすようにしている。

しかしながら、このような従来のスイツチング
回路にあつては、フライホイール素子としてダイ
オードが使用されていたため、オン電流とほぼ等
しい値のフライホイール電流を効率的に流すため
には相当大容量で大型のダイオードを用いねばな
らず、このためスイツチング素子とフライホイー
ル素子とを同一チツプ内に集積しようとした場
合、全体のチツプサイズが大きくなつて、コスト
アツプに繋がるという問題があつた。

この発明は、このような従来の問題点に着目し
てなされたもので、その目的とするところはスイ
ツチング素子とフライホイール素子とを同一チツ
プに集積させた半導体装置の小型化を達成するこ
とにある。

この発明は上記の目的を達成するために、スイ
ツチング素子としてチツプ占有面積が小さく、か
つ大容量化が可能な縦型MOSトランジスタを使
用するとともに、フライホイール素子として同様
にチツプ占有面積が小さく大容量化が可能なサイ
リスタを使用したことにある。

以下に、この発明の好適な実施例を添付図面に
従つて詳細に説明する。

第１図はこの発明に係わる半導体装置の一例を
示す等価回路図である。同図に示す如く、この半
導体装置１は、ｎチヤンネル縦型パワーMOSト
ランジスタ（以下、単にトランジスタという）２
とフライホイールサイリスタ（以下、単にサイリ
スタという）３とを同一半導体チツプ内に集積化
するとともに、トランジスタ２のドレインＤとサ
イリスタ３のアノードＡとを共通接続し、更にサ
イリスタ３のコントロールゲートCGとアノード
Ａとを同様に共通接続してなるものである。

また、サイリスタ３のカソードＫ，トランジス
タ２のドレインＤ，ゲートＧ，ソースＳはそれぞ
れ、外部端子であるところのカソード端子４，ド
レイン端子５，ゲート端子６およびソース端子７
へと導出されており、従つてソース端子７を図に
示す如くアースに接続するとともに、カソード端
子４とドレイン端子５との間に誘導性負荷８を接
続し、更にカソード端子４を電源＋V_DDに接続す
れば、ゲート端子６に与えられるスイツチング信
号に応じて負荷８をチヨツパ制御することができ
るようになつている。

すなわち、トランジスタ２のオン期間において
は、サイリスタ３は逆バイアスされて非導通状態
となり、このため電源＋V_DD，負荷８およびトラ
ンジスタ２を経由してオン電流I₁が流れる。

これに対して、トランジスタ２がオフされる
と、負荷８の自己誘導によつてドレイン電位が急
上昇し、これによりサイリスタ３が導通して、負
荷８およびサイリスタ３を経由するフライホイー
ル電流I₂が流れる。

次に、第２図は第１図の等価回路に示される半
導体装置を実現するための半導体構造の一例（以
下、これを第１実施例という）を示すチツプの断
面図である。

同図において、中央に引かれた仮想線９を挾ん
で左側の部分が、ｎチヤンネル縦型パワーMOS
トランジスタ２の部分であり、また右側の部分が
フライホイールサイリスタ３の部分である。

まず、トランジスタ２の部分から説明する。１
０は実質的にトランジスタのドレインとして機能
する中濃度Ｎ型半導体よりなるシリコンウエーハ
（以下、これを半導体基体という）であり、この
半導体基体の抵抗率は5Ωcm，また厚さは400μm
程度に設定されている。

この半導体基体１０の一主面側（図では上面
側）には、チヤンネル形成領域として機能するＰ
型半導体よりなるウエル領域１１が形成されてお
り、このウエル領域１１の表面濃度は１×10¹⁷／
cm³およびウエル深さは5μm程度に設定されてい
る。

また、ウエル領域１１の中には、ソースとして
機能するN⁺型半導体よりなるウエル領域１２が
形成されるとともに、更にその中央部には前記Ｐ
ウエル領域１１を前記基体１０の上面側へ導出す
るためのコンタクト領域として機能するP⁺型半
導体よりなる小ウエル領域１３が形成されてい
る。

そして、ソースとして機能するN⁺ウエル領域
１２の表面濃度は１×10²⁰／cm³，ウエル深さは
1μm程度に設定されている。

更に、基体１０の表面には、コンタクトホール
部１４を残して、1000〓程度の厚さのゲート酸化
膜１５が被覆形成され、このげーと酸化膜１５を
介して更にその上部にはポリシリコン等からなる
ゲート電極層１６が設けられている。

そして、このゲート電極層１６は、少なくとも
Ｐウエル領域１１の上面開口部と対向する位置に
設けられ、これにより後述する動作時にゲート電
極層１６の下面と対向するＰウエル領域１１上
に、チヤンネル１１ａが形成されることになる。

ゲート電極層１６の更に上面は、酸化膜１７に
より覆われて絶縁がなされ、その上には配線とし
て機能するアルミ層１８が被覆され、このアルミ
層１８がソース端子Ｓへと導通するようになされ
ている。

なお、半導体基体１０の上面側に、ウエル領域
１１，１２，１３をそれぞれ形成する方法として
は、ゲート電極層１６をマスクとした公知の二重
拡散法によつて実現することができる。

他方、半導体基体１０の他の主面側（図では下
面側）には、コンタクト領域として機能するN⁺
型半導体層１９を介して、配線として機能するア
ルミ層２０が被着されており、このアルミ層２０
がドレイン端子Ｄへ導通するようになされてい
る。

なお、半導体基体１０の下面側にN⁺型半導体
層１９を形成する方法としては、公知の選択拡散
法により実現することができる。

次に、サイリスタ３の部分の構造につてい説明
する。サイリスタ３の部分においては、半導体基
体１０は、サイリスタを構成するPNPN接合構
造の中でＮ型ベース領域として機能する。

そして、この半導体基体１０の一主面側（図で
は上面側）には、同様にPNPN接合構造の中で、
Ｐ型ベース領域として機能するＰウエル領域２１
が形成されており、このＰウエル領域２１の表面
濃度は１×10¹⁷／cm³，ウエル深さは5μm程度に設
定されている。

また、Ｐウエル領域２１の内部には、サイリス
タのカソードとして機能するN⁺型半導体よりな
るウエル領域２２が形成されており、このウエル
領域２２の表面濃度は１×10²⁰／cm²，ウエル深さ
は1μm程度に設定されている。

また、Ｐウエル領域２１の外周部上面には、コ
ンタクト領域として機能するP⁺型半導体よりな
る小ウエル領域２３が形成されるとともに、これ
と隣接する半導体基体１０の上面側には、同じく
コンタクト領域となるN⁺型半導体よりなる小ウ
エル領域２４が形成されている。従つて、アルミ
層２９を介して、トランジスタ２のドレインとサ
イリスタ３のコントロールゲートとは導通するよ
うになされている。

そして、カソードとして機能するN⁺ウエル領
域２２の上面およびコンタクト領域として機能す
る小ウエル領域２３，２４の上面はそれぞれコン
タクトホール２５，２６として開口されており、
その他の部分は酸化膜２７によつて覆われてい
る。

更に、その上面側には配線として機能するアル
ミ層２８，２９が被着されており、N⁺ウエル領
域２３に導通するアルミ層２８はカソード端子Ｋ
へと導通するとともに、コンタクト領域として機
能する小ウエル領域２３，２４に導通するアルミ
層２９は前述の如く、トランジスタ２のドレイン
Ｄとサイリスタ３のコントロールゲートCGとを
接続する役目を果たしている。

なお、各ウエル領域２１，２２，２３，２４を
半導体基体１０の上面側に形成する方法として
は、公知の二重拡散法あるいは選択拡散法によつ
て容易に実現することができる。

他方、半導体基体１０の下面側には、サイリス
タのアノードとして機能するP⁺型半導体よりな
るウエル領域３０が形成されており、このP⁺ウ
エル領域３０の表面濃度は１×10²⁰／cm³，ウエル
深さは10μm程度に設定されている。

そして、このウエル領域３０の更に下面側は前
述したアルミ層２０で覆われており、このアルミ
層２０の厚さは2μm程度に設定されており、かく
してアノード領域として機能するP⁺ウエル領域
３０とドレイン領域として機能するN⁺ウエル領
域１９とはアルミ層２０を介して短絡されてい
る。

次に、この実施例装置の動作を説明する。ま
ず、第２図に示す構造の半導体装置の各外部端子
を、第１図に示す如く、負荷８および電源等に外
部接続を行なう。

次いで、ゲート端子６に“Ｈ”レベルの電圧が
与えられると、トランジスタ２はオンして、チヤ
ンネル領域１１ａを通つてドレインからソースへ
向けて図中矢印に示す如くオン電流I₁がほぼ縦方
向へ流れる。

この構造のMOSトランジスタは同一表面にソ
ースおよびドレイン電極を有するいわゆる横型
MOSトランジスタに比べ同一チツプ面積で３〜
４倍の電流を流すことができるという電力用とし
ての優れた特徴を持つている。

次に、トランジスタ２のゲート電圧が“Ｌ”レ
ベルに変わると、チヤンネル領域１１ａが非導通
となつて、オン電流I₁がカツトされるとともに、
誘導負荷８の自己誘導現象によつて、トランジス
タ負のドレイン電圧が急上昇し、これが電源電圧
＋V_DDを越えると、Ｐ型ベース領域として機能す
るＰウエル領域２１とカソードとして機能する
N⁺型ウエル領域２２とのPN接合が順バイアスと
なり、半導体基体１０からＰウエル領域２１へと
トリガ電流が流れ込む。

このため、Ｐウエル領域３０，半導体基体１
０，Ｐウエル領域２１，N⁺ウエル領域２２から
なるPNPN構造の正帰還により、サイリスタ３
が急激にオンし、フライホイール電流I₂が図中矢
印に示す如く、アノード領域であるＰウエル領域
３０からカソードであるN⁺領域２２へと縦方向
に流される。

ここで、PNPN構造のオン電流密度は、アノ
ード領域として機能するP⁺ウエル領域３０から
の正孔注入量と、カソードとして機能するN⁺ウ
エル領域２２からの電子注入量の相乗効果により
極めて大きな値となる。すなわち、ダイオードの
場合は通常どちらか片方のキヤリアが支配的であ
るためサイリスタに比べ電流密度は非常に低く、
サイリスタと同様な電流密度を得ようとすれば、
サイリスタの場合に比べ遥かに大きな占有面積を
必要とする。

しかも、この第１実施例装置においては、サイ
リスタ３の構造として縦型のPNPN構造を採用
したため、一層小さな面積で大きな電流を流すこ
とが可能となつている。

次いで、フライホイール電流I₂は、誘導負荷８
の内部時定数（インダクタンス／抵抗）によつて
現象してやがて零となり、これに応じてサイリス
タ３も自動的にオフ状態となる。あるいは、フラ
イホイール電流I₂が流れていても、再びトランジ
スタ２をオンさせれば、トランジスタ２のドレイ
ン電圧が減少するためサイリスタ３のアノード・
カソード間が逆バイアスされ自動的にオフ状態と
なる。

このように、本発明半導体装置では、フライホ
イールサイリスタ３をオン，オフ駆動するための
特別の回路を設けずとも、サイリスタ３は自動的
にオン，オフされるという優れた特徴もある。

次に、第３図は本発明半導体装置の半導体構造の
他の一例（以下、これを第２実施例という）を示
すチツプ断面図である。なお、第３図おいて前記
第２図に示す第１実施例と同一構成部分について
は同符号を付して説明は省略する。

この第２実施例装置の特徴は、半導体基体１０
の下面側に、ドレインとして機能するN⁺型半導
体層（例えば、0.01Ωcm，400μm厚さ）３１を一
様に設け、このN⁺型半導体層３１の下面側に、
サイリスタのアノードとして機能するP⁺型半導
体よりなるウエル領域（例えば、表面濃度１×
10₂₀／cm³，深さ5μm）３２を設けたものである。

なお、半導体基体１０の下面側に、一様に、
N⁺型半導体層３１を形成する方法としては、公
知のエピタキシヤル成長によつて実現すればよ
く、またP⁺ウエル領域３２の形成方法について
も、公知の選択拡散手法により容易に実現するこ
とかできる。

この第２実施例装置によれば、半導体基体１０
として低比抵抗のＮ型基板を用いるとともに、ド
レイン領域３１を公知のエピタキシヤル成長によ
つて形成すれば、第３図の有効ドレイン幅d₁やＮ
ベース幅d₂を薄くしたいような場合に極めて有効
である。すなわち、トランジスタ２の耐圧がさほ
ど必要ない場合、有効ドレイン幅d₁を空乏層の広
がり以上に厚く設定するとオン抵抗が高くなつて
しまうという問題があるが、この実施例装置によ
ればそのような問題はない。

次に第４図はこの発明に係わる半導体装置の半
導体構造の他の一例（以下、これを第３実施例と
いう）の構造を示すチツプ断面図である。なお、
第４図において前記第２図および第３図と同一構
成部分については同符号を付して説明は省略す
る。

この第３実施例装置の特徴は、フライホイール
サイリスタ３として横型構造のものを採用したこ
とにある。

そこで、フライホイールサイリスタ３の部分だ
けを説明すると、半導体基体１０の上面側には、
アノードとして機能するＰ型半導体よりなるウエ
ル領域３３と、Ｐ型ベース領域として機能するＰ
型半導体よりなるウエル領域３４とが形成されて
いる。

また、アノードとして機能するＰ型ウエル領域
３３の内部中央には、コンタクト領域として機能
するP⁺小ウエル領域３５が形成され、他方Ｐ型
ベース領域として機能するＰ型ウエル領域３４の
内部にも、カソードとして機能するN⁺型半導体
よりなる小ウエル領域３６が形成されている。

更に、Ｐ型ベース領域であるＰウエル領域３４
の外周部には、コンタクト領域として機能する
P⁺小ウエル領域３７が形成されるとともに、こ
の小ウエル領域３７に隣接する半導体基体１０の
上面部分には、同様にコンタクト領域として機能
するN⁺型小ウエル領域３８が形成されている。

そして、前記P⁺小ウエル領域３４，N⁺小ウエ
ル領域３５およびP⁺，N⁺各小ウエル領域３７，
３８の上面はコンタクトホールとして穴明けが施
されており、これらのコンタクトホール３９，４
０，４１には、配線として機能するアルミ層４
２，４３，４４が被着されている。

そして、特にアルミ層４３によつて、半導体基
体１０とＰ型ベース領域３４との導通がなされて
いる。

更に、アノード端子Ａとドレイン端子Ｄとの間
には例えばリード線によつて短絡が施されてお
り、この短絡ラインを介してフライホイール電流
が流れるようになつている。

以上の構成において、MOSトランジスタ２が
オフされた場合、誘導負荷の自己誘導現象によつ
てドレイン電位が急上昇し、前述と同様にしてコ
ンタクト領域３８，アルミ配線４３，コンタクト
領域３７を経由して、半導体基体１０からＰ型ベ
ース領域３４へとトリガ電流が流れ、このトリガ
電流は更にウエル領域３４とウエル領域３６とか
らなるPN接合を経由してカソードへと至り、こ
れに応じて前述の経過と同様にしてアノードＡか
らカソードＫへと導通が行なわれ、フライホイー
ル電流I₂が矢印の如く流れる。

かくして、この第３実施例によれば、横方向に
PNPN構造を形成しているため多少面積利用率
が低下するが、チツプの背面に選択拡散をする必
要がないため製造行程上作り易さが向上するとい
う効果がある。

なお、この第３実施例の場合、等価回路は第１
図のものと若干異なり、コントロールゲートCG
は専用の外部端子として外部へ導出され、半導体
装置１の外部においてドレイン端子との結線が行
なわれる。

また、前記各実施例では、縦型MOSトランジ
スタの極性をｎチヤンネル型としたが、これはｐ
チヤンネル型でもよく、この場合にはサイリスタ
の構造もNPNP構造とすればよいことは勿論で
ある。

以上の各実施例の説明でも明らかなように、こ
の発明に係わる半導体装置によれば、スイツチン
グ素子とフライホイール素子とを同一チツプ内に
高密度に集積化することができ、この種半導体装
置の小型化およびコストダウンを可能とするもの
である。

【図面の簡単な説明】

第１図は本発明装置の等価回路を示す図、第２
図は本発明装置の第１実施例を示すチツプ断面
図、第３図は同第２実施例を示すチツプ断面図、
第４図は同第３実施例を示すチツプ断面図であ
る。 １……半導体装置、２……ｎチヤンネル縦型パ
ワーMOSトランジスタ、３……フライホイール
サイリスタ、８……誘導性負荷、１０……Ｎ型半
導体基体、１１……チヤンネル形成用Ｐウエル領
域、１２……ソースとして機能するN⁺ウエル領
域、１５……ゲート酸化膜、１６……ゲート電極
層、１９……ドレインとして機能するN⁺型ウエ
ル領域、２０……ドレイン端子へ導通するアルミ
層、２１……Ｐ型ベースとして機能するＰウエル
領域、２２……カソードとして機能するN⁺型ウ
エル領域、３０……アノードとして機能するP⁺
型ウエル領域、３１……ドレインとして機能する
N⁺型層、３２……アノードとして機能するP⁺型
ウエル領域、３３……アノードとして機能するＰ
ウエル領域、３４……Ｐ型ベースとして機能する
Ｐウエル領域、３６……カソードとして機能する
N⁺型ウエル領域。

Claims (1)

1. 【特許請求の範囲】 １ 以下に記す(イ)〜(ニ)の半導体構造を有する縦型
   MOSトランジスタと； (イ) 実質的なドレイン領域となる第１導電型の半
   導体基体 (ロ) 前記半導体基体の一主面側に形成された第２
   導電型のウエル領域 (ハ) 前記ウエル領域中に形成された第１導電型の
   ソース領域 (ニ) 前記主面側において、少なくとも前記ウエル
   領域の表面を、絶縁膜を介して覆うゲート電極 以下に記す(イ)〜(ハ)の半導体構造を有するサイリ
   スタと； (イ) 前記ドレイン領域またはこれに接して設けら
   れた第１導電型の高濃度ドレイン領域に接して
   設けられ、かつ前記ドレイン領域と電気的に導
   通するように設けられた第２導電型のアノード
   領域 (ロ) 前記ドレイン領域に接し、かつ前記アノード
   領域とは前記ドレイン領域を介して適宜隔てて
   設けられ、かつ前記ドレイン領域と電気的に導
   通する第２導電型のベース領域 (ハ) 前記ベース領域中に形成された第１導電型の
   カソード領域 を具備してなることを特徴とする半導体装置。