JP2604628B2 - 双方向性スイツチング装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、とくにモノリシツク集積回路において、電
流が流れる状態と流れない状態の間で、電流が流れる状
態を維持するために信号電力を必要とせずに、十分な電
流をスイツチングする半導体装置の構造に関するもので
あり、更に詳しくいえば、表面に関してほぼ双方向に電
流が流れる半導体装置の構造に関するものである。

〔従来の技術〕

モノリシツク集積回路において十分な値の電流の流れ
を制御する必要が増大している。その理由は、主とし
て、「スマートに」電力を制御したいという希望−十分
な論理性能と十分な検出機能の少くとも１つを持つモノ
リツク集積回路を用いて、外部装置への電流の流れを制
御したいという希望から生じている。外部装置により引
出される電流は、モノリシツク集積回路において用いら
れる信号電流より通常はるかに大きく、多くの状況にお
いては集積回路信号電流より何桁も大きい。

個別装置およびモノリシツク集積回路においてそのよ
うに大きい値の電流の開始と終了を制御するためのスイ
ツチとして各種の装置が使用されてきた。そのように大
きい電流を制御するためにたとえばバイポーラトランジ
スタが使用された。しかし、熱「暴走」の問題を解決す
ると、エミツタ電流が増大して第２の降伏が、モノリシ
ツク集積回路装置において比較的広い面積を占める装置
にもたらされる。また、バイポーラトランジスタのベー
スに電荷を蓄積すると、そのトランジスタを流れる電流
を停止する。すなわち、スイツチング「オフ」する時刻
に下限を設けることができる。更に、バイポーラトラン
ジスタの入力インピーダンスは比較的低い。

金属−酸化物−半導体電界効果トランジスタ（MOSFE
T）には電荷が蓄積されないためそれを流れる電流を遮
断するのに要する時間が短いから、十分な電流の流れを
制御するためにMOSFETも用いられている。更に、MOSFET
の出力電流が温度上昇とともに減少するから熱「暴
走」、すなわち、温度上昇に伴う出力電流の増大の可能
性が無くなる。このことは上記バイポーラトランジスタ
の１つの特徴である。MOSFETの入力インピーダンスは一
般に高いから電流利得が高い。制御論理部に用いられる
他の能動回路部品もMOSFETであるような集積回路におい
てはMOSFETパワートランジスタが便利である。制御論理
部に用いられる他の能動回路部品もMOSFETである、とい
うことはしばしばある。しかし、MOSFETの「導通」抵抗
値は低いが、同じ装置面積のバイポーラトランジスタの
それほど低くない。更に、MOSFETの「導通」抵抗値は、
降伏電圧を高くした装置の設計においては高くなる傾向
がある。というのはMOSFETでは、降伏電圧を低くすると
「導通」抵抗値が低く、降伏電圧を高くする「導通」抵
抗値が高くなるからである。

そのようなスイツチング装置における「導通」抵抗値
は考慮すべき重要なことである。ある与えられた電流が
電流制御スイツチング装置を流れた時に生ずる「導通」
抵抗値の値が高いと、その電流を流す装置の端子間電圧
降下が大きくなる。この電圧は、電流の流れを制御する
外部装置の端子間に供給するために利用することはでき
ない。そのことは、集積回路において一般的である低い
電圧の電源を用いる回路においては受け容れることが困
難な特性である。また、とくに集積回路チツプにおいて
は、「導通」抵抗値が高くなるほどチツプ内の消費電力
が大きくなり、そのためにチツプが加熱される。チツプ
の加熱は、その集積回路チツプ内に設けられている他の
回路部品に悪影響を及ぼすことがある。したがつて、電
流制御スイツチの「導通」抵抗値はできるだけ低くする
ことが望ましい。

制御論理と検出用の部品の少くとも一方を有し、パワ
ーMOSFETと共通にチツプに設けられているモノリシツク
集積回路について別に考慮すべきことは、チツプの反対
側で基板を通つて流れるのではなくて、論理装置が設け
られているチツプ表面に多少とも沿つて流れる電流をこ
のパワーMOSFETで制御させたいことである。そのように
構成すると論理装置とパワーMOSFETの間の回路相互接続
を行うことが非常に容易となり、交流電流を制御する場
合には、モノリシツク集積回路の論理部または検出部を
動作させることが非常に容易となる。

典型的なMOSFET装置が第１図に示されている。このMO
SFETは周知のDMOS型である。n⁺形導電性の材料で構成さ
れた基板10がn^-形導電性材料のエピタキシヤル層11を支
持する。エピタキシヤル層11の一部が拡散またはイオン
注入によりｐ形導電性材料へ変えられて、MOSFETチヤネ
ル領域を形成することにより、領域12と層11の残りの部
分との間にpn接合を構成する。チヤネル領域12の中には
n⁺形のソース13が形成される。このソース13も典型的な
拡散またはイオン注入により行われる。領域12と13の間
に別のpn接合が形成される。ソース領域13には接点領域
14が隣接して設けられる。その接点領域も、p⁺形となる
ように、拡散またはイオン注入で形成される。エピタキ
シヤル層16の主面においてソース領域13と接点領域14に
電気的に接触する金属化接点15により、領域13は領域14
を通じてチヤネル領域12へ短絡される。基板10の下側の
別の金属化層17がドレイン接点を形成する。

典型的にはドープされた多結晶シリコンすなわち「ポ
リシリコン」である導電材料が、エピタキシヤル層12の
n^-形部分とソース13の間の主面16とチヤネル領域12に配
置されている分離スペースの上にゲート18を形成する。
ゲート18は、ゲート18を囲む酸化物層19によりチヤネル
領域12から分離される。ゲート18は、接点15が主面16に
達することができるようにする開口部を有する。図示し
ていないが、接点15と酸化物層19の上に不働態層も設け
られる。

第１図に示されているDMOS形のMOSFETは、「オフ」状
態において、ソース接点15に対して正電圧を有するドレ
イン接点17からだけソース接点15へ流れる電流を阻止で
きる。その電圧は、チヤネル領域12と、層11の残りの部
分および基板10の残り部分との間のpn接合を逆バイアス
する。その電圧の極性を反転することにより、第１図の
装置を通つて、接点15から領域14,12,11を通じて接点17
まで電流を流すことができる。これは、ゲート電圧値
が、このMOSFETを「オフ」にするようなものであつても
そうである。このことは、いずれの向きにも電流の開始
と停止ができるスイツチングトランジスタにとつては適
当でない特性である。更に、第１図の装置の「オン」抵
抗値は、この装置を多くの回路の電源状況において魅力
的でなくするほど十分にその値が高い。最後に、以上の
説明からわかるように、動作中に半導体物質の１つの主
面から他の主面へ電流が流れるから、このMOSFETは縦形
MOSFETである。したがつて、第１図の装置には上記のよ
うな望ましくない特徴がいくつかある。

通常のMOSFETの「オン」抵抗値より低い「オン」抵抗
値を有するモノリシツク集積回路チツプにおける十分な
電流を制御し、しかもチツプの絶縁ゲートすなわちMOSF
ETに類似の構成の論理または検出部により制御される装
置を得たいという希望のために、更に別の回路部品装置
が開発されるようになつた。それらの欠点のいくつかを
解消するための改良が開発されている。それを第２図に
示す。第１図における基板10に用いられているn⁺形材料
の代りにp⁺形材料を用いている点が、第２図と第１図が
異なる点である。その結果、第１図の基板10は第２図で
は10′で示されている。その他の参照符号は第１図と第
２図で同じである。

導電度変調電界効果トランジスタまたは絶縁ゲートト
ランジスタとしばしば呼ばれる装置は、MOSFETと、異な
る導電形の層が４つ交互に並べられたnpnpサイリスタ装
置との種類の組合わせである。ただし、この場合には、
サイリスタ装置は「ラツチアツプ」を阻止するように改
められる。十分な大きさの電流が流された後で、サイリ
スタ装置が「オフ」状態にスイツチングする性能をゲー
トが失う場合に「ラツチアツプ」状態が起る。これは、
帰還構造で相互に接続されたpnpバイポーラトランジス
タおよびnpnバイポーラトランジスタを有する等価回路
で通常モデル化される状況である。一方のトランジスタ
のコレクタが他方のトランジスタのベースへ接続され、
各トランジスタのエミツタが装置の終端領域を形成す
る。第２図に示す装置においては、それらの終端領域は
接点15,17へ接続される。

第１図の装置においては、回路モデルnpnバイポーラ
トランジスタのエミツタとして機能するn⁺形領域13と、
等価回路モデルにおけるこのnpnバイポーラトランジス
タのベースとして機能する領域14と12を短絡する接点15
を設けることにより「ラツチアツプ」状態が阻止され
る。このために電流利得が十分に低く保たれるから、電
流における接続された帰還活動を維持できない。

しかし、第２図に示す装置の動作条件は、接点17に正
電圧が加えられている時に構造に固有のMOSFET部分を通
じて取出される十分な電流に対する「ラツチアツプ」条
件にかなりよく近づく。その固有のMOSFETは、ゲート18
の下側に領域12により形成されたチヤネルの周囲でそれ
ぞれソース領域およびドレイン領域として機能する領域
11と13により形成される。このMOSFETは、回路モデルpn
pバイポーラトランジスタのベースとして機能する領域1
1から十分な電流を引出して、このトランジスタを「オ
ン」状態へ強く切換える。ゲート電圧の値により接点17
と15の間で流される電流の値を設定することにより、広
い範囲の動作条件にわたつてゲート18はその電流の制御
を完全に行うから、その電流の開始と停止はゲート18に
適切な電圧を加えることにより決定できる。したがつ
て、第２図の装置は飽和させられるpnpトランジスタで
あるから「オン」時の抵抗値は低く、しかも接点15によ
り短絡されているnpn回路モデルトランジスタのベース
・エミツタ接合によつて「ラツチアツプ」状態が起るこ
とが阻止されるから、ゲート18に加えられた電圧により
十分な電流が流れ始めた後でも装置を完全に制御でき
る。

第１図における基板10として機能するn⁺形材料の代り
に、第２図における基板10′として機能するp⁺形材料を
用いることにより別の利点がもたらされる。すなわち、
接点15と17の間に電流が流れている限りゲート18が装置
を「オフ」状態に置いたとすると、各接点15と17の間の
電圧の極性がどのようなものであつたとしても、いまは
その電圧を阻止する能力がある。その理由は、領域10′
と11の間に形成されたpn接合に、接点17に対して接点15
が正であるような電圧が加えられた時に、逆バイアス電
圧が印加されるからである。その結果として、一方の装
置の接点15を他方の装置の接点17へ接続することによ
り、２個の装置を並列に接続してこの組合わせを通じて
流れるいずれの方向の電流も制御できる双方向スイツチ
ング装置を得ることができる。

したがつて、第２図の装置は、接点17と15の間を流れ
る電流に対する「オン」抵抗値を低くし、しかもその電
流をゲート18において開始および停止できる十分な性能
を保持するという改良を示すものである。更に、装置を
「オフ」状態に維持するような電圧がゲート18に加えら
れておれば、接点17と15の間でいずれかの向きに電流を
流させる限り、いずれの極性の電圧も阻止できる。他
方、第２図の装置はそれの半導体材料の両側に設けられ
ている主電流の流れる接点を有するから、第２図の装置
はいぜんとして縦形の装置である。

この状況は、第３図に示すような双方向導電度変調電
界効果トランジスタすなわち絶縁ゲートトランジスタを
形成することにより、解消することが求められてきた。
第３図の装置においても、接点15は領域13と14を一緒に
短絡する。第２図の領域11は第３図においては全体の基
板11′になつている。第２図において基板10′であつた
導電形領域は、第３図の装置では、接点15が接続される
半導体基体の同じ主面へ動かされている。したがつてそ
れには参照符号10″が付けられている。この領域は半導
体基体の主面における接点領域により接続されるから、
それは参照符号17′で表される。

この装置の動作は第２図に示す装置の動作とほぼ同じ
であるから、この装置は第１図の装置をなやませた諸困
難の多くに対する解決策を提供するものである。しか
し、第２図および第３図の装置は、第１図の装置の「オ
ン」抵抗値より低い「オン」抵抗値を有するが、その抵
抗値はオン状態に「保たれている」サイリスタ装置の
「オン」抵抗値よりなお高い。したがつて、比較的低い
「オン」抵抗値を有するモノリシツク集積回路チツプ用
の双方向電流制御装置に対する希望が残つている。

〔発明の概要〕

本発明は、ゲート領域と、第１の終端領域と、第２の
終端領域とを有し、ゲートに加えられた信号により電流
を流すことができ、かつゲートに加えられる別の信号に
よりその電流を終らせることができ、複数の選択された
領域を有する半導体基体中に形成され、各領域の内部領
域は、それの対応する選択された領域の外側の半導体基
体の他の部分から、その領域により分離され、その分離
領域内の分離スペースの上にゲート領域が形成された双
方向スイツチング装置を提供するものである。他のその
ような分離領域の上に他のゲート領域も設けることがで
きるが、複数のそのような分離スペースにゲート領域を
共通にできる。

〔実施例〕

以下、図面を参照して本発明を詳しく説明する。

端子の間に４つまたはそれ以上の異なる導電形の半導
体層が交互に設けられ、装置が形成される半導体基体の
共通表面に主終端領域が形成され、対称的な双方向電流
を流す性能と阻止電圧性能を示す装置が第４図に示され
ている。この図に示されている装置は、抵抗率が0.2オ
ーム−cmであるp⁺形物質の基板20を得るために、ホウ素
をドープされたシリコンで形成される。この装置の上側
の主面はシリコンの〔100〕結晶面内に配置されている
状態が示されている。ホウ素をドープされたp⁺形シリコ
ンエピタキシヤル層21がその主面の上に通常成長させら
れる。この実施例では、そのエピタキシヤル層の抵抗率
は１〜５オーム−cmである。150KeVのエネルギーで３×
10¹²個/cm²の割合でリンイオンを注入することにより、
ｎ形領域22がエピタキシヤル層21に典型的に設けられ
る。その結果として、層21の上面の下の深さ２〜３μｍ
の所において、領域22と層21の残りの部分との間にpn接
合が形成される。

領域22は層21の上面において半導体基体の主面23と交
差し、選択されたｐ形領域24,25を有する。それらのｐ
形領域の内部でも領域22は主面23と交差する。領域22の
残りの部分から領域24と25を分離するpn接合の深さを含
めて、領域24と25は互いに本質的に同一に通常形成され
る。その深さの最も深い点は約0.5μｍである。領域24,
25は、60KeVのエネルギーで８×10¹²個/cm²の割合でホ
ウ素イオンを注入することにより同時に形成されるのが
普通である。領域24と25を領域22の残りの部分から約３
〜５μｍだけ分離するpn接合において、領域24と25は表
面23内で互いに分離される。

各領域24,25の内部にリンイオンまたはヒ素イオンを
2.5×10¹⁵個/cm²の割合で注入することによりn⁺形の領
域が形成される。注入のエネルギーは、ヒ素の場合で80
KeVである。そのn⁺領域の形成により、主面23の下に0.3
μｍの最大の深さをおのおの有する領域24と25の対応す
る１つから領域24,25を分離するpn接合が形成される。
それらの領域26,27も半導体基体の主面23の交差し、
（ｉ）領域22の残りの部分から各領域24,25を分離するp
n接合の、（ii）および領域24,25から各領域26,27をそ
れぞれ分離するpn接合の、表面23に沿う横方向位置に差
がある。それらの接合の対応する１つにおけるそれらの
横方向位置の差のために、領域24,25の外側の領域22の
残りの部分から領域26,27が分離されたままにされる。
その結果として、領域24と26の間のpn接合により形成さ
れた領域26の縁部と、領域24と22の間のpn接合により形
成された領域24の縁部との間で、主面23と領域24に典型
的には１〜３μｍの分離スペースが生ずる。同様に、領
域27と25の間のpn接合により形成された領域27の縁部
と、領域22の他の部分と領域25の間のpn接合により形成
された領域27の縁部との間の領域25に配置されている類
似の広さの分離スペースが主面23に生ずる。

それらの各分離スペースは、二酸化シリコンにより主
として形成される電気絶縁層28の部分を横切つて、ゲー
ト領域29,30を有する。各ゲート領域は、抵抗率を0.01
オーム−cmを得るために10¹⁹個/cm²の割合でりん原子を
ドープされたポリシリコンで通常形成される。ゲート領
域29,30は、厚さが300オングストロームである層28の部
分により主面23から通常分離される。

各領域24,25は内部領域26,27に近接するp⁺形接続領域
も有する。それらの接続領域は100KeVのエネルギーで、
５×10¹⁴個/cm²の割合でイオンを注入することにより通
常形成される。そのエネルギーにより表面から約0.4μ
ｍの深さに形成される。オーミツクな接点を領域24,25
に形成するために、領域31,32の導電度はそれぞれ領域2
4,25の他の部分の導電度より高く選択される。

それらのオーミツクな接点は、金属付着相互接続回路
網接点33と34により通常構成される。それらの接点に用
いられる金属は、銅を４％含むアルミニウム合金により
主として構成される。接点33は相互接続回路網を領域31
と26に接続して、それら２つの領域を短絡すなわち直接
接続することにより、接点33が接触する部分を含む、第
４図に示す装置のための終端領域を構成する。同様に、
接点34は相互接続回路網の部分を領域32と27にオーミツ
クに接触させて、それらの領域を短絡すなわち直接に接
続して、接点34にオーミツクに接触する各部分を第４図
の装置の別の終端領域に形成する。この図には相互接続
回路網の残りの部分は示されていない。

第４図の左側と右側には、半導体基体の中へ主面23の
下へ延長する電気絶縁酸化物28が示されている。それら
の延長部28′は、第４図の装置のための「酸化物分離」
すなわち電気的分解の機能を果す。このことは、ｐ形と
ｎ形の半導体が、延長部28′が設けられる分離領域に近
接して示されている、第４図に示す構成において必要で
ある。酸化物分離のこのような使用は、主面23の下側で
領域24と25を囲むことを領域22が選択されたとすると、
接合分離領域で置換えることができる。

第４図に示す構造は、一対のｎチヤネルおよびｐチヤ
ネルのMOSFETにより主能動素子を形成する相補金属−酸
化物−半導体（CMOS）技術を使用して製造されるモノリ
シツク集積回路構造であつて、この回路内にバイポーラ
トランジスタも容易に形成できる。したがつて、内部ｐ
チヤネルMOSFETが製造される「ｎ井戸」により領域22が
形成される（ｎチヤネルMOSFETは、エピタキシヤル層21
のうち、注入により形成される領域22が形成されない場
所に直接製造される）。領域24と25は、縦形npnバイポ
ーラトランジスタのベースの形成と同時に形成される。
領域26と27は、縦形npnバイポーラトランジスタのエミ
ツタ、およびｎチヤネルMOSFETのソースおよびドレイン
と同時に形成される。領域31と32は、npnバイポーラト
ランジスタのベースの相互接続部分、およびｐチヤネル
MOSFETのソースおよびドレインと同時に形成される。

第４図において、領域22の形成に用いられるイオン注
入工程において、エピタキシヤル層21の残りの部分がそ
れの始めのｐ形を保持するように、注入されるイオンの
浸入の制限が行われる。そのイオン注入制限は、領域22
と、領域21の残りの部分との間の降伏電圧を高くするこ
とにより、基板20に近接して配置されるｎ形領域へ変換
されないようにするために行われる。そのより高い降伏
電圧が必要ないとすると、領域22は領域20まで延長させ
ることができる。あるいは、この装置がCMOS技術に必ず
しも適合する必要がないとすると、エピタキシヤル層を
設ける必要がないように、基板全体をｐで形成できる。
領域22に近接するp^-形部分の存在によつても接合容量は
減少し、それにより、下記のように電流スイツチング速
度を高くする。

第４図の装置の等価回路モデル（第５図）を参照する
ことによりそのスイツチング動作を一層容易に理解でき
る。各ゲート29,30は第５図に示されている等しいｎチ
ヤネルMOSFETの一部である。それら２個のMOSFETは接点
34と34（第４図）の間で互いに直列接続される。それら
の各MOSFETはDMOS形であるように示されている（そのDM
OS形である必要はないが、使用されるならばそれらのMO
SFETに短いチヤネルを与える）。各MOSFETのチヤネル領
域が、MOSFETのソースとして機能する終端領域へ電気的
に接続される。

ゲート30を有する１個のMOSFET（第５図）がn⁺形領域
27でそれの１つの終端領域として形成され、ｎ形領域22
がそれの他の終端領域として形成される。チヤネル領域
はｐ形領域25とp⁺形領域32により形成される。それらの
領域25と32は接点34により領域27へ一緒に直結される。

一部としてゲート29を有する第５図の残りのMOSFET
は、n⁺領域26により形成されたそれの終端領域の１つ
と、ｎ形領域22により形成された他の終端領域とにより
形成される。このMOSFETのためのチヤネル領域がｐ形チ
ヤネル領域24とp⁺形領域31により形成される。それら２
つの領域は接点33により領域26へ直結される。したがつ
て、それらの各MOSFETのためのチヤネル領域または基板
が接点33と34の対応する１つへ直結される。

第４図の構造はいくつかの実効バイポーラトランジス
タも構成する。npnトランジスタ42が第５図に示されて
いる。このバイポーラトランジスタの終端領域のうち、
そのトランジスタのエミツタとして機能する１つの終端
領域がn⁺領域27により形成され、コレクタがｎ形領域22
により形成され、ベースがｐ形領域25により形成され
る。したがつて、第４図の構造においてこれは縦形npn
バイポーラトランジスタである。

同様に、別のnpnバイポーラトランジスタが第５図に
示されている。このバイポーラトランジスタのエミツタ
領域はn⁺領域26により形成され、コレクタがｎ形領域22
により形成される。トランジスタ43のベースはｐ形領域
24により形成される。トランジスタ43は、第４図の構造
における縦形npnバイポーラトランジスタでもある。双
方向npnバイポーラトランジスタは、縦形トランジスタ4
2,43を形成するそれらの領域により表面23の近くに形成
される。ゲート29,30の下側のそれのベース領域が比較
的広いからそれらのトランジスタの電流利得が非常に低
いために、それらはほとんど効果がない。

第５図の横形npnバイポーラトランジスタも、ｎ形領
域である、バイポーラトランジスタ42,43のｎ形である
共通終端領域と各トランジスタ42,43のベース領域から
第４図の構造中に形成される。すなわち、第５図のトラ
ンジスタ44はそれのベース領域として第４図の領域22を
有し、バイポーラトランジスタ機能を持たせるために第
４図のｐ形領域24,25が互いに十分に近いとすると、そ
れらの領域をそのバイポーラトランジスタ44の終端領域
として有する。接点33と34の間に加えられる電圧の極性
に応じて、領域24と25はトランジスタ44のエミツタまた
はコレクタとして機能する。また、そのことは、トラン
ジスタ44から出る各終端領域リードにある破線のエミツ
タ矢印により第５図において反映されている。

トランジスタ44からのそれらの終端領域リードが抵抗
に接続されていることが第５図に示されている。その抵
抗は端子33,34のうち対応する１つに接続される。その
ように接続する理由は、トランジスタ44の、領域24,25
により形成された終端領域が、少くとも部分的に、主面
23に含まれている領域24,25内の分離スペースの近くに
おいて有効だからである。しかし、トランジスタ44の終
端領域は、領域26と27のそれらの側の近くの領域31と32
をそれぞれ介して、端子33,34へ電気的に接続される。
それらは、それらの分離スペースに近接する領域26,27
のそれらの側の反対側である。したがつて、分離スペー
スに近い領域24と25を流れる電流が端子33と34に達する
までに、領域24,25と31,32を通る比較的長い電流路があ
る。それらの長い電流路のためにその電流路の電気抵抗
が高くなるから、第５図においては領域24,25を通る電
流路が抵抗で表されている。

それらの抵抗の抵抗値はそれらの領域を流れる電流に
依存するから、それらの抵抗は可変抵抗で表されてい
る。主面23中に生じている分離スペースの近くから端子
34へ行く領域25中の高抵抗電流路が、領域27と32に沿つ
て端子34に達して１つの可変抵抗45を形成する（低い抵
抗値の電流路については動作の説明の時に説明する）。
主面23に含まれる領域24内の分離スペースの近くからの
領域24内の高抵抗電流路が、領域26に沿い、領域31を通
つて端子33に達し、残りの可変抵抗46（第５図）を形成
する。

第４図の基板20には、外部電源へ接続するための電気
端子手段を有するから、別の２つのpnpバイポーラトラ
ンジスタを、第４図の装置の等価回路である第５図に示
す回路に付加せねばならない。それらのpnpはバイポー
ラトランジスタの１つ47のエミツタはｐ形領域25により
形成され、ベースはｎ形領域22により形成され、コレク
タは層21の残りのｐ形部分およびｐ形基板20により形成
される。基板20への外部接続は第５図において基板端子
の近くで（20）により示されている。残りのpnpバイポ
ーラトランジスタ48のエミツタがｐ形領域24により形成
され、ベースがｎ形領域22により形成され、コレクタが
層21の残りのp^-形部分およびp^-形基板20により形成され
る。

第４図の構造および第５図の等価回路の動作を説明す
るための基礎として、基板20をアース基準電圧へ接続す
ると仮定する。この装置は双方向に動作するから、端子
33もアース基準に接続されている時の、端子34に（負荷
装置を介して通常加えられる）正電圧が加えられている
時の説明は、端子33,34のそれらの接続を逆にした場合
の説明と同じである。最初に、少くとも、アース基準電
位へ接続されていることを考える。

第４図と第５図の端子29に制御電圧信号が加えられ
る。その制御電圧がMOSFET41のしきい値電圧をこえて高
くなるとそのMOSFET41が「オン」状態にスイツチングし
て、第５図においてMOSFET40に接続されているMOSFET41
の終端領域、すなわち、第４図のｎ形領域22に電子を注
入する。それらの電子は領域20の電位を下げて、領域22
とｐ形領域25の間のpn接合を順バイアスする。このよう
にして、（電子の流れにより）電流が横形pnpトランジ
スタ44のベースからアース基準電位にある端子33までMO
SFET41を通つて流れる。同様に、トランジスタ47のベー
スからMOSFET41を通つて端子33までの電流路が設けられ
る。その結果、領域22にホールが注入される。注入され
たホールの一部が、縦形トランジスタ47のコレクタとし
て機能する基板20により集められ、残りのホールは、横
形トランジスタ44のコレクタとして機能するｎ形領域24
により集められる。その領域24はトランジスタ43のベー
スにおける抵抗46としても機能する。すなわち、バイポ
ーラトランジスタ44,47は「オン」状態へのスイツチン
グを開始する。

バイポーラトランジスタ44により、領域24へ注入され
たホールの態様で供給される電流は抵抗46を流れて端子
33に達する。電流が領域24に沿つてn⁺領域26の下を通
り、p⁺導電領域31を通つて第４図の端子33へ流れる間
に、その電流は領域46すなわち抵抗46の端子間で電圧降
下を生じさせる。それらの状況においては、電流は高抵
抗46を流れて、トランジスタ43のエミツタ・ベース接合
のしきい値より大きい電圧降下を生ずる。

そうすると、抵抗46の端子間電圧降下をそのしきい値
より大きくするために必要な値より大きい、バイポーラ
トランジスタ44により供給される電流は、トランジスタ
43のベースへ分流され、第４図において領域26から順バ
イアスされたpn接合分離領域24の両端に、すなわち、バ
イポーラトランジスタ43のベースに入り、そのトランジ
スタのエミツタから出る。その結果として、トランジス
タ43は「オン」状態へのスイツチングを開始して、トラ
ンジスタ44のベースから更に電流を引出し、そのトラン
ジスタは、再生過程が行われるようにトランジスタ43の
ベースに別の電流も供給する。各トランジスタ43と44の
加え合わされた実効ベース接地電流利得が１をこえたと
すると、トランジスタおよび四層装置の理論においてよ
く知られているように、トランジスタ44,43は「ラツチ
アツプ」動作に入る。

トランジスタ43のベース接地電流利得自体は、半導体
装置理論において周知のように、抵抗46の端子間電圧が
そのトランジスタのベース・エミツタの接合のしきい値
をこえた時に、そのトランジスタ43のベースへ供給され
る付加電流により大きくされる。トランジスタ44のベー
ス接地電流利得は、MOSFET41のベースから取出される電
流によつても大きくされる。したがつて、トランジスタ
43,44のベース接地電流利得の和が１となり、それらの
トランジスタが一緒に「ラツチアツプ」状態になつて、
他方のトランジスタからのベース電流を強制して、その
他方のトランジスタを「オン」状態に強くするようにな
るまで、それらのトランジスタのベース接地利得は大き
くなる。

この点で、MOSFET41がトランジスタ44のベースから電
流を取出して、それのベース接地電流利得を効果的に大
きくし続ける限り、その「ラツチアツプ」状態は続く。
それらの状況においては、端子34から抵抗45とトランジ
スタ44,43を通つて流れ、端子33から取出される電流
は、MOSFET41のゲート29へ加えられる電圧とは独立であ
る値をとる。すなわち、電流は、端子34と正電源の間に
接続される外部負荷装置により決定される。もちろん、
この電流を停止することにより、トランジスタ43と44を
「ラツチアツプ」状態から外すことができる。

しかし、このことは、トランジスタ43,44の「ラツチ
アツプ」状態の持続に対する制御だけでなく、MOSFET41
がバイポーラトランジスタ44からの電流の引出しを持続
しないように「オフ」状態へのMOSFET41へのスイツチン
グは、トランジスタ43と44の「ラツチアツプ」状態を終
らせるという同じ作用を行う。したがつて、端子34と33
の間をトランジスタ43と44を流れる電流の制御は、MOSF
ET41のゲート29に加えられる電圧の選択により、そのゲ
ートの電圧によつて、スイツチングオンおよびスイツチ
ングオフの意味で、維持される。

第４図の装置がゲート29に加えられた電圧により「オ
ン」状態にされている時に、端子34と33の間に生ずる電
圧降下は、「ラツチアツプ」状態にあるトランジスタ4
4,43の電圧降下および抵抗45における電圧降下により決
定される。「ラツチアツプ」状態におけるトランジスタ
43,44の電圧降下は、同様な状況における第２図と第３
図に示す装置の電圧降下より小さい。その理由は、先に
述べたように、それらの装置では「ラツチアツプ」状態
の発生を避けるために行われる、端子15による領域13と
14の短絡のために「ラツチアツプ」状態が積極的に阻止
されるからである。トランジスタ43と44を「ラツチアツ
プ」状態にすることにより、「ラツチアツプ」状態にな
ることを阻止されている第２図および第３図の装置と等
価なnpnおよびpnpのバイポーラトランジスタを「オン」
状態にできるよりもはるかに「オン」状態にトランジス
タ43と44をできる（それによりそれらのトランジスタ4
3,44の「オン」時の抵抗値を非常に低くする）。したが
つて、「ラツチアツプ」状態にあるトランジスタ43,44
の電圧降下は、その比較的低い「オン」抵抗値のため
に、非常に小さい。

しかし、抵抗45の抵抗値が、現在の状態において抵抗
46によりとられる値より高いとすると、抵抗45に大きな
電流が流れるために抵抗45の端子間電圧降下が生じ、第
４図の装置に比較的大きい電圧降下を生じさせる。幸い
なことに、それらの状況においては抵抗45の抵抗値が、
それらの状況において抵抗46がとる高い抵抗値より低い
ために、そのようなことは抵抗45については起きない。
すなわち、端子34、したがつて領域32と25に流れこむ電
流の電流路は、領域25を領域22から分離する順バイアス
されたpn接合の大きな部分にわたつて拡がり、領域32の
近くの接合部分が他の部分より強く順バイアスされるか
ら、その接合部分をとくに流れる。したがつて、それら
の大きい電流のための領域25を通つて領域22へ達する比
較的短く、したがつてそれに対応して低い抵抗値の電流
路が存在する。更に、先に述べているように、接合の多
くがこの電流を流すから多くの電流路が存在し、そのた
めに実際に多くの並列電流路があるから、抵抗45の実効
抵抗値であるその抵抗値を更に低くする。

これとは対照的に、上記のように「オン」状態に切換
えられているバイポーラトランジスタ44を、初めはゲー
ト30の下側の領域25の部分から流れ、それから領域22を
通つてゲート29の下側の領域24の部分へ電流が流れる。
その結果、その電流は、端子33に達するために、その最
初の電流が領域24においてより高い抵抗値状態に遭遇す
る、すなわち、抵抗46がより高い抵抗値状態にあり、抵
抗45がより低い抵抗値状態にあるように、領域26に沿つ
て領域24を通り、領域31に入るというより長い電流路を
とらなければならない。抵抗45が実効的により低い抵抗
値状態にある結果として、「オン」状態電圧降下および
「オン」抵抗値は、第４図の装置では比較的低く保たれ
る。

したがつて、領域24と25の適切な幾何学的構造とドー
ピング濃度レベルは、第４図の装置を正しく動作させる
ために重要である。最高抵抗値状況における電流路が長
すぎるか、抵抗値が高すぎるものとすると、抵抗46の抵
抗値の影響が大きすぎて、「オン」状態へ装置をスイツ
チングする困難はほとんどないために、トランジスタ43
と44は「ラツチアツプ」状態となるが、MOSFET41を「オ
フ」状態にスイツチングしてその「ラツチアツプ」状態
を終らせるのに大きな困難がある。他方、抵抗46の抵抗
値が低すぎると、トランジスタ43を「オン」状態にする
ために、MOSFET41により十分な電流を引出せない。した
がつてバイポーラトランジスタ44により供給されないこ
とがある。領域24と25の抵抗値は同様に制御されるか
ら、「ピンチ」抵抗が制御され、領域24,25のドーピン
グレベルおよび、それらの領域内での領域26,27の拡が
りが実効抵抗値を制御する。

トランジスタ43と44を「ラツチアツプ」状態に置くこ
とができるようにする別の要因もある。その要因は、pn
pトランジスタ47により第５図の基板端子20へ分流され
る電流の量である。トランジスタ47（および、端子33と
34の電圧が逆極性の時にはトランジスタ48）の利得を下
げられる範囲までは、バイポーラトランジスタ43を「オ
ン」状態にスイツチングするためにより多くの電流をバ
イポーラトランジスタ44を通じて利用できる。

バイポーラトランジスタ47,48の利得を下げる１つの
やり方は、第４図の層21の残りのp^-形部分の代りにn⁺形
の「埋込み層」領域を用いることである。そうするとト
ランジスタ47,48の利得が下がるが、端子33および34と
基板端子20の間の降伏電圧も低くなる。

トランジスタ43と44を「ラツチアツプ」状態に置くた
めに求められる別の条件は、トランジスタ44のベースか
ら十分な電流がMOSFET41により引出されることである。
そのためには、MOSFET41を、および対称的な動作を維持
するのであればMOSFET40も、この目的のために適切な量
の電流をトランジスタが取出すことができるようにする
ために、幅対長さの比を十分高くするように設計する必
要がある。それらのMOSFETの長さパラメータが、第４図
の装置を製造するのに用いられるリソグラフイ工程によ
り許容される最小の構造的特徴寸法によりある程度まで
固定されるから、幅対長さ比の要求において制御できる
主な変量は、ゲート29と30の下側の、第４図が描かれて
いる紙面に入り、または紙面から出るチヤネルの幅であ
る。

動作についての説明を、接地されているゲート30につ
いて行つた。ゲート30を接地することにより、前記一連
の動作中にMOSFET40は「オフ」状態に確実に置かれるか
ら、その動作の要因ではない。しかし、第４図の装置の
動作を制御するのに一層便利な可能性が存在する。それ
は第２図にゲート29と30の間の破線で示されている。す
なわち、ゲート29と30を、第４図でゲート29の左側縁部
からゲート30の右側縁部まで延びる単一ゲート構造（2
9,30）とすることができる。こうすることにより、上記
目的のためにゲート29を接地するのではなくて、ゲート
30をゲート29へ電気的に接続するという効果が得られ
る。

動作時に正の制御電圧がゲート構造29,30へ加えられ
る前は、端子33がアース基準電圧に接続されている時
は、負荷を通じて端子34に加えられる正電圧に対して両
方とも「オフ」状態である。トランジスタ43と44を「ラ
ツチアツプ」状態に置くことにより、第４図の構造を
「オン」状態に置くのに十分な値に達する正電圧がゲー
ト29へ供給された後で、MOSFET40と41は「オン」状態に
なり、端子34と33の間の「オン」状態電圧がそれらのMO
SFETに直列に加えられる。したがつて、それらのMOSFET
は、「オン」状態においては、トランジスタ43と44を通
る電流路に並列にすることにより、「オン」状態にある
第４図の装置の「オン」抵抗値を一層低くする。ゲート
29と30を単一構造に組合わせることにより、制御信号に
対するより簡単な接続を第４図の装置の制御に用いられ
るようにもされる。

ゲート29の左側縁部からゲート30の右側縁部までの単
一ゲート構造の形成により別のｐチヤネルMOSFET49が生
ずるから、別の利点も得られる。そのMOSFET49の等価回
路が、第４図のゲート29と30に対する単一構造を示す破
線に対応する破線で第５図に示されている。トランジス
タ49の終端領域が、第４図において、ゲート29,30の下
側の分離スペースの近くのｐ形領域24,25により形成さ
れ、チヤネル領域がｎ形領域22により形成される。ゲー
ト29の左側縁部からゲート30の右側縁部まで形成された
単一ゲート構造はMOSFET49のためのゲートとして機能す
る。

MOSFET49の存在により、組合わされたゲート構造29,3
0に、端子33に供給されるアース基準電圧に対して負で
ある電圧制御信号を使用して、第４図の装置を「オン」
状態へスイツチングできる。すなわち、トランジスタ49
のしきい値電圧より高い、組合わされたゲート構造29,3
0に供給された負電圧制御信号が、トランジスタ49を
「オン」状態にスイツチングして電流を抵抗45を通じて
引出し、その電流を抵抗46へ流して、トランジスタ43,4
4を「ラツチアツプ」状態に置き始める。トランジスタ4
3,44のベース接地電流利得の和が「ラツチアツプ」を起
きるようにする値をこえるように、トランジスタ43のベ
ース接地電流利得を高くするのに十分な値にできる。

また、端子34と33の間で電圧の極性を反転すると、ゲ
ート29と30を単一ゲート構造に組合わせても第４図の装
置の対称性は変らないから、第４図の装置と第５図の回
路の動作についての説明は同じである。したがつて、第
４図の装置は、端子33と34へ供給される相互間の交番す
る極性の電圧と、それらの端子の間を各向きに流れる電
流とを制御でき、そうするために正または負の電圧制御
信号を使用できる。

第４図の構造は全く対称的に示されている。しかし、
端子34と33の間のいずれの向きにも流れる電流を制御で
きる装置をいぜんとして用いたとしても、そのような対
称性は不要である。別のやり方の１つは、ｐ形領域24を
ｎ形領域22を通つて層21の残りのp^-形部分まで、または
基板20までも延長させることである。あるいは、ｐ形領
域の残りの部分21を全くなくして、n^-形領域24である点
まで導電度をおそらく低くされるが、領域22が基板20に
直接対し、領域24が再びそれまで延びるようにする。第
４図は、１点鎖線により、層21の残りのp^-形部分への領
域24の延長を示し、あるいは基板20までの延長を示す。

端子34が端子33に対して正である場合には、領域24の
寸法が大きくなるとそれの抵抗値が低くなるから、その
領域が一部を成す等価npnバイポーラトランジスタのベ
ース抵抗値も低くなる。他方、端子34から基板20へ流れ
る電流は、いまは領域24が基板20と交差しているために
その領域が基板と電気的な共通領域であるから、その領
域24に集められる。そのために、第４図の構造を「オ
ン」状態にスイツチングさせるためにゲート29へ加えね
ばならない電圧の調節の自由度が更に与えられる。

端子33と34における電圧の極性を反転するために、こ
の装置の領域25における電流路のベース抵抗値は再び高
いが、端子33からのトランジスタはなくされるから、ト
ランジスタ作用によるこの端子からの電流の損失は再び
ない。もつとも、基板端子への抵抗電流損失はある。し
たがつて、第４図の装置のこの例を「オン」状態にスイ
ツチングするゲート30へ加えられる電圧の値を選択する
機会はある。それは、ゲート29について選択される値と
は異なることがある。

第６図は主面23の下と上における第４図の装置の配置
を示す。これは第４図を上から見た図である。上記のよ
うに、第４図と第６図に示す構造は最終的な不働態層な
しで示しており、かつ第４図では端子33と34からの金属
相互接続部分は全く示されていないが、第６図にはある
程度示されている。また、他の部分により隠されている
構造部分を示す破線も第６図には用いられていない。更
に、それらの図は本発明を理解する助けとしてのもので
あるから、描いてある相対的な尺度も実際のものとは異
つている。構造部を互いに区別するために第６図はハツ
チングを施して描いている。第４図の装置の対称性は第
６図でも明らかに認められる。

第４図と第６図の装置の「オン」抵抗値は、並列電流
路の数を多くするためにそれらの装置を多数設けること
により大幅に低くできる。そのような構造が第７図に示
されている。第７図においては、第４図および第６図に
示されている構造部分に対応する構造部分には、第４図
と第６図で用いられている参照符号にダツシユをつけて
示す。

中空の長方形状の曲りくねつている相互接続の集りが
30′で示され、各長方形は、第４図におけるｐ形領域24
の類似の長方形の上のゲート30に対応するが、一緒に領
域25′として機能する。中空の長方形構造29′に対して
もそうである（それは完成図で一緒に接続される。各長
方形は、領域24′として機能する同様な形のｐ形領域の
上のゲートを表す。

ゲート30′の部分により囲まれている各ｐ形領域25′
はn⁺領域27′を囲み、この領域はp⁺形領域32′を囲む。
同様に、ゲート構造29′の中空長方形の下側の各ｐ形領
域24′はn⁺形領域26′を囲み、この領域26′はｐ形領域
31′を囲む。ゲート構造29′に関連するそれらの領域2
6′と31′は金属化構造33′により相互に電気的に接続
されて短絡される。別の金属化構造34′が各領域32′を
各領域27′へ電気的に相互に接続して短絡する。

第７図のこの構造からわかるように、希望するだけの
低い「オン」抵抗値を得るために横へ無際限に延ばすこ
とができる構造は、モノリシツク集積回路チツプの寸法
により制約を受ける。相互接続部33′または34′の１つ
への各端子接続点は、他の相互接続部に対して行われる
近くの相互接続点により実際に囲まれる。したがつて、
中空長方形ゲート構造29′の下側の領域24′が、それの
各側に、ｎ形領域22′を横切つて、近くのｐ形構造25′
を有する。第７図の構造において、（ｉ）その構造24′
と、この構造24′の内側で、p⁺形領域31′を囲むn⁺形領
域26′との間、および（ii）近くのｐ形領域25′と、こ
の領域25′の内側で、p⁺形領域32′を囲むn⁺形領域27′
との間、の第７図の構造における相互作用は、（ａ）領
域24と、この領域24の内側で、領域31に近接する領域26
との間、および（ｂ）領域25の内側である領域27を含め
た領域25と、近接する領域32との間、の第４図における
相互作用と同じである。上記のように、この構造は無制
限に拡張できるから、相互接続点と、それに最も近い近
くのものとの間の相互作用による付加電流路が、付加電
流路を並列に設けることにより、第７図の装置の「オ
ン」抵抗値を実効的に低くすることは明らかである。

【図面の簡単な説明】

第１図は従来の電界効果トランジスタ装置の線図的断面
図、第２図は第１図に示す装置の変更した従来の装置の
線図的断面図、第３図は第２図に示す装置を変更した従
来の装置の線図的断面図、第４図は本発明の装置の線図
的断面図、第５図は第４図に示す装置の等価回路図、第
６図は第４図に示す装置の配置図、第７図は第４図に示
す装置を多数組合わせた装置の配置図である。 22……半導体基板、23……主面、24,25……ｐ形領域、2
6,27……n⁺領域、29,30……ゲート領域、31,32……p⁺形
領域、33,34……接点（端子）。

フロントページの続き (72)発明者 パー・エヌ・フオアセル アメリカ合衆国 55413 ミネソタ州・ ミネアポリス・２エヌデイ ストリート ノースイースト・20 アパートメント 2702 (56)参考文献 特開 昭58−212173（ＪＰ，Ａ) 特開 昭61−77355（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】ゲート領域を有するとともに、おのおのア
   ノードおよびカソードとして機能できる第１の終端領域
   および第２の終端領域を有し、第１の終端領域および第
   ２の終端領域を通してそれらの間を主電流たる負荷電流
   を流すことができ、その負荷電流はある初期値をこえる
   信号を前記ゲート領域へ供給することにより流すことが
   でき、流れ始めた後の負荷電流の大きさは信号値の十分
   な範囲にわたって前記信号とはほぼ独立しており、か
   つ、流れている負荷電流は別の信号値を前記ゲート領域
   へ供給することにより終了することができる、双方向性
   スイッチング装置であって、 第１の主面（23）を有し、選択された特性領域を除いて
   第１の導電形で第１の導電度を持つ半導体基体を備え、 この半導体基体（22）の第１の主面部分内にあって第１
   の主面に交差し、相互には離間している第１の特性領域
   （24）および第２の特性領域（25）を含んでいる、おの
   おの第２の導電形であって、第１の主面とは反対側で半
   導体基体との間に特性領域pn接合を形成する、複数の特
   性領域を備え、 第１の特性領域内にあって第１の主面に交差する第１の
   接点部分（31）と、第２の特性領域内にあって第１の主
   面に交差する第２の接点部分（32）とを含んでいる、選
   択された複数の接点部分を備え、接点部分それぞれは、
   対応の特性領域に含まれるが、接点部分以外の特性領域
   部分に比べて高い導電度を有しており、 第１の特性領域内にあって第１の主面に交差する第１の
   内部領域（26）と、第２の特性領域内にあって第１の主
   面に交差する第２の内部領域（27）とを含んでいる、選
   択された複数の内部領域を備え、内部領域それぞれは、
   対応の特性領域pn接合から1.0μｍ以内に位置するよう
   対応の特性領域により囲まれているとともに、対応の特
   性領域の外部から、その特性領域内の第１の主面におけ
   る分離スペースによって離間し、且つ、第１の導電形に
   されており、前記第１の終端領域には少なくとも第１の
   内部領域の一部と第１の接点部分の一部とが含まれ、前
   記第２の終端領域には少なくとも第２の内部領域の一部
   と第２の接点部分の一部とが含まれており、 前記ゲート領域（29,30）は、導電材料で形成されて、
   前記分離スペース上の電気絶縁層（28）内に位置してい
   る ことを特徴とする双方向性スイッチング装置。