JPS62115765A - 半導体装置 - Google Patents

半導体装置

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JPS62115765A
JPS62115765A JP60254748A JP25474885A JPS62115765A JP S62115765 A JPS62115765 A JP S62115765A JP 60254748 A JP60254748 A JP 60254748A JP 25474885 A JP25474885 A JP 25474885A JP S62115765 A JPS62115765 A JP S62115765A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体装置にかかわり、特に高速で低消°費電
力の論理ＬＳＩの集積度向上に好適な半導体装置に関す
る。
〔発明の背景〕
従来の装置は例ば特開昭４８−３９１７５号に記載のよ
うにバイポーラ・トランジスタのベースとＭＯＳ　−Ｆ
ＥＴのソースまたはドレインを共通化し複合化すること
によって装置の占有面積を低減している。しかし、この
ような複合構造では、バイポーラ・トランジスタとＭＯ
Ｓ　−ＦＥＴとでＰＮＰＮデバイスが寄生素子として作
られ動作条件によっては、とのＰＮＰＮ素子が導通し、
いわゆるラッチ・アップ現象が生じ実用上問題があつた
。
〔発明の目的〕
本発明の目的は、上述したラッチ・アップを防止した半
導体装置を提供することにある。
〔発明の概要〕
従来のバイポーラ・トランジスタとＭＯＳ・ＦＥＴとを
用いた回路の一城を第１図に、その装置の断面構造図を
第２図に示した。これらの図にもとづきラッチ・アップ
現象の発生と本発明によるラッチ・アップ防止の方法を
説明する。
第１図の回路においてラッチ・アップの発生す゛る部分
は、トランジスタ１１０とＦＥＴ　１０５の領域である
ことが明らかになった。すなわち、ある条件のもとでト
ランジスタ１１０とＦＥＴ１０５のソース領域２２７と
の間に形成されたＰＮＰＮ素子（２２７，２２５，２２
６，２２９，がそれぞれ対応する）が導通したときを考
える。このＰＮＰＮ素子は一度導通すると自己保持機能
によって導通をつづけ、そのときの電流は外部抵抗１２
１によって制限されるまで増加する。この状態ではＦ　
Ｅ　ＴＩ　Ｏ５のソース領域２２７はトランジスタ１１
０のコレクタ２２２に対し常に順方向に電圧が加えられ
ており、このＰＮＰＮ素子の導通を止めるには電源電圧
を極端に下げるなどのほかにはよい方法がなくなる。こ
の現象がラッチ・アップと呼ばれる現象である。
本発明は上述のようにラッチ・アップがＦ　Ｅ　Ｔ１０
５のソース領域の電位がトランジスタ１１０のコレクタ
領域の電位より高くなることによっていることに着目し
、このソース領域の電位がコレクタ領域の電位より高く
なることを抑制もしくは防止する方法を見出したことに
もとづいている。
このためには抵抗１２１の低減、あらかじめＦＥＴのソ
ース領域にトランジスタのコレクタ領域の電位より低い
電位を与えておく。抵抗１２１によって降下した電位を
ＦＥＴ１０５のソース領域に与えるなどの方法が考え出
された。第１の方法である抵抗１２１の抵抗値低減はい
ろいろ試みられているが数Ωから数１０Ωにとどまって
おり大幅な改善は期待できない。第２の方法であるソー
ス領域への低い電位の供給はラッチ・アップを発生の難
くする点で効果が大きく、またその実施にともなう装置
の占有面積の増加がない長所がある。しかし、ラッチ・
アップが生じ、てしまうとこれを止めるよい方法がない
欠点がある。第３の方法である抵抗１２１によって降下
した電圧をＦ　Ｅ　Ｔ　１０５のソース領域に供給する
方法では、ラッチ・アップの発生はみられないことが見
出された。
〔発明の実施例〕
以下、本発明の実施例にもとづき説明する。
第３図はラッチ・アップ防止の一実施例の半導体装置の
断面構造図である。この装置ではＰ型ＭＯ３−ＦＥＴの
ソース領域３２７への給電端子３５３とバイポーラ・ト
ランジスタのコレクタ領域３２２への給電端子３０３と
を分離し、あらかじめ測定した半導体装置のラッチ・ア
ップ発生条件にもとづき端子３５３にはラッチ・アップ
の発生しないような電位をＭＯＳ−ＦＥＴのソース領域
端子３５３に供給する構造を示している。この構造を用
いると通常の動作条件では端子３５３の電位が端子３０
３の電位より０．５　ｖ以上低ければラッチ・アップは
全く発生しなかった。しかし、端子３０３の電位をさら
に低くし、ＰＮ接合に降服現象が発生するとラッチ・ア
ップが発生し、一度ラッチ・アップが発生すると正常動
作への復帰の難しい欠点を有していることもわかった。
第４図はと述の第３図の’Ｉｌｌ　３１３の欠点を軽減
した半導体装置の断面構造図を示す。第４図ではトラン
ジスタのコレクタ領域４２２への給電端子４０９に対し
ＦＥＴのソースＯｉ域４２７をコレクタ領域４２２に対
し従来に対し反対側に設けている。このようにすると、
トランジスタのコレクタ抵抗による電圧降下の影響は低
減されＦＥＴのソース領域の電位にはトランジスタのコ
レクタ領域４２２より高くなり畳くなり、ラッチ・アッ
プはほとんど生じなくなった。この構造におけるラッチ
・アップ発生電圧を従来構造のそれとの比較において第
５図に示した。第５図のａはトランジスタ単体。
ｄ、ｃは第２図、第４１ワ１σ）電圧−電流特性である
。
この結果から第４図の構造を用いるとトランジスタの降
服電圧以下の条件では全くラッチ・アップは生じなかっ
た。また、強制的にラッチ・アップに近い現象を高い電
圧を印加して発生させても動作規格電圧の最大値６ｖに
するとこのラッチ・アップに類似に現象も消滅すること
がわかった。
第６図は上述の第３図、第４図の構造のラッチ・アップ
発生をさらに抑制する装置の断面構造図である。第６図
ではトランジスタのコレクタ６２２への給電端子６５３
をＦＥＴのソース領域６２７への給電端子６０９を分離
するとともに、端子６０９の給電用にコレクタ領域６２
２に新たに６２３領域を設は電源端子６５３からコレク
タ領域６２２までに降下した電圧をＦＥＴのソース領域
６２７に供給することに特徴がある。このようにすると
、ＦＥＴのソース領域の電位は常にコレクタ領域６２２
より低電位となりラッチ・アップは全く生じない。製作
された第６図の断面構造をもつ半導体装置では全くラッ
チ・アップは発生せず、ＰＮ接合の降服電圧以上の電圧
を印加して過大電流が流れたときも規格電圧まで印加を
圧が低下すると電流は流れなくなることが明らがとなっ
た。第５図中すにて電圧−電流特性を示した。
以上の実施例では半導体装置の製造方向については省略
したが、従来構造の第２図と第３図、第４図、第６図と
を比較対応することによって理解できる。
〔発明の効果〕
本発明によれば、バイポーラ・トランジスタのベース領
域とＭＯＳ　−ＦＥＴのソースもしくはドレイン領域と
を共用した複合デバイスの欠点であるラッチ・アップは
防止でき、装置の占有面積は第１図に示した回路におい
て約２０％減少した。
またこれにともないＦＥＴの寄生容量が低減され、回路
の遅延時間は従来の複合化しない構造にくらべて約１０
％高速化された。また、第６図の構造の装置ではバイポ
ーラ・トランジスタに過電流が流れコレクタ抵抗により
電位が低下し、ベースの電位より下がるとＭＯＳ　−Ｆ
ＥＴに逆方向電流が流れてベースの電位をひき下げるの
で、この過電流によるバイポーラ・トランジスタの飽和
現象を防ぐ効果も見出された。
【図面の簡単な説明】
第１図はバイポーラ・トランジスタとＭＯＳ・Ｆ　Ｅ　
Ｔを用いた代表的な回路を示す図、第２図は第１図の回
路の一部を従来の方法により複合化した半導体装置の断
面構造図、第３図、第４図、第６図は本発明になる半導
体装置の断面図、ｆｉ５図はそれぞれの構造をもつ半導
体装置の電流電圧特性図である。 １０１．１０２，１０３，１．０４はそれぞれ入力。 出力および正、負電源電圧供給端子、１０５゜１０６．
１０７，１０８はＭＯＳ　−ＦＥＴ、１１ｏ。 １１１はバイポーラ・トランジスタ、抵抗】、２１は出
力端子１０９からバイポーラ・トランジスタのコレクタ
までの抵抗である。 また２２１はＰ型）＆板、２２２はＮ型埋込み層２２４
は厚い酸化膜１表面保護鑑およびゲート酸化膜、２２５
はエピタキシャル層、２２６はベース、２２９はエミッ
タ、２２７，２２８はＭＯＳ・ＦＥＴのソース、ドレイ
ン、２２３はコレクタ領域２２２の引出し用高感度領域
、２０１はゲート電極端子、２０３，２０２，２１５は
それぞれの領域への電圧供給端子である。 第３図、第４図、第６図における数字の下２桁は第２図
における数字の下２桁の部位に対応している。

Claims (1)

  1. 【特許請求の範囲】 １、少数キャリアが拡散によつて到達できる領域内にＰ
    ＮＰＮもしくはＮＰＮＰ構造を有し、少なくとも一対の
    Ｐ，Ｎ領域に同電位、もしくはＰＮ接合に逆方向電圧が
    加えられて動作させるＭＯＳＦＥＴとバイポーラ・トラ
    ンジスタとを複合化したデバイスにおいて、いずれかの
    ＰＮ接合を形成するＰ，Ｎ両領域にそれぞれ電極を設け
    、その電極に少なくとも０．５Ｖ以上の逆方向電圧を加
    えて動作させることを特徴とする半導体装置。 ２、特許請求の範囲第１項記載の半導体装置において、
    サイリスタ動作をしたときに主電流路となるバイポーラ
    ・トランジスタのコレクタ電極取付部からエミッタ領域
    近くまでおよびその延長上以外のコレクタ低低抗埋込み
    層上にＭＯＳ・ＦＥＴを設けることを特徴とする半導体
    装置。 ３、特許請求の範囲第１項記載の半導体装置において、
    サイリスタ動作をしたときに主電流路となるＰ型もしく
    はＮ型領域に複数箇の電極を設け、主電流路における電
    圧降下後の電位をとり出し、これをＭＯＳ−ＦＥＴのソ
    ース電極に接続したことを特徴とする半導体装置。
JP60254748A 1985-11-15 1985-11-15 半導体装置 Expired - Lifetime JPH0793383B2 (ja)

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